KR101004332B1 - Transistor having heat dissipation structure - Google Patents

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Abstract

본 발명은 방열 구조를 갖는 트랜지스터 및 그의 제조 방법에 관한 것이다. 본 발명에 따르면, 기판의 전면에 다층의 질화물층이 형성되고, 다층의 질화물층 위에 소스 전극, 게이트 전극 및 드레인 전극이 형성된다. 방열 구조는 기판의 후면에 복수의 전극이 형성된 영역을 포함하도록 안쪽으로 방열홈이 형성되고, 그 방열홈의 내측면에 형성된 방열층을 구비한다. 그리고 배선층은 소스 전극에 인접한 질화물층을 제거하여 방열층의 상부가 노출되게 비아 홀을 형성하고, 비아 홀을 통하여 소스 전극과 방열층을 연결한다. 따라서 복수의 전극이 형성된 영역 아래에 방열홈을 형성하여 전극이 형성된 영역과 외부와의 거리를 줄이고, 방열홈에 열전도성이 양호한 방열층을 형성함으로써, 전극이 형성된 영역에서 발생되는 열을 외부로 더욱 신속하게 배출시켜 양호한 소자 특성을 제공할 수 있다. 또한 비아 홀을 통해 방열층과 소스 전극을 배선층으로 연결하고, 방열층을 접지층으로 사용함으로써, 열방출 기능과 더불어 소스 전극의 인덕턴스(inductance) 성분을 제거하여 양호한 소자 특성을 제공할 수 있다.The present invention relates to a transistor having a heat dissipation structure and a method of manufacturing the same. According to the present invention, a multilayer nitride layer is formed on the entire surface of the substrate, and a source electrode, a gate electrode, and a drain electrode are formed on the multilayer nitride layer. The heat dissipation structure has a heat dissipation groove formed inward so as to include an area where a plurality of electrodes are formed on the rear surface of the substrate, and has a heat dissipation layer formed on the inner side of the heat dissipation groove. The wiring layer removes the nitride layer adjacent to the source electrode to form a via hole to expose the upper portion of the heat dissipation layer, and connects the source electrode and the heat dissipation layer through the via hole. Therefore, the heat dissipation groove is formed under the region where the plurality of electrodes are formed to reduce the distance between the region where the electrode is formed and the outside, and the heat dissipation layer having good thermal conductivity is formed in the heat dissipation groove, thereby dissipating heat generated in the region where the electrode is formed to the outside. It can be discharged more quickly to provide good device characteristics. In addition, by connecting the heat dissipation layer and the source electrode to the wiring layer through the via hole and using the heat dissipation layer as the ground layer, it is possible to provide good device characteristics by removing the inductance component of the source electrode as well as the heat dissipation function.

방열, 트랜지스터, HEMT, 활성 영역, 질화물 Heat dissipation, transistor, HEMT, active area, nitride

Description

방열 구조를 갖는 트랜지스터 및 그의 제조 방법{Transistor having heat dissipation structure}Transistor having heat dissipation structure and method of manufacturing same {Transistor having heat dissipation structure}

본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전극이 형성된 영역에 대응되는 기판의 후면 및 전면에 방열 구조를 형성하여 전극이 형성된 영역에서 발생되는 열을 외부로 효과적으로 방출시킬 수 있는 방열 구조를 갖는 트랜지스터 및 그의 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to form a heat dissipation structure on the back and front of the substrate corresponding to the region in which the electrode is formed, which can effectively discharge heat generated in the region where the electrode is formed to the outside. A transistor having a heat dissipation structure and a method of manufacturing the same.

최근에 트랜지스터로 고주파수, 고출력전기소자로서의 요구를 만족하는 GaN을 기반으로 하는 고전자이동도 트랜지스터(High Electron Mobility Transistor; HEMT)와 같은 질화물계 반도체 소자가 사용되고 있다.Recently, nitride-based semiconductor devices such as GaN-based High Electron Mobility Transistors (HEMTs), which satisfy high-frequency, high-output electrical device requirements, have been used as transistors.

HEMT는 전자이동도가 실리콘보다 10배 이상 빠른 고속 트랜지스터로서, GaAs, InP 등의 화합물 반도체 구조를 이종접합해 형성된 2차원 전자가스(2-dimensional electron gas; 2DEG)층을 구비한다. HEMT는 2DEG층에서 전자가 고속으로 이동하는 성질을 이용하며, 게이트 전극에 의해 2DEG층을 통해 흐르는 전하의 양을 조절한다. HEMT는 이러한 높은 이동도와 높은 전하농도 특성 때문에 고속, 고출력 소자로 사용하기에 용이하다.HEMT is a high speed transistor having an electron mobility 10 times faster than silicon, and has a two-dimensional electron gas (2DEG) layer formed by heterojunction of a compound semiconductor structure such as GaAs or InP. HEMT utilizes the property of electrons moving at a high speed in the 2DEG layer, and controls the amount of charge flowing through the 2DEG layer by the gate electrode. HEMT is easy to use as a high speed, high output device because of its high mobility and high charge concentration.

이와 같은 고출력 HEMT는 활성 영역 내의 게이트와 드레인 간에 걸리는 전계로 인한 전류에 의해 다량의 열이 발생되며, 발생된 열은 주로 기판과 전극 사이에 형성된 다층의 질화물층을 경유하여 기판의 후면을 통하여 외부로 방출된다. 그런데 HEMT는 기판과 전극 사이에 형성된 다층의 질화물층으로 인해 활성 영역과 기판의 후면 사이의 거리가 멀고, 다층의 질화물층은 금속 소재에 비해 열전도성이 떨어지기 때문에, 전극이 형성된 영역에서 발생되는 열을 기판의 후면을 통하여 효과적으로 외부로 방출하는 데는 한계가 있다. 그리고 외부로 방출되지 않고 HEMT 내에 잔류하는 열은 HEMT를 열화시켜 소자특성을 저하시킬 수 있다.This high-power HEMT generates a large amount of heat due to the electric current caused by the electric field between the gate and the drain in the active region, and the generated heat is mainly transferred to the outside through the rear surface of the substrate via a multilayer nitride layer formed between the substrate and the electrode. Is released. However, HEMT has a long distance between the active region and the rear surface of the substrate due to the multilayer nitride layer formed between the substrate and the electrode, and because the multilayer nitride layer is less thermally conductive than the metal material, it is generated in the region where the electrode is formed. There is a limit to the effective release of heat through the back of the substrate to the outside. In addition, heat remaining in the HEMT without being released to the outside may degrade the HEMT, thereby degrading device characteristics.

따라서, 본 발명의 목적은 전극이 형성된 영역에서 발생되는 열을 외부로 효과적으로 방출시켜 양호한 소자 특성을 제공할 수 있는 방열 구조를 갖는 트랜지스터 및 그의 제조 방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a transistor having a heat dissipation structure capable of effectively dissipating heat generated in an area where an electrode is formed to the outside and providing good device characteristics, and a method of manufacturing the same.

본 발명의 다른 목적은 소스 전극의 인덕턴스(inductance) 성분을 제거하여 양호한 소자 특성을 제공할 수 있는 방열 구조를 갖는 트랜지스터 및 그의 제조 방법을 제공하기 위한 것이다.It is another object of the present invention to provide a transistor having a heat dissipation structure capable of removing inductance components of a source electrode and providing good device characteristics, and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명은 기판, 다층의 질화물층, 소스 전극, 게이트 전극, 드레인 전극, 방열 구조 및 배선층을 포함하여 구성되는 방열 구조를 갖는 트랜지스터를 제공한다. 상기 기판은 전면과 후면을 갖는다. 상기 다층의 질화물층은 상기 기판의 전면에 형성된다. 상기 소스 전극, 게이트 전극 및 드레인 전극은 상기 다층의 질화물층 위에 형성된다. 상기 방열 구조는 상기 기판의 후면에 상기 복수의 전극이 형성된 영역을 포함하도록 안쪽으로 방열홈이 형성되고, 상기 방열홈의 내측면에 형성된 방열층을 갖는다. 그리고 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결한다.To achieve the above object, the present invention provides a transistor having a heat dissipation structure including a substrate, a multilayer nitride layer, a source electrode, a gate electrode, a drain electrode, a heat dissipation structure, and a wiring layer. The substrate has a front side and a back side. The multilayer nitride layer is formed on the entire surface of the substrate. The source electrode, the gate electrode and the drain electrode are formed on the multilayer nitride layer. The heat dissipation structure has a heat dissipation groove formed inward so as to include an area where the plurality of electrodes are formed on a rear surface of the substrate, and has a heat dissipation layer formed on an inner surface of the heat dissipation groove. The nitride layer adjacent to the source electrode is removed to form a via hole to expose an upper portion of the heat dissipation layer, and connect the source electrode and the heat dissipation layer through the via hole.

본 발명에 따른 트랜지스터에 있어서, 상기 다층의 질화물층은 기판의 전면 에 순차적으로 적층된 천이층, 버퍼층, GaN층 및 AlXGa1-XN층을 포함한다. 이때 GaN층과 AlXGa1-XN층의 접합면에 2DEG층이 형성된다. 상기 버퍼층 위의 상기 GaN층과 AlXGa1-XN층을 식각하여 소자의 동작 영역인 활성 영역을 메사(mesa) 형태로 형성하고, 상기 활성 영역의 AlXGa1-XN층 위에 상기 소스 전극, 게이트 전극 및 드레인 전극이 형성된다. 그리고 비아 홀은 버퍼층에 형성된다.In the transistor according to the present invention, the multilayer nitride layer includes a transition layer, a buffer layer, a GaN layer and an Al X Ga 1-X N layer sequentially stacked on the front surface of the substrate. At this time, a 2DEG layer is formed on the junction surface of the GaN layer and the Al X Ga 1-X N layer. The GaN layer and the Al X Ga 1-X N layer on the buffer layer are etched to form an active region, which is an operating region of the device, in a mesa shape, and on the Al X Ga 1-X N layer of the active region. Source electrodes, gate electrodes and drain electrodes are formed. Via holes are formed in the buffer layer.

본 발명에 따른 트랜지스터에 있어서, 상기 방열홈은 상기 활성 영역 아래에 형성되며, 상기 방열홈의 바닥면은 상기 활성 영역을 포함하는 크기를 갖는다. 상기 방열층은 상기 방열홈을 포함하여 상기 기판의 후면을 덮는다.In the transistor according to the present invention, the heat dissipation groove is formed under the active region, and the bottom surface of the heat dissipation groove has a size including the active region. The heat dissipation layer covers the rear surface of the substrate including the heat dissipation groove.

본 발명에 따른 트랜지스터에 있어서, 상기 방열층은 상기 방열홈에 충전될 수 있다.In the transistor according to the present invention, the heat dissipation layer may be filled in the heat dissipation groove.

본 발명에 따른 트랜지스터에 있어서, 상기 방열홈의 바닥면은 상기 기판의 전면과 상기 버퍼층의 전면 사이에 형성된다. 바람직하게는 상기 방열홈의 바닥면은 상기 버퍼층의 후면 안쪽에 형성되며, 상기 버퍼층의 후면에 가깝게 형성된다.In the transistor according to the present invention, the bottom surface of the heat dissipation groove is formed between the front surface of the substrate and the front surface of the buffer layer. Preferably, the bottom surface of the heat dissipation groove is formed inside the rear surface of the buffer layer, and is formed close to the rear surface of the buffer layer.

본 발명에 따른 트랜지스터에 있어서, 상기 방열층은 Ti, Ni, Au, Pt, Cu 또는 Al 중에 적어도 하나의 금속을 증착하여 형성한다.In the transistor according to the present invention, the heat dissipation layer is formed by depositing at least one metal of Ti, Ni, Au, Pt, Cu, or Al.

그리고 본 발명에 따른 트랜지스터에 있어서, 상기 다층의 질화물층은 상기 버퍼층 중간에 형성된 식각 방지층을 더 포함한다. 상기 식각 방지층의 후면이 노출되게 상기 방열홈을 형성한다. 상기 식각 방지층을 제거하여 상기 비아 홀을 형 성한다. 상기 식각 방지층은 AlXGa1-XN, InXGa1-XN, AlN 또는 InN 중에 하나이다.In the transistor according to the present invention, the multilayer nitride layer further includes an etch stop layer formed in the middle of the buffer layer. The heat dissipation groove is formed to expose the rear surface of the etch stop layer. The via hole is formed by removing the etch stop layer. The etch stop layer is one of Al X Ga 1-X N, In X Ga 1-X N, AlN or InN.

본 발명은 또한, 기판의 전면에 다층의 질화물층을 형성하는 질화물층 형성 단계와, 상기 다층의 질화물층 위에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 전극 형성 단계와, 상기 기판의 후면에 상기 전극들이 형성된 영역을 포함하도록 안쪽으로 방열홈을 형성하고, 상기 방열홈의 내측면에 접지되는 방열층을 형성하는 방열 구조 형성 단계와, 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 배선층 형성 단계를 포함하는 방열 구조를 갖는 트랜지스터의 제조 방법을 제공한다.The present invention also provides a nitride layer forming step of forming a multi-layer nitride layer on the front surface of the substrate, an electrode forming step of forming a source electrode, a gate electrode and a drain electrode on the multi-layer nitride layer, and on the back of the substrate A heat dissipation structure forming step of forming a heat dissipation groove inward to include an area where the electrodes are formed, and forming a heat dissipation layer grounded on an inner surface of the heat dissipation groove, and removing the nitride layer adjacent to the source electrode to remove the heat dissipation layer. A method of manufacturing a transistor having a heat dissipation structure includes forming a via hole to expose an upper portion thereof and forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole.

본 발명은 또한, 기판의 전면에 다층의 질화물층을 형성하는 질화물층 형성 단계와, 상기 기판의 후면에서 안쪽으로 방열홈을 형성하고, 상기 방열홈의 내측면에 접지되는 방열층을 형성하는 방열 구조를 형성하는 방열 구조 형성 단계와, 상기 다층의 질화물층 위에 형성하되, 상기 방열홈이 형성된 영역의 상부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 전극 형성 단계와, 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 배선층 형성 단계를 포함하는 방열 구조를 갖는 트랜지스터의 제조 방법을 제공한다.The present invention also provides a nitride layer forming step of forming a multi-layered nitride layer on the front surface of the substrate, and a heat radiation groove forming a heat radiation groove inward from the rear surface of the substrate, and a heat radiation layer that is grounded on the inner surface of the heat radiation groove A heat radiation structure forming step of forming a structure, an electrode forming step of forming a source electrode, a gate electrode, and a drain electrode on the multilayer nitride layer, wherein the source electrode, the gate electrode, and the drain electrode are formed on the region where the heat radiation groove is formed; Removing a nitride layer to form a via hole to expose an upper portion of the heat dissipation layer, and forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole. It provides a manufacturing method.

본 발명에 따르면, 기판의 후면에 복수의 전극이 형성된 활성 영역을 포함하도록 안쪽으로 방열홈을 형성하고, 방열홈을 포함하여 기판의 후면에 방열층을 형성하고, 비아 홀을 통해 방열층과 소스 전극을 배선층으로 연결함으로써, 활성 영역에서 발생되는 열을 후면 방열층과 배선층을 통하여 효과적으로 외부로 방출시킬 수 있다. 즉 활성 영역 아래에 방열홈을 형성하여 활성 영역과 외부와의 거리를 줄임으로써, 활성 영역에서 발생되는 열의 이동 경로를 최소화하여 발생된 열을 외부로 신속하게 배출시킬 수 있다. 그리고 방열홈의 바닥면에는 열전도성이 양호한 금속으로 방열층을 형성함으로써, 활성 영역에서 발생되는 열을 외부로 신속하게 배출시킬 수 있다.According to the present invention, a heat dissipation groove is formed inward to include an active region having a plurality of electrodes formed on the rear surface of the substrate, a heat dissipation layer is formed on the rear surface of the substrate, including the heat dissipation groove, and a heat dissipation layer and a source through a via hole. By connecting the electrodes to the wiring layer, heat generated in the active region can be effectively released to the outside through the rear heat dissipation layer and the wiring layer. That is, by forming a heat dissipation groove under the active area to reduce the distance between the active area and the outside, it is possible to quickly discharge the generated heat to the outside by minimizing the movement path of heat generated in the active area. The heat dissipation layer is formed on the bottom surface of the heat dissipation groove to form a heat dissipation layer made of a metal having good thermal conductivity, thereby rapidly dissipating heat generated in the active region to the outside.

기판 후면의 두께를 전체적으로 식각하여 두께를 낮추는 기술에 비해 국지적인 식각을 통해 기판의 휨 불량을 방지할 수 있고 활성 영역을 포함하도록 방열 구조를 형성함으로써, 보다 효과적으로 트랜지스터의 특성 부분에 열 쏠림현상이 발생되는 것을 억제하여 소자의 열적안정성에 기여할 수 있다.Compared to the technology of lowering the thickness of the substrate by reducing the thickness of the entire substrate, the local etching can prevent the warpage defect of the substrate and the heat dissipation structure is formed to include the active area, so that heat dissipation is more effectively applied to the characteristic portion of the transistor. It can suppress the generation and contribute to the thermal stability of the device.

따라서 본 발명에 따른 트랜지스터는 기판 후면에 형성된 방열 구조를 구비함으로써, 활성 영역에서 발생되는 열을 방열 구조를 통하여 외부로 효과적으로 방출시켜 양호한 소자 특성을 제공할 수 있다.Therefore, the transistor according to the present invention has a heat dissipation structure formed on the rear surface of the substrate, thereby effectively dissipating heat generated in the active region to the outside through the heat dissipation structure to provide good device characteristics.

그리고 비아 홀을 통해 방열층과 소스 전극을 배선층으로 연결하고, 방열층을 접지층으로 사용함으로써, 열방출 기능과 더불어 소스 전극의 인덕턴스(inductance) 성분을 제거하여 양호한 소자 특성을 제공할 수 있다.In addition, by connecting the heat dissipation layer and the source electrode to the wiring layer through the via hole, and using the heat dissipation layer as the ground layer, the heat dissipation function and the inductance component of the source electrode can be removed to provide good device characteristics.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

제1 실시예First embodiment

본 발명의 제1 실시예에 따른 트랜지스터(100)는, 도 1에 도시된 바와 같이, HEMT로서 기판(10), 다층의 질화물층(12,14,16,18,19), 소스 전극(31), 게이트 전극(33), 드레인 전극(35), 방열 구조(41,43) 및 배선층(53)을 포함하여 구성된다. 기판(10)은 전면과, 전면에 대향하는 후면을 갖는다. 다층의 질화물층(12,14,16,18,19)은 기판(10)의 전면에 형성된다. 소스 전극(31), 게이트 전극(33) 및 드레인 전극(35)은 다층의 질화물층(12,14,16,18,19) 위에 형성된다. 방열 구조(41,43)는 기판(10)의 후면에 복수의 전극(31,33,35)이 형성된 활성 영역(20)을 포함하도록 안쪽으로 형성된 방열홈(41)과, 방열홈(41)의 내측면에 형성된 방열층(43)을 구비한다. 그리고 배선층(53)은 소스 전극(31)에 인접한 질화물층(14)을 제거하여 방열층(43)의 상부가 노출되게 비아 홀(51)을 형성하고, 비아 홀(51)을 통하여 소스 전극(31)과 방열층(43)을 연결한다.As shown in FIG. 1, the transistor 100 according to the first embodiment of the present invention includes a substrate 10, a multilayer nitride layer 12, 14, 16, 18, and 19 as a HEMT, and a source electrode 31. ), The gate electrode 33, the drain electrode 35, the heat dissipation structures 41 and 43, and the wiring layer 53. The substrate 10 has a front surface and a back surface opposite the front surface. The multilayer nitride layers 12, 14, 16, 18, and 19 are formed on the entire surface of the substrate 10. The source electrode 31, the gate electrode 33, and the drain electrode 35 are formed on the multilayer nitride layers 12, 14, 16, 18, and 19. The heat dissipation structures 41 and 43 include a heat dissipation groove 41 formed inward to include an active region 20 having a plurality of electrodes 31, 33, and 35 formed on the rear surface of the substrate 10, and a heat dissipation groove 41. The heat dissipation layer 43 formed in the inner side of the is provided. The wiring layer 53 removes the nitride layer 14 adjacent to the source electrode 31 to form a via hole 51 so that the upper portion of the heat dissipation layer 43 is exposed, and through the via hole 51 the source electrode ( 31) and the heat radiation layer 43 is connected.

이와 같이 제1 실시예에 따른 트랜지스터(100)는 기판(10)의 후면에 활성 영역(20)에 근접하게 방열 구조(41,43)가 형성되기 때문에, 트랜지스터(100)의 동작에 따라 활성 영역(20)에서 발생되는 열을 방열 구조(41,43)를 통하여 신속하게 외부로 방출시킬 수 있다. 즉 활성 영역(20) 아래에 방열홈(41)을 형성하여 활성 영역(20)과 외부와의 거리를 줄임으로써, 활성 영역(20)에서 발생되는 열의 이동 경로를 최소화하여 발생된 열을 외부로 신속하게 배출시킬 수 있다. 더욱이 방열 홈(41)의 내측면에는 열전도성이 양호한 금속으로 방열층(43)을 형성함으로써, 활성 영역(20)에서 발생된 열을 외부로 신속하게 배출시킬 수 있다.As described above, in the transistor 100 according to the first exemplary embodiment, since the heat dissipation structures 41 and 43 are formed on the rear surface of the substrate 10 in proximity to the active region 20, the active region according to the operation of the transistor 100. Heat generated at 20 can be quickly released to the outside through the heat dissipation structures 41 and 43. That is, by forming a heat dissipation groove 41 under the active region 20 to reduce the distance between the active region 20 and the outside, by minimizing the movement path of the heat generated in the active region 20 to the outside generated heat Can be discharged quickly. In addition, by forming the heat dissipation layer 43 on the inner surface of the heat dissipation groove 41, the heat generated in the active region 20 can be quickly discharged to the outside.

활성 영역(20)을 포함하도록 방열 구조(41,43)를 형성함으로써, 비아 홀(51)과 같은 트랜지스터(100)의 특정 부분에 열 쏠림현상이 발생되는 것을 억제하여 소자의 열적안정성에 기여할 수 있다.By forming the heat dissipation structures 41 and 43 to include the active region 20, heat deflection can be prevented from occurring in a specific portion of the transistor 100 such as the via hole 51, thereby contributing to the thermal stability of the device. have.

따라서 제1 실시예에 따른 트랜지스터(100)는 기판(10)의 후면에 형성된 방열 구조(41,43)를 구비함으로써, 활성 영역(20)에서 발생되는 열을 외부로 효과적으로 방출시켜 양호한 소자 특성을 제공할 수 있다.Therefore, the transistor 100 according to the first embodiment includes heat dissipation structures 41 and 43 formed on the rear surface of the substrate 10, thereby effectively dissipating heat generated in the active region 20 to the outside, thereby achieving good device characteristics. Can provide.

그리고 비아 홀(51)을 통해 방열층(43)과 소스 전극(31)을 배선층(53)으로 연결하고, 방열층(43)을 접지층으로 사용함으로써, 전술된 바와 같은 열방출 기능과 더불어 소스 전극(31)의 인덕턴스(inductance) 성분을 제거하여 양호한 소자 특성을 제공할 수 있다.The heat dissipation layer 43 and the source electrode 31 are connected to the wiring layer 53 through the via hole 51, and the heat dissipation layer 43 is used as the ground layer. Inductance components of the electrode 31 can be removed to provide good device characteristics.

이와 같은 제1 실시예에 따른 트랜지스터(100)의 제조 방법의 제1 예를 도 1 내지 도 8을 참조하여 설명하면 다음과 같다. 여기서 도 2는 본 발명의 제1 실시예에 따른 방열 구조(41,43)를 갖는 트랜지스터(100)의 제조 방법의 제1 예에 따른 흐름도이다. 도 3 내지 도 8은 도 2의 제조 방법에 따른 각 단계를 보여주는 도면들이다.A first example of a method of manufacturing the transistor 100 according to the first embodiment will be described below with reference to FIGS. 1 to 8. 2 is a flowchart according to a first example of a method of manufacturing the transistor 100 having the heat dissipation structures 41 and 43 according to the first embodiment of the present invention. 3 to 8 are views showing each step according to the manufacturing method of FIG.

먼저 도 3에 도시된 바와 같이, S71단계에서 다층의 질화물층(12,14,16,18,19)이 형성된 기판(10)을 준비한다. 다층의 질화물 층(12,14,16,18,19)은 기판(10)의 전면에 순차적으로 형성되는 천이층(12; transition layer), 버퍼층(14; buffer layer), GaN층(16) 및 AlXGa1-XN층(19)을 포함한다. GaN층(16)과 AlXGa1-XN층(19)의 접합면에 2DEG층(18)이 형성된다. 이때 기판(10)으로는 사파이어(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC), 질화갈륨(GaN) 등이 소재로 제조된 기판이 사용될 수 있다. 천이층(12)은 AlN 또는 AlXGa1-XN으로 형성한다. 그리고 버퍼층(14)은 GaN으로 형성한다.First, as shown in FIG. 3, in step S71, the substrate 10 having the multilayer nitride layers 12, 14, 16, 18, and 19 formed thereon is prepared. The multilayer nitride layers 12, 14, 16, 18, and 19 may include a transition layer 12, a buffer layer 14, a GaN layer 16, and the like, which are sequentially formed on the entire surface of the substrate 10. Al X Ga 1-X N layer 19 is included. The 2DEG layer 18 is formed on the junction surface of the GaN layer 16 and the Al X Ga 1-X N layer 19. In this case, a substrate made of sapphire (Al 2 O 3 ), silicon (Si), gallium arsenide (GaAs), silicon carbide (SiC), gallium nitride (GaN), or the like may be used as the substrate 10. The transition layer 12 is formed of AlN or Al X Ga 1-X N. The buffer layer 14 is formed of GaN.

다음으로 도 4에 도시된 바와 같이, S73단계에서 버퍼층(14) 위의 GaN층(16)과 AlXGa1-XN층(19)을 식각하여 활성 영역(20)을 형성한다. 즉 복수의 전극(31,33,35)이 형성될 GaN층(16)과 AlXGa1-XN층(19) 부분을 제외하고, 버퍼층(14) 위의 GaN층(16)과 AlXGa1-XN층(19)을 식각하여 활성 영역(20)을 메사(mesa) 형태로 형성한다. S73단계에서 활성 영역(20)을 형성하는 방법으로는 Cl가스를 포함하는 반응가스를 이용한 건식 식각 방법이나 이온 주입 방법을 이용한 전기적 분리 방법이 이용될 수 있다.Next, as shown in FIG. 4, in step S73, the GaN layer 16 and the Al X Ga 1-X N layer 19 on the buffer layer 14 are etched to form the active region 20. That is, except a plurality of electrodes (31,33,35), the GaN layer 16 and the Al X Ga 1-X N layer 19, the portion to be formed, and the buffer layer (14) GaN layer 16 above the Al X The Ga 1-X N layer 19 is etched to form the active region 20 in a mesa form. As a method of forming the active region 20 in step S73, a dry etching method using a reaction gas containing Cl gas or an electrical separation method using an ion implantation method may be used.

다음으로 도 5에 도시된 바와 같이, S75단계에서 활성 영역(20)의 AlXGa1-XN층(19) 위에 소스 전극(31), 게이트 전극(33) 및 드레인 전극(35)을 형성한다. 이때 소스 전극(31)과 드레인 전극(35)은 Ti, Al, Ni 또는 Au 중에 적어도 하나의 금속을 증착하여 형성하며, 그 외 다른 금속 소재로 형성할 수 있다. 예컨대 소스 전극(31)과 드레인 전극(35)은 Ti/Au/Ni/Au를 증착한 후 850℃에서 30초 동안의 열처 리 통해 오믹접합으로 형성할 수 있다. 게이트 전극(33)은 소스 전극(31)과 드레인 전극(35) 사이에 형성한다. 게이트 전극(33)은 Ti, Pt, Cr, Pt/Au, Ni/Au, Ti/W 또는 플래티늄 실리사이드(Platinum Silicide)로 형성하며, 그 외 다른 금속 소재로 형성할 수 있다.Next, as shown in FIG. 5, in step S75, the source electrode 31, the gate electrode 33, and the drain electrode 35 are formed on the Al X Ga 1-X N layer 19 of the active region 20. do. In this case, the source electrode 31 and the drain electrode 35 may be formed by depositing at least one metal of Ti, Al, Ni, or Au, and may be formed of other metal materials. For example, the source electrode 31 and the drain electrode 35 may be formed by ohmic bonding through heat treatment at 850 ° C. for 30 seconds after depositing Ti / Au / Ni / Au. The gate electrode 33 is formed between the source electrode 31 and the drain electrode 35. The gate electrode 33 may be formed of Ti, Pt, Cr, Pt / Au, Ni / Au, Ti / W, or platinum silicide, and may be formed of another metal material.

한편 도 5에는 한 개의 트랜지스터를 예시한 것으로, 기판(10)에 형성되는 트랜지스터의 수에 따라서 소스 전극(31), 게이트 전극(33) 및 드레인 전극(35)의 수와 모양은 변형될 수 있다.Meanwhile, FIG. 5 illustrates one transistor, and the number and shape of the source electrode 31, the gate electrode 33, and the drain electrode 35 may vary depending on the number of transistors formed on the substrate 10. .

다음으로 S77단계 및 S79단계에서 기판(10)의 후면에 방열 구조(41,43)를 형성한다.Next, in steps S77 and S79, the heat dissipation structures 41 and 43 are formed on the rear surface of the substrate 10.

먼저 도 6에 도시된 바와 같이, S77단계에서 기판(10)의 후면에 활성 영역(20)을 포함하는 크기의 방열홈(41)을 형성한다. 방열홈(41)은 Cl가스 또는 F기 포함된 반응가스를 이용한 건식 식각 방법으로 형성할 수 있다. 이때 방열홈(41)은 활성 영역(20) 아래에 형성되며, 바닥면이 활성 영역(20)을 포함하는 크기를 갖도록 형성된다. 방열홈(41)의 바닥면이 기판(10)의 전면과 버퍼층(14)의 전면 사이에 위치할 수 있도록 방열홈(41)이 형성된다. 바람직하게는 방열홈(41)의 바닥면이 버퍼층(14)의 후면 안쪽에 형성되며, 버퍼층(14)의 후면에 가깝게 형성하는 것이다. 이와 같이 방열홈(41)을 형성하는 이유는 활성 영역(20)에서 발생되는 열을 신속하게 외부로 방출시키면서, 방열홈(41)을 형성하는 과정에서 2DEG층(18)에 영향을 주는 것을 방지하기 위해서이다. 즉 2DEG층(18)에 영향을 주지 않는 범위에서 방열홈(41)의 바닥면을 활성 영역(20)에 근접하게 형성함으로써, 활성 영역(20)에서 발 생되는 열을 방열홈(41)을 통하여 외부로 신속하게 배출시킬 수 있다.First, as shown in FIG. 6, in operation S77, a heat dissipation groove 41 having a size including an active region 20 is formed on the rear surface of the substrate 10. The heat dissipation groove 41 may be formed by a dry etching method using a reaction gas containing Cl gas or F group. At this time, the heat dissipation groove 41 is formed under the active region 20, the bottom surface is formed to have a size including the active region 20. The heat dissipation groove 41 is formed so that the bottom surface of the heat dissipation groove 41 may be located between the front surface of the substrate 10 and the front surface of the buffer layer 14. Preferably, the bottom surface of the heat dissipation groove 41 is formed inside the rear surface of the buffer layer 14 and is formed to be close to the rear surface of the buffer layer 14. The reason for forming the heat dissipation grooves 41 as described above is to prevent the influence of the 2DEG layer 18 in the process of forming the heat dissipation grooves 41 while rapidly dissipating heat generated in the active region 20 to the outside. To do that. That is, by forming the bottom surface of the heat dissipation groove 41 close to the active region 20 in a range that does not affect the 2DEG layer 18, the heat generated in the active region 20 to dissipate the heat dissipation groove 41. It can be quickly discharged to the outside.

이어서 도 7에 도시된 바와 같이, S79단계에서 방열홈(41)을 포함하는 기판(10)의 후면에 방열층(43)을 형성함으로 방열 구조(41,43)가 형성된다. 방열층(43)은 접지층으로 사용된다. 이때 방열층(43)은 열전도성이 양호한 금속 소재인 Ti, Ni, Au, Pt, Cu 또는 Al 중에 적어도 하나의 금속을 증착하여 형성할 수 있다. 예컨대, 방열층(43)은 Ti/Cu, Ti/Au, Ti/Al, Pt/Cu 또는 Ni/Cu으로 형성할 수 있다.Subsequently, as shown in FIG. 7, in operation S79, heat dissipation layers 41 and 43 are formed by forming the heat dissipation layer 43 on the rear surface of the substrate 10 including the heat dissipation grooves 41. The heat dissipation layer 43 is used as a ground layer. In this case, the heat dissipation layer 43 may be formed by depositing at least one metal among Ti, Ni, Au, Pt, Cu, or Al, which is a metal material having good thermal conductivity. For example, the heat dissipation layer 43 may be formed of Ti / Cu, Ti / Au, Ti / Al, Pt / Cu, or Ni / Cu.

다음으로 도 8에 도시된 바와 같이, S81단계에서 소스 전극(31)에 인접한 버퍼층(14)을 제거하여 방열층(43)의 상부가 노출되게 비아 홀(51)을 형성한다. 비아 홀(51)은 활성 영역(20)에 근접하게 형성하는 것이 바람직하다. 이때 비아 홀(51)은 Cl가스를 포함하는 반응가스를 이용한 건식 식각 방법으로 형성할 수 있다. 비아 홀(51)을 건식 식각으로 형성할 때 방열층(43)은 식각 방지층의 기능을 수행한다.Next, as shown in FIG. 8, in operation S81, the buffer layer 14 adjacent to the source electrode 31 is removed to form the via hole 51 to expose the upper portion of the heat dissipation layer 43. The via hole 51 is preferably formed close to the active region 20. In this case, the via hole 51 may be formed by a dry etching method using a reaction gas containing Cl gas. When the via hole 51 is formed by dry etching, the heat dissipation layer 43 functions as an etch stop layer.

그리고 도 1에 도시된 바와 같이, S83단계에서 비아 홀(51)을 통하여 소스 전극(31)과 방열층(43)을 연결하는 배선층(53)을 형성함으로써 제1 실시예에 따른 트랜지스터(100)의 제조 공정이 완료된다. 물론 배선층(53)은 활성 영역(20)의 외측면을 따라서 형성되어 소스 전극(31)에 연결된다. 배선층(53)은 Ti, Al, Ni 또는 Au 중에 적어도 하나의 금속을 증착하여 형성할 수 있다.As illustrated in FIG. 1, the transistor 100 according to the first embodiment is formed by forming the wiring layer 53 connecting the source electrode 31 and the heat dissipation layer 43 through the via hole 51 in step S83. The manufacturing process of is completed. Of course, the wiring layer 53 is formed along the outer surface of the active region 20 and connected to the source electrode 31. The wiring layer 53 may be formed by depositing at least one metal of Ti, Al, Ni, or Au.

한편 제1 실시예에 따른 트랜지스터(100)는 방열층(43)이 방열홈(41)을 포함하여 기판(10)의 후면 전체에 형성된 예를 개시하였지만 이에 한정되는 것은 아니 다. 예컨대, 방열층은 방열홈의 내측면에만 형성될 수도 있다. 또는 방열층은 방열홈을 충전하는 형태로 형성될 수 있다.Meanwhile, in the transistor 100 according to the first embodiment, an example in which the heat dissipation layer 43 is formed on the entire rear surface of the substrate 10 including the heat dissipation grooves 41 is not limited thereto. For example, the heat dissipation layer may be formed only on the inner surface of the heat dissipation groove. Alternatively, the heat dissipation layer may be formed to fill a heat dissipation groove.

이와 같이 제1 실시예에 따른 트랜지스터(100)는 기판(10)의 후면에 방열 구조(41,43)가 형성되기 때문에, 활성 영역(20)에서 발생되는 열은 방열홈(41) 쪽으로 이동하고, 방열층(43)은 방열홈(41) 쪽으로 이동한 열을 외부로 신속하게 배출시킨다. 이로 인해 제1 실시예에 따른 트랜지스터(100)는 활성 영역(20)에서 발생되는 열을 외부로 효과적으로 방출시켜 양호한 소자 특성을 제공할 수 있다.As described above, since the heat dissipation structures 41 and 43 are formed on the rear surface of the substrate 10 in the transistor 100 according to the first embodiment, heat generated in the active region 20 moves toward the heat dissipation groove 41. The heat dissipation layer 43 quickly discharges the heat moved toward the heat dissipation groove 41 to the outside. As a result, the transistor 100 according to the first exemplary embodiment may effectively release heat generated in the active region 20 to the outside to provide good device characteristics.

그리고 비아 홀(51)을 통해 방열층(43)과 소스 전극(31)을 배선층(53)으로 연결하고, 방열층(43)을 접지층으로 사용함으로써, 전술된 바와 같은 열방출 기능과 더불어 소스 전극(31)의 인덕턴스(inductance) 성분을 제거하여 양호한 소자 특성을 제공할 수 있다. 이때 방열층(43)이 기판(10)의 후면에 형성되기 때문에, 접지 공정을 용이하게 진행할 수 있는 이점도 있다.The heat dissipation layer 43 and the source electrode 31 are connected to the wiring layer 53 through the via hole 51, and the heat dissipation layer 43 is used as the ground layer. Inductance components of the electrode 31 can be removed to provide good device characteristics. At this time, since the heat dissipation layer 43 is formed on the rear surface of the substrate 10, there is also an advantage that can easily proceed the grounding process.

한편 제1 실시예에 따른 트랜지스터(100)의 제조 방법의 제1 예에서는 활성 영역(20)에 복수의 전극(31,33,35)을 형성한 이후에 방열 구조(41,43)를 형성하는 예를 개시하였지만, 도 1, 도 9 및 도 10에 도시된 바와 같이, 복수의 전극(31,33,35)을 형성하기 전에 방열 구조(41,43)를 먼저 형성할 수도 있다. 여기서 도 9는 본 발명의 제1 실시예에 따른 방열 구조(41,43)를 갖는 트랜지스터(100)의 제조 방법의 제2 예에 따른 흐름도이다. 도 10은 도 9의 제조 방법에 따른 방열홈(41)을 형성하는 단계를 보여주는 단면도이다.Meanwhile, in the first example of the method of manufacturing the transistor 100 according to the first embodiment, the heat dissipation structures 41 and 43 are formed after the plurality of electrodes 31, 33, 35 are formed in the active region 20. Although the example has been disclosed, as shown in FIGS. 1, 9, and 10, the heat dissipation structures 41 and 43 may be formed before the plurality of electrodes 31, 33, and 35 are formed. 9 is a flowchart according to a second example of the method of manufacturing the transistor 100 having the heat dissipation structures 41 and 43 according to the first embodiment of the present invention. 10 is a cross-sectional view showing a step of forming a heat dissipation groove 41 according to the manufacturing method of FIG.

먼저 S85단계에서 다층의 질화물층(12,14,16,18,19)이 형성된 기판(10)을 준비한다. 여기서 다층의 질화물층(12,14,16,18,19)은 기판(10)의 전면에 순차적으로 형성되는 천이층(12), 버퍼층(14), GaN층(16), 2DEG층(18) 및 AlXGa1-XN층(19)을 포함한다.First, in step S85, the substrate 10 having the multilayer nitride layers 12, 14, 16, 18, and 19 formed thereon is prepared. The multilayer nitride layers 12, 14, 16, 18, and 19 may include a transition layer 12, a buffer layer 14, a GaN layer 16, and a 2DEG layer 18 sequentially formed on the entire surface of the substrate 10. And an Al X Ga 1-X N layer 19.

다음으로 도 10에 도시된 바와 같이, S87단계에서 기판(10)의 후면에서 안쪽으로 방열홈(41)을 형성한다. 방열홈(41)은 다층의 질화물층(12,14,16,18,19)에 형성될 활성 영역(20)을 포함할 수 있는 크기로 형성한다. 이때 S87단계는 S77단계와 동일한 공정으로 진행될 수 있다.Next, as shown in FIG. 10, in step S87, a heat dissipation groove 41 is formed inward from the rear surface of the substrate 10. The heat dissipation groove 41 is formed to have a size that may include the active region 20 to be formed in the multilayer nitride layers 12, 14, 16, 18, and 19. In this case, step S87 may be performed in the same process as step S77.

다음으로 도 1에 도시된 바와 같이, S89단계에서 방열홈(41)을 포함한 기판(20)의 후면에 방열층(43)을 형성한다. 이때 S89단계는 S79단계와 동일한 공정으로 진행될 수 있다.Next, as shown in FIG. 1, in operation S89, a heat dissipation layer 43 is formed on the rear surface of the substrate 20 including the heat dissipation grooves 41. In this case, step S89 may be performed in the same process as step S79.

다음으로 도 1에 도시된 바와 같이, S91단계에서 버퍼층(14) 위의 GaN층(16)과 AlXGa1-XN층(19)을 식각하여 활성 영역(20)을 형성한다. 그리고 S93단계에서 활성 영역(20)의 AlXGa1-XN층(19)에 소스 전극(31), 게이트 전극(33) 및 드레인 전극(35)을 형성한다. 이때 S91단계 및 S93단계는 제1 예의 제조 방법에 따른 S73단계 및 S75단계와 동일한 공정으로 진행될 수 있다.Next, as shown in FIG. 1, in step S91, the GaN layer 16 and the Al X Ga 1-X N layer 19 on the buffer layer 14 are etched to form the active region 20. In operation S93, the source electrode 31, the gate electrode 33, and the drain electrode 35 are formed in the Al X Ga 1-X N layer 19 of the active region 20. In this case, steps S91 and S93 may be performed in the same process as steps S73 and S75 according to the manufacturing method of the first example.

다음으로 도 1에 도시된 바와 같이, S95단계에서 소스 전극(31)에 인접한 버퍼층(14)을 제거하여 방열층(43)의 상부가 노출되게 비아 홀(51)을 형성한다. 그리고 S97단계에서 비아 홀(51)을 통하여 소스 전극(31)과 방열층(43)을 연결하는 배 선층(53)을 형성함으로써 제1 실시예에 따른 트랜지스터(100)의 제조 공정이 완료된다. 이때 S95단계 및 S97단계는 제1 예의 제조 방법에 따른 S81단계 및 S83단계와 동일한 공정으로 진행될 수 있다.Next, as shown in FIG. 1, in operation S95, the buffer layer 14 adjacent to the source electrode 31 is removed to form the via hole 51 to expose the upper portion of the heat dissipation layer 43. In operation S97, a process of manufacturing the transistor 100 according to the first exemplary embodiment is completed by forming the wiring layer 53 connecting the source electrode 31 and the heat dissipation layer 43 through the via hole 51. In this case, steps S95 and S97 may be performed in the same process as steps S81 and S83 according to the manufacturing method of the first example.

이와 같은 제1 실시예에 따른 트랜지스터(100)의 제조 방법은 제조 방법의 제1 및 제2 예에 한정되지 않으며 다양한 방법으로 제1 실시예에 따른 트랜지스터(100)가 제조될 수 있다. 예컨대, 제조 방법의 제1 예에 있어서, 버퍼층 위에 활성 영역을 형성하는 단계 이후에 방열홈을 형성하는 단계를 진행할 수도 있다. 그리고 제조 방법의 제2 예에 있어서, 방열홈에 방열층을 형성하는 단계를 복수의 전극을 형성하는 단계 전 또는 후에 진행할 수도 있다. 또는 비아 홀 및 배선층을 형성하는 단계 이후에 방열 구조를 형성하는 단계를 진행할 수 있다.The method of manufacturing the transistor 100 according to the first embodiment is not limited to the first and second examples of the manufacturing method, and the transistor 100 according to the first embodiment may be manufactured by various methods. For example, in the first example of the manufacturing method, the step of forming the heat dissipation groove may be performed after the step of forming the active region on the buffer layer. In the second example of the manufacturing method, the step of forming the heat dissipation layer in the heat dissipation groove may be performed before or after the step of forming the plurality of electrodes. Alternatively, the forming of the heat dissipation structure may be performed after the forming of the via hole and the wiring layer.

제2 실시예Second embodiment

본 발명의 제2 실시예에 따른 트랜지스터(200)는, 도 11에 도시된 바와 같이, HEMT로서 기판(110), 다층의 질화물층(112,114a,114b,115,116,118,119), 소스 전극(131), 게이트 전극(133), 드레인 전극(135), 방열 구조(141,143) 및 배선층(153)을 포함하여 구성된다. 이때 다층의 질화물층(112,114a,114b,115,116,118,119)은 기판(110)의 전면에 순차적으로 형성되는 천이층(112), 버퍼층(114a,114b), GaN층(116), 2DEG층(118) 및 AlXGa1-XN층(119)을 포함하며, 버퍼층(114a,114b) 중간에 형성된 식각 방지층(115)을 더 포함한다.As illustrated in FIG. 11, the transistor 200 according to the second embodiment of the present invention includes a substrate 110 as a HEMT, a multilayer nitride layer 112, 114a, 114b, 115, 116, 118, 119, a source electrode 131, and a gate. The electrode 133, the drain electrode 135, the heat dissipation structures 141 and 143, and the wiring layer 153 are formed. In this case, the multilayer nitride layers 112, 114a, 114b, 115, 116, 118, and 119 are sequentially formed on the entire surface of the substrate 110, the transition layer 112, the buffer layers 114a, 114b, the GaN layer 116, the 2DEG layer 118, and the like. The Al X Ga 1-X N layer 119 is further included, and the etch stop layer 115 is formed in the middle of the buffer layers 114a and 114b.

식각 방지층(115)은 기판(110)의 후면에서 안쪽으로 식각하여 방열홈(141)을 형성할 때, 버퍼층(114a,114b)이 과다하게 식각되는 것을 방지한다. 식각 방지층(115)은 방열홈(141)을 정확하게 형성할 수 있도록 안내한다. 이때 식각 방지층(115)으로는 AlXGa1-XN, InXGa1-XN, AlN, InN 등이 사용될 수 있다. 식각 방지층(115)의 후면은 방열홈(141)으로 노출된다. 식각 방지층(115)은 비아 홀(151)을 형성할 때, 비아 홀(151)에 노출되는 식각 방지층(115) 부분은 제거된다.The etch stop layer 115 prevents the buffer layers 114a and 114b from being excessively etched when the heat dissipation grooves 141 are formed by etching inward from the rear surface of the substrate 110. The etch stop layer 115 guides the formation of the heat dissipation groove 141 accurately. In this case, as the etch stop layer 115, Al X Ga 1-X N, In X Ga 1-X N, AlN, InN, or the like may be used. The rear surface of the etch stop layer 115 is exposed to the heat dissipation groove 141. When the etch stop layer 115 forms the via hole 151, a portion of the etch stop layer 115 exposed to the via hole 151 is removed.

그 외 제2 실시예에 따른 트랜지스터(200)는 식각 방지층(115)을 갖는 다층의 질화물층(112,114a,114b,115,116,118,119)을 제외하면, 제1 실시예에 따른 트랜지스터(도 1의 100)와 동일한 구조를 갖기 때문에, 그 외 구성에 대한 상세한 설명은 생략한다.The transistor 200 according to the second embodiment of the present invention is a transistor (100 in FIG. 1) according to the first embodiment except for the multilayer nitride layers 112, 114a, 114b, 115, 116, 118, and 119 having the etch stop layer 115. Since it has the same structure, the detailed description about the other structure is abbreviate | omitted.

이와 같이 제2 실시예에 따른 트랜지스터(200)는 기판(110)의 후면에 방열 구조(141,143)를 갖는다는 점에서 제1 실시예에 따른 트랜지스터(도 1의 100)와 동일한 구조를 갖기 때문에, 활성 영역(120)에서 발생되는 열을 방열 구조(141,143)를 통하여 외부로 신속하게 배출시킬 수 있다.As described above, since the transistor 200 according to the second embodiment has the heat dissipation structures 141 and 143 on the rear surface of the substrate 110, the transistor 200 has the same structure as the transistor 100 according to the first embodiment. Heat generated in the active region 120 may be quickly discharged to the outside through the heat dissipation structures 141 and 143.

그리고 제2 실시예에 따른 트랜지스터(200)의 제조 방법은 제1 실시예에 따른 트랜지스터(도 1의 100)의 제조 방법과 동일한 순으로 진행되기 때문에, 상세한 설명은 생략한다. 물론 다층의 질화물층(112,114a,114b,115,116,118,119)을 형성할 때, 버퍼층(114a,114b) 사이에 식각 방지층(115)을 형성한다.Since the manufacturing method of the transistor 200 according to the second embodiment proceeds in the same order as the manufacturing method of the transistor 100 according to the first embodiment, detailed description thereof will be omitted. Of course, when the multilayer nitride layers 112, 114a, 114b, 115, 116, 118, and 119 are formed, an etch stop layer 115 is formed between the buffer layers 114a and 114b.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 실시예에서는 트랜지스터로서 HEMT를 예시하였지만, 전계효과 트랜지스터(field effect transistor, FET) 또는 바이폴라 트랜지스터(bipolar transistor; BJT)에도 적용될 수 있다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented. For example, although HEMT is illustrated as a transistor in the present embodiment, the present invention can be applied to a field effect transistor (FET) or a bipolar transistor (BJT).

도 1은 본 발명의 제1 실시예에 따른 방열 구조를 갖는 트랜지스터를 보여주는 단면도이다.1 is a cross-sectional view illustrating a transistor having a heat dissipation structure according to a first embodiment of the present invention.

도 2는 본 발명의 제1 실시예에 따른 방열 구조를 갖는 트랜지스터의 제조 방법의 제1 예에 따른 흐름도이다.2 is a flowchart according to a first example of a method of manufacturing a transistor having a heat dissipation structure according to the first embodiment of the present invention.

도 3 내지 도 8은 도 2의 제조 방법에 따른 각 단계를 보여주는 도면들이다.3 to 8 are views showing each step according to the manufacturing method of FIG.

도 9는 본 발명의 제1 실시예에 따른 방열 구조를 갖는 트랜지스터의 제조 방법의 제2 예에 따른 흐름도이다.9 is a flowchart of a second example of a method of manufacturing a transistor having a heat dissipation structure according to the first embodiment of the present invention.

도 10은 도 9의 제조 방법에 따른 방열홈을 형성하는 단계를 보여주는 단면도이다.10 is a cross-sectional view illustrating a step of forming a heat dissipation groove according to the manufacturing method of FIG. 9.

도 11은 본 발명의 제2 실시예에 따른 방열 구조를 갖는 트랜지스터를 보여주는 단면도이다.11 is a cross-sectional view illustrating a transistor having a heat dissipation structure according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 *Description of the Related Art [0002]

10, 110 : 기판 12, 112 : 천이층10, 110: substrate 12, 112: transition layer

14, 114 : 버퍼층 16, 116 : GaN층14, 114: buffer layer 16, 116: GaN layer

18, 118 : 2DEG층 19, 119 : AlXGa1-XN층18, 118: 2DEG layer 19, 119: Al X Ga 1-X N layer

20, 120 : 활성 영역 31, 131 : 소스 전극20, 120: active region 31, 131: source electrode

33, 133 : 게이트 전극 35, 135 : 드레인 전극 33, 133: gate electrode 35, 135: drain electrode

41, 141 : 방열홈 43, 143 : 방열층41, 141: heat dissipation groove 43, 143: heat dissipation layer

51,151 : 비아 홀 53, 153 : 배선층51,151: Via hole 53, 153: Wiring layer

100, 200 : 트랜지스터 115 : 식각 방지층100, 200: transistor 115: etch stop layer

Claims (17)

전면과 후면을 갖는 기판과;A substrate having a front side and a rear side; 상기 기판의 전면에 형성된 다층의 질화물층과;A multilayer nitride layer formed on the front surface of the substrate; 상기 다층의 질화물층 위에 형성되는 소스 전극, 게이트 전극 및 드레인 전극과;A source electrode, a gate electrode and a drain electrode formed on the multilayer nitride layer; 상기 기판의 후면에 상기 소스 전극, 게이트 전극 및 드레인 전극이 형성된 영역을 포함하도록 안쪽으로 방열홈이 형성되고, 상기 방열홈을 포함하여 상기 기판의 후면을 덮도록 형성되며 접지되는 방열층을 갖는 방열 구조와;A heat dissipation groove is formed inward to include a region where the source electrode, the gate electrode, and the drain electrode are formed on the rear surface of the substrate, and includes a heat dissipation groove, the heat dissipation layer formed to cover the rear surface of the substrate and having a heat dissipation layer that is grounded. Structure; 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층;을 포함하며,And a wiring layer removing the nitride layer adjacent to the source electrode to form a via hole to expose an upper portion of the heat dissipating layer, and connecting the source electrode and the heat dissipating layer through the via hole. 상기 다층의 질화물층은,The multilayer nitride layer, 상기 기판의 전면에 형성된 천이층과;A transition layer formed on the front surface of the substrate; 상기 천이층 위에 형성된 버퍼층과;A buffer layer formed on the transition layer; 상기 버퍼층 위에 형성된 GaN층과;A GaN layer formed on the buffer layer; 상기 GaN층 위에 형성되어 접합면에 2차원 전자가스층을 형성하는 AlXGa1-XN층;을 포함하며,It includes; Al X Ga 1-X N layer formed on the GaN layer to form a two-dimensional electron gas layer on the bonding surface, 상기 버퍼층 위의 상기 GaN층과 AlXGa1-XN층을 식각하여 활성 영역을 메사(mesa) 형태로 형성하고, 상기 활성 영역의 AlXGa1-XN층 위에 상기 소스 전극, 게이트 전극 및 드레인 전극이 형성되고, 상기 비아 홀은 상기 버퍼층에 형성되고,The GaN layer and the Al X Ga 1-X N layer on the buffer layer are etched to form an active region in mesa form, and the source electrode and the gate electrode on the Al X Ga 1-X N layer in the active region. And a drain electrode is formed, the via hole is formed in the buffer layer, 상기 방열홈은 상기 활성 영역 아래에 상기 활성 영역을 포함하는 크기로 형성되며, 상기 방열홈의 바닥면은 상기 버퍼층의 후면 안쪽에 형성되고, The heat dissipation groove is formed to have a size including the active area under the active area, the bottom surface of the heat dissipation groove is formed inside the rear of the buffer layer, 상기 비아 홀은 상기 활성 영역에 인접한 상기 버퍼층에 형성되고,The via hole is formed in the buffer layer adjacent the active region, 상기 배선층은 상기 비아 홀을 포함하여 상기 활성 영역의 외측면을 따라 형성되어 상기 소스 전극에 연결되는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.And the wiring layer is formed along an outer surface of the active region including the via hole and connected to the source electrode. 삭제delete 삭제delete 삭제delete 제1항에 있어서, 상기 방열층은,The method of claim 1, wherein the heat dissipation layer, 상기 방열홈에 충전된 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.And a heat dissipation structure, the transistor having a heat dissipation structure. 제5항에 있어서, 상기 방열홈의 바닥면은,The bottom surface of the heat dissipation groove, 상기 기판의 전면과 상기 버퍼층의 전면 사이에 형성된 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.And a heat radiation structure formed between the front surface of the substrate and the front surface of the buffer layer. 제6항에 있어서, 상기 방열홈의 바닥면은,The bottom surface of the heat dissipation groove, 상기 버퍼층의 후면에 가깝게 형성된 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.The transistor having a heat dissipation structure, characterized in that formed close to the back of the buffer layer. 제6항에 있어서, 상기 방열층은,The method of claim 6, wherein the heat dissipation layer, Ti, Ni, Au, Pt, Cu 또는 Al 중에 적어도 하나의 금속을 증착하여 형성하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.A transistor having a heat dissipation structure, which is formed by depositing at least one metal among Ti, Ni, Au, Pt, Cu, or Al. 제6항에 있어서,The method of claim 6, 상기 버퍼층 중간에 형성된 식각 방지층;을 더 포함하며,Further comprising; an etching prevention layer formed in the middle of the buffer layer, 상기 식각 방지층의 후면이 노출되게 상기 방열홈을 형성하고, 상기 식각 방지층을 제거하여 상기 비아 홀을 형성하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.The heat dissipation groove is formed so that the rear surface of the etch stop layer is exposed, the transistor having a heat dissipation structure, characterized in that to form the via hole by removing the etch stop layer. 제9항에 있어서, 상기 식각 방지층은,The method of claim 9, wherein the etch stop layer, AlXGa1-XN, InXGa1-XN, AlN 또는 InN 중에 하나인 것을 특징으로 하는 방열 구조를 갖는 트랜지스터.A transistor having a heat dissipation structure, characterized in that one of Al X Ga 1-X N, In X Ga 1-X N, AlN or InN. 기판의 전면에 다층의 질화물층을 형성하는 질화물층 형성 단계와;A nitride layer forming step of forming a multilayer nitride layer on the front surface of the substrate; 상기 다층의 질화물층 위에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 전극 형성 단계와;An electrode forming step of forming a source electrode, a gate electrode and a drain electrode on the multilayer nitride layer; 상기 기판의 후면에 상기 소스 전극, 게이트 전극 및 드레인 전극이 형성된 영역을 포함하도록 안쪽으로 방열홈을 형성하고, 상기 방열홈을 포함하여 상기 기판의 후면을 덮도록 형성되어 접지되는 방열층을 형성하는 방열 구조 형성 단계와;Forming a heat dissipation groove inward to include a region in which the source electrode, the gate electrode, and the drain electrode are formed on the rear surface of the substrate, and including a heat dissipation groove to form a heat dissipation layer that is grounded to cover the rear surface of the substrate; Forming a heat dissipation structure; 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 배선층 형성 단계;를 포함하고,Forming a via hole to expose the upper portion of the heat dissipation layer by removing the nitride layer adjacent to the source electrode, and forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole; and, 상기 질화물층 형성 단계에서,In the nitride layer forming step, 상기 기판의 전면에 순차적으로 천이층, 버퍼층, GaN층 및 AlXGa1-XN층을 형성하며, 상기 GaN층과 AlXGa1-XN층의 접합면에 2차원 전자가스층이 형성되고,A transition layer, a buffer layer, a GaN layer and an Al X Ga 1-X N layer are sequentially formed on the entire surface of the substrate, and a two-dimensional electron gas layer is formed on the junction surface of the GaN layer and the Al X Ga 1-X N layer. , 상기 전극 형성 단계는,The electrode forming step, 상기 버퍼층 위의 상기 GaN층과 AlXGa1-XN층을 식각하여 메사(mesa) 형태의 활성 영역으로 형성하는 단계와;Etching the GaN layer and the Al X Ga 1-X N layer on the buffer layer to form a mesa-type active region; 상기 활성 영역의 AlXGa1-XN층 위에 상기 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계;를 포함하고,Forming the source electrode, the gate electrode, and the drain electrode on the Al X Ga 1-X N layer in the active region; 상기 방열 구조 형성 단계에서,In the step of forming the heat dissipation structure, 상기 방열홈은 상기 활성 영역 아래에 상기 활성 영역을 포함하는 크기로 형성되며, 상기 방열홈의 바닥면이 상기 버퍼층의 후면 안쪽에 형성되고,The heat dissipation groove is formed to have a size including the active area under the active area, the bottom surface of the heat dissipation groove is formed inside the rear of the buffer layer, 상기 배선층 형성 단계는,The wiring layer forming step, 상기 소스 전극에 인접한 상기 버퍼층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하는 단계;Removing the buffer layer adjacent to the source electrode to form a via hole to expose an upper portion of the heat dissipation layer; 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 단계;를 포함하고,And forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole. 상기 비아 홀은 상기 활성 영역에 인접한 상기 버퍼층에 형성되고,The via hole is formed in the buffer layer adjacent the active region, 상기 배선층은 상기 비아 홀을 포함하여 상기 활성 영역의 외측면을 따라 형성되어 상기 소스 전극에 연결되는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.And the wiring layer is formed along the outer surface of the active region including the via hole and connected to the source electrode. 기판의 전면에 다층의 질화물층을 형성하는 질화물층 형성 단계와;A nitride layer forming step of forming a multilayer nitride layer on the front surface of the substrate; 상기 기판의 후면에서 안쪽으로 소스 전극, 게이트 전극 및 드레인 전극이 형성될 영역을 포함하도록 방열홈을 형성하고, 상기 방열홈을 포함하여 상기 기판의 후면을 덮도록 형성되며 접지되는 방열층을 형성하는 방열 구조를 형성하는 방열 구조 형성 단계와;Forming a heat dissipation groove to include a region in which a source electrode, a gate electrode, and a drain electrode are to be formed inward from the rear surface of the substrate, and including a heat dissipation groove to form a heat dissipation layer that is grounded and is grounded; A heat radiation structure forming step of forming a heat radiation structure; 상기 다층의 질화물층 위에 형성하되, 상기 방열홈이 형성된 영역의 상부에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 전극 형성 단계와;Forming an electrode on the multilayer nitride layer and forming a source electrode, a gate electrode, and a drain electrode on the region where the heat dissipation groove is formed; 상기 소스 전극에 인접한 상기 질화물층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 배선층 형성 단계;를 포함하며,Forming a via hole to expose the upper portion of the heat dissipation layer by removing the nitride layer adjacent to the source electrode, and forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole; , 상기 질화물층 형성 단계에서,In the nitride layer forming step, 상기 기판의 전면에 순차적으로 천이층, 버퍼층, GaN층 및 AlXGa1-XN층을 형성하며, 상기 GaN층과 AlXGa1-XN층의 접합면에 2차원 전자가스층이 형성되고,A transition layer, a buffer layer, a GaN layer and an Al X Ga 1-X N layer are sequentially formed on the entire surface of the substrate, and a two-dimensional electron gas layer is formed on the junction surface of the GaN layer and the Al X Ga 1-X N layer. , 상기 전극 형성 단계는,The electrode forming step, 상기 버퍼층 위의 상기 GaN층과 AlXGa1-XN층을 식각하여 메사(mesa) 형태의 활성 영역으로 형성하는 단계와;Etching the GaN layer and the Al X Ga 1-X N layer on the buffer layer to form a mesa-type active region; 상기 활성 영역의 AlXGa1-XN층 위에 상기 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계;를 포함하고,Forming the source electrode, the gate electrode, and the drain electrode on the Al X Ga 1-X N layer in the active region; 상기 방열 구조 형성 단계에서,In the step of forming the heat dissipation structure, 상기 방열홈은 상기 활성 영역 아래에 상기 활성 영역을 포함하는 크기로 형성되며, 상기 방열홈의 바닥면이 상기 버퍼층의 후면 안쪽에 형성되고,The heat dissipation groove is formed to have a size including the active area under the active area, the bottom surface of the heat dissipation groove is formed inside the rear of the buffer layer, 상기 배선층 형성 단계는,The wiring layer forming step, 상기 소스 전극에 인접한 상기 버퍼층을 제거하여 상기 방열층의 상부가 노출되게 비아 홀을 형성하는 단계;Removing the buffer layer adjacent to the source electrode to form a via hole to expose an upper portion of the heat dissipation layer; 상기 비아 홀을 통하여 상기 소스 전극과 상기 방열층을 연결하는 배선층을 형성하는 단계;를 포함하고,And forming a wiring layer connecting the source electrode and the heat dissipation layer through the via hole. 상기 비아 홀은 상기 활성 영역에 인접한 상기 버퍼층에 형성되고,The via hole is formed in the buffer layer adjacent the active region, 상기 배선층은 상기 비아 홀을 포함하여 상기 활성 영역의 외측면을 따라 형성되어 상기 소스 전극에 연결되는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.And the wiring layer is formed along the outer surface of the active region including the via hole and connected to the source electrode. 제11항 또는 제12항에 있어서, 상기 방열 구조 형성 단계에서,The method of claim 11 or 12, wherein in the step of forming the heat dissipation structure, 상기 방열층을 상기 방열홈에 충전하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.The method of manufacturing a transistor having a heat dissipation structure, wherein the heat dissipation layer is filled in the heat dissipation groove. 제13항에 있어서, 상기 방열 구조 형성 단계에서,The method of claim 13, wherein in the step of forming the heat dissipation structure, Ti, Ni, Au, Pt, Cu 또는 Al 중에 적어도 하나의 금속을 증착하여 상기 방열층을 형성하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.A method of manufacturing a transistor having a heat dissipation structure, comprising: depositing at least one metal among Ti, Ni, Au, Pt, Cu or Al to form the heat dissipation layer. 삭제delete 제14항에 있어서, 상기 방열 구조 형성 단계에서,The method of claim 14, wherein in the step of forming the heat dissipation structure, 상기 방열홈의 바닥면은 상기 버퍼층의 후면에 가깝게 형성하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.And a bottom surface of the heat dissipation groove is formed to be close to a rear surface of the buffer layer. 제16항에 있어서, 상기 질화물층 형성 단계는,The method of claim 16, wherein forming the nitride layer, 상기 버퍼층 중간에 식각 방지층을 형성하는 단계;를 더 포함하며,Forming an etch stop layer in the middle of the buffer layer; 상기 방열 구조 형성 단계에서 상기 식각 방지층의 후면이 노출되게 상기 방열홈을 형성하고,In the step of forming the heat dissipation structure, the heat dissipation groove is formed to expose the rear surface of the etch stop layer, 상기 배선층 형성 단계에서 상기 식각 방지층을 제거하여 상기 비아 홀을 형성하는 것을 특징으로 하는 방열 구조를 갖는 트랜지스터의 제조 방법.And forming the via hole by removing the etch stop layer in the wiring layer forming step.
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