JP6877896B2 - Semiconductor devices and methods for manufacturing semiconductor devices - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。 Nitride semiconductors such as GaN, AlN, InN, and materials made of mixed crystals thereof have a wide bandgap and are used as high-power electronic devices, short-wavelength light emitting devices, and the like. For example, GaN, which is a nitride semiconductor, has a bandgap of 3.4 eV, which is larger than the bandgap of 1.1 eV for Si and 1.4 eV for GaAs.
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いることができる。尚、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two‐Dimensional Electron Gas：２次元電子ガス）が発生する。 As such a high-power electronic device, there is a high electron mobility transistor (HEMT) as a field effect transistor (FET) (for example, Patent Document 1). HEMTs using nitride semiconductors can be used for high-power, high-efficiency amplifiers, high-power switching devices, and the like. In HEMTs in which AlGaN is used as an electron supply layer and GaN is used as an electron traveling layer, piezopolarization or the like occurs in AlGaN due to distortion due to the difference in lattice constant between AlGaN and GaN, resulting in high concentration 2DEG (Two-Dimensional Electron Gas: 2). Dimensional electron gas) is generated.
窒化物半導体を用いたＨＥＭＴでは、ＳｉやＳｉＣ等により形成された基板の一方の面に、電子走行層、電子供給層、ゲート電極、ソース電極、ドレイン電極等が形成されており、基板の他方の面には、接地電位に接続される裏面電極が形成されている。基板には、基板の一方の面に設けられたソース電極と他方の面に設けられた裏面電極とを接続するため、基板の一方の面から他方の面に貫通するスルーホールが設けられており、スルーホールを金属より埋め込むことにより貫通電極が形成されている。 In HEMT using a nitride semiconductor, an electron traveling layer, an electron supply layer, a gate electrode, a source electrode, a drain electrode, etc. are formed on one surface of a substrate formed of Si, SiC, or the like, and the other surface of the substrate is formed. A back electrode connected to the ground potential is formed on the surface of the surface. The substrate is provided with through holes that penetrate from one surface of the substrate to the other surface in order to connect the source electrode provided on one surface of the substrate and the back surface electrode provided on the other surface. , A through electrode is formed by embedding a through hole from metal.
窒化物半導体を用いたＨＥＭＴの多くは、高出力電子デバイスとして用いられるため、動作をさせた際に生じる発熱は、低電圧、低出力の半導体装置と比べて多い。このような発熱は、電流が流れる窒化物半導体層において発生し、基板から、スルーホールに形成されている貫通電極にも伝わる。貫通電極は、貫通電極を形成するためのスルーホールを形成した後、密着性を高めるため、スルーホールの側面にＴｉ等によりシードメタルを形成し、シードメタルの上にメッキにより導電性の高いＡｕ等を堆積させることにより形成する。 Since most HEMTs using nitride semiconductors are used as high-power electronic devices, the amount of heat generated during operation is greater than that of low-voltage, low-power semiconductor devices. Such heat generation is generated in the nitride semiconductor layer through which a current flows, and is transmitted from the substrate to the through electrodes formed in the through holes. For the through electrode, after forming a through hole for forming the through electrode, a seed metal is formed on the side surface of the through hole with Ti or the like in order to improve adhesion, and Au is highly conductive by plating on the seed metal. Etc. are formed by depositing.
ところで、貫通電極を形成しているＡｕとの熱膨張係数は１４．３×１０−６／Ｋであり、基板を形成しているＳｉの熱膨張係数の２．６×１０−６／Ｋや、ＳｉＣの熱膨張係数の４．２×１０−６／Ｋよりも大きい。このため、半導体装置が発熱すると、熱膨張係数の差により、貫通電極と基板との界面近傍において強い応力が生じ、基板にクラック等が発生してしまう場合がある。 By the way, the coefficient of thermal expansion with Au forming the through electrode is 14.3 × 10 -6 / K, and the coefficient of thermal expansion of Si forming the substrate is 2.6 × 10 -6 / K. , It is larger than the coefficient of thermal expansion of SiC, 4.2 × 10-6 / K. Therefore, when the semiconductor device generates heat, strong stress is generated in the vicinity of the interface between the through electrode and the substrate due to the difference in the coefficient of thermal expansion, and cracks or the like may occur in the substrate.
このため、窒化物半導体を用いた半導体装置において、半導体装置を動作させても、基板と貫通電極との界面近傍において、クラック等の発生することのない、信頼性の高い半導体装置が求められている。 Therefore, in a semiconductor device using a nitride semiconductor, there is a demand for a highly reliable semiconductor device in which cracks and the like do not occur in the vicinity of the interface between the substrate and the through electrode even if the semiconductor device is operated. There is.
本実施の形態の一観点によれば、基板の一方の面に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、基板の他方の面に形成された裏面電極と、前記基板を貫通し、前記ソース電極と前記裏面電極とを接続する貫通電極と、を有し、前記貫通電極は、前記貫通電極の幅が細くなったくびれ部分が形成されており、前記くびれ部分よりも他方の面の側の貫通電極下部と前記基板との間、前記基板の他方の面と前記裏面電極との間には、シードメタルが形成されており、前記くびれ部分よりも一方の面の側の貫通電極上部と前記基板との間においては、前記貫通電極上部と前記基板とが接しており、前記貫通電極全体がＡｕのみにより形成されていることを特徴とする。
According to one aspect of the present embodiment, a first semiconductor layer formed of a nitride semiconductor on one surface of the substrate and a first semiconductor layer formed of a nitride semiconductor on the first semiconductor layer. The two semiconductor layers, the gate electrode, the source electrode and the drain electrode formed on the second semiconductor layer, the back surface electrode formed on the other surface of the substrate, and the source electrode penetrating the substrate. It has a through electrode connecting the back electrode and the back electrode, and the through electrode has a constricted portion having a narrowed width of the penetrating electrode, and penetrates on the side of the other surface from the constricted portion. Seed metal is formed between the lower part of the electrode and the substrate, and between the other surface of the substrate and the back surface electrode, and the upper part of the through electrode and the substrate on the side of one surface of the constricted portion. The upper portion of the penetrating electrode and the substrate are in contact with each other, and the entire penetrating electrode is formed of Au only.
開示の半導体装置によれば、動作させても、基板にクラック等が発生しにくく、信頼性を向上させることができる。 According to the disclosed semiconductor device, even if it is operated, cracks and the like are less likely to occur on the substrate, and reliability can be improved.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The embodiment for carrying out will be described below. The same members and the like are designated by the same reference numerals and the description thereof will be omitted.
〔第１の実施の形態〕
最初に、図１に基づき、窒化物半導体により形成されている半導体装置であって、貫通電極が形成されている半導体装置を動作させた際に、基板と貫通電極との界面近傍にクラック等が発生することについて詳細に説明する。図１に示される半導体装置は、ＳｉやＳｉＣ等の基板９１０の表面となる一方の面９１０ａに、不図示のバッファ層、電子走行層９２１、電子供給層９２２等の窒化物半導体層をエピタキシャル成長させることにより形成されている。例えば、電子走行層９２１は、ＧａＮにより形成されており、電子供給層９２２はＡｌＧａＮにより形成されており、これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが生成される。
[First Embodiment]
First, based on FIG. 1, when a semiconductor device formed of a nitride semiconductor and having a through electrode formed therein is operated, cracks or the like occur in the vicinity of the interface between the substrate and the through electrode. Explain in detail what happens. In the semiconductor device shown in FIG. 1, a nitride semiconductor layer such as a buffer layer (not shown), an electron traveling
また、基板９１０の一方の面９１０ａの電子供給層９２２の上には、ゲート電極９３１、ソース電極９３２及びドレイン電極９３３が形成されている。基板９１０には、ソース電極９３２が形成されている領域の一部に、基板９１０の表面となる一方の面９１０ａから裏面となる他方の面９１０ｂに貫通するスルーホールが形成されており、スルーホールの内部には貫通電極９５０が形成されている。基板９１０の他方の面９１０ｂには、全面に裏面電極９５１が形成されており、貫通電極９５０と裏面電極９５１とは一体となっている。即ち、貫通電極９５０及び裏面電極９５１は、スルーホールの底面及び側面、基板９１０の他方の面に形成されたシードメタル９５２の上に、Ａｕ等のメッキにより一体として形成されている。尚、貫通電極９５０は、基板９１０の一方の面９１０ａに形成されたソース電極９３２と接続されており、これにより、ソース電極９３２は、貫通電極９５０により、裏面電極９５１と接続されている。
Further, a
図１に示す構造の半導体装置では、半導体装置を動作させることにより、ゲート電極９３１の直下の電子走行層９２１等の窒化物半導体層において発熱し、発生した熱は基板９１０に伝わり、更に、スルーホールに形成されている貫通電極９５０にも伝わる。この半導体装置では、基板９１０と貫通電極９５０との間にはシードメタル９５２が形成されているため、密着性が高く、熱抵抗も低い。このため、半導体装置を動作させた際に発生した熱は、基板９１０から貫通電極９５０に伝わりやすく、貫通電極９５０の温度は、基板９１０と略同じ温度まで上昇する。このため、基板９１０と貫通電極９５０との間には、基板９１０を形成している半導体と貫通電極９５０を形成している金属との熱膨張率差に起因した応力が発生し、この応力により、基板９１０にクラックが生じる。
In the semiconductor device having the structure shown in FIG. 1, by operating the semiconductor device, heat is generated in the nitride semiconductor layer such as the
即ち、窒化物半導体を用いた半導体装置を高出力電子デバイス等として用いた場合、高電圧が印加され、流れる電流も大きく、発熱量も大きい。また、基板９１０を形成している半導体と、貫通電極９５０を形成している金属とでは、熱膨張率差が大きいため、基板９１０と貫通電極９５０とが同じ温度まで高温となった場合には、熱膨張率差による応力が生じる。この応力は、温度が高ければ高い程、大きくなる。このように生じた熱膨張率差による応力により、基板９１０における貫通電極９５０の近傍にはクラック等が生じてしまう場合がある。
That is, when a semiconductor device using a nitride semiconductor is used as a high-power electronic device or the like, a high voltage is applied, a large current flows, and a large amount of heat is generated. Further, since the difference in coefficient of thermal expansion between the semiconductor forming the
（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は、ＳｉやＳｉＣ等の基板１０の表面となる一方の面１０ａに、不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長させることにより形成されている。例えば、電子走行層２１は、ＧａＮにより形成されており、電子供給層２２はＡｌＧａＮにより形成されており、これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。本願においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載する場合がある。
(Semiconductor device)
Next, the semiconductor device according to the first embodiment will be described with reference to FIG. In the semiconductor device of the present embodiment, a nitride semiconductor layer such as a buffer layer (not shown), an
また、基板１０の一方の面１０ａの電子供給層２２の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている。基板１０のソース電極３２が形成されている領域の近傍には、基板１０の表面となる一方の面１０ａから裏面となる他方の面１０ｂに貫通するスルーホールが形成されており、スルーホールの内部をＡｕ等を埋め込むことにより貫通電極５０が形成されている。また、電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、ソース電極３２、ドレイン電極３３、貫通電極５０の上に、コンタクトホールが形成されており、これらのコンタクトホールをＡｕ等の金属により埋め込むことによりソース配線層６２及びドレイン配線層６３が形成されている。具体的には、ソース電極３２の上のコンタクトホールと貫通電極５０の上のコンタクトホールを埋め込むことにより、ソース電極３２と貫通電極５０とを電気的に接続するソース配線層６２が形成されている。また、ドレイン電極３３の上のコンタクトホールを埋め込むことによりドレイン電極３３と接続されるドレイン配線層６３が形成されている。
Further, a
貫通電極５０は、途中にくびれ部分５０ａを有しており、くびれ部分５０ａよりも一方の面１０ａの側が貫通電極上部５０ｂとなり、くびれ部分５０ａよりも他方の面１０ｂの側が貫通電極下部５０ｃとなっている。貫通電極５０における貫通電極下部５０ｃ及び裏面電極５１と基板１０との間には、Ｔｉ等によりシードメタル５２が形成されており、貫通電極下部５０ｃと裏面電極５１は、シードメタル５２の上にＡｕ等のメッキにより一体で形成されている。従って、貫通電極５０と裏面電極５１とは一体となっている。
The through
本実施の形態においては、貫通電極５０のくびれ部分５０ａの幅は、貫通電極５０の幅Ｗａが最も広くなる一方の面１０ａの近傍における幅Ｗｂ及び他方の面１０ｂの近傍における幅Ｗｃよりも狭く、幅Ｗｂ及び幅Ｗｃの１／２以上となるように形成されている。尚、くびれ部分５０ａの幅Ｗａが狭すぎると、この部分における抵抗が高くなり、強度も低下するため、この部分において断線等が生じる恐れがある。
In the present embodiment, the width of the
本実施の形態においては、貫通電極上部５０ｂと基板１０との間には、シードメタルは形成されておらず、基板１０のスルーホールにおいて、貫通電極上部５０ｂと基板１０とが直接接している。
In the present embodiment, no seed metal is formed between the through electrode
シードメタル５２は、基板１０との密着性を高めるとともに、裏面電極５１等の電極をメッキにより形成するために形成されている。従って、シードメタル５２が形成されている基板１０の他方の面１０ｂと裏面電極５１との間、基板１０と貫通電極５０の貫通電極下部５０ｃとの間は、密着性が高い。これに対し、基板１０と貫通電極５０の貫通電極上部５０ｂとの間には、シードメタルが形成されていないため、密着性が低く、基板１０と貫通電極上部５０ｂとの間において、僅かながら隙間等が生じている場合があり、熱伝導は低い。このため、基板１０からの熱は、貫通電極５０における貫通電極上部５０ｂには伝わりにくい。従って、窒化物半導体層において発熱が生じても、熱が伝わりにくいため、貫通電極５０における貫通電極上部５０ｂの温度は、基板１０の温度よりも低くなる。
The
貫通電極５０を形成している金属と基板１０を形成している半導体とでは、熱膨張率差はあるが、熱膨張率は半導体よりも金属の方が高い。従って、発熱した際、貫通電極５０の温度と基板１０の温度とが同じ場合と比べて、貫通電極５０の温度が基板１０の温度よりも低い方が、貫通電極５０の熱膨張は小さいため、貫通電極５０と基板１０との熱膨張による差は小さくなる。このため、貫通電極５０と基板１０との間で生じる応力も小さくなり、貫通電極５０の近傍において基板１０にクラック等が発生することを抑制することができる。
Although there is a difference in the coefficient of thermal expansion between the metal forming the through
また、スルーホールに形成されている貫通電極５０の貫通電極上部５０ｂと基板１０との密着性は低く、また、貫通電極上部５０ｂを形成しているＡｕ等は軟らかい。このため、貫通電極５０の貫通電極上部５０ｂにおいて熱膨張しても、スルーホール内で貫通電極上部５０ｂが伸びるため、基板１０における応力の発生を抑制することができる。
Further, the adhesion between the through electrode
よって、本実施の形態における半導体装置においては、半導体装置を動作させても、基板１０の貫通電極が形成されている領域の近傍において、熱によるクラック等が入りにくく、半導体装置の信頼性を向上させることができる。
Therefore, in the semiconductor device of the present embodiment, even if the semiconductor device is operated, cracks due to heat are unlikely to occur in the vicinity of the region where the through electrode of the
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３〜図５に基づき説明する。
(Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 3 to 5.
最初に、図３（ａ）に示すように、基板１０の一方の面１０ａに、エピタキシャル成長により、不図示のバッファ層、電子走行層２１、電子供給層２２を積層して形成する。具体的には、基板１０の一方の面１０ａの上に、有機金属気相成長（ＭＯＶＰＥ：Metal‐Organic Vapor Phase Epitaxy）により、不図示のバッファ層、電子走行層２１、電子供給層２２を順に積層して形成する。基板１０には、厚さが５０μｍ以上、１５０μｍ以下、例えば、１００μｍの半絶縁性のＳｉＣ基板を用いているが、サファイア、Ｓｉ、ＧａＡｓ、ＧａＮ等の基板を用いてもよく、基板１０の導電性は、半絶縁性、絶縁性のものであってもよい。また、基板１０の厚さは、５０μｍ以下であってもよく、また、１ｍｍ程度であってもよい。
First, as shown in FIG. 3A, a buffer layer (not shown), an
本実施の形態においては、不図示のバッファ層、電子走行層２１、電子供給層２２は、窒化物半導体により形成されている。不図示のバッファ層は、ＡｌＮやＡｌＧａＮ等により形成されている。電子走行層２１は、厚さが約３μｍのｉ−ＧａＮにより形成されている。電子供給層２２は、厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素として、Ｓｉが５×１０１８ｃｍ−３の濃度でドープされている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、電子走行層２１と電子供給層２２との間には、厚さが５ｎｍのｉ−ＡｌＧａＮにより不図示のスペーサ層を形成してもよく、電子供給層２２の上には、厚さが５ｎｍのｎ−ＧａＮ等により不図示のキャップ層を形成してもよい。
In the present embodiment, the buffer layer (not shown), the
次に、図３（ｂ）に示すように、電子供給層２２の上に、ソース電極３２及びドレイン電極３３、そして、ゲート電極３１を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、厚さが２０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜を順に成膜した金属積層膜を形成した後、有機溶剤に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存する金属積層膜により、ソース電極３２及びドレイン電極３３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行うことにより、オーミックコンタクトを確立させる。
Next, as shown in FIG. 3B, a
この後、電子供給層２２、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、厚さが３０ｎｍのＮｉ膜、厚さが４００ｎｍのＡｕ膜を順に成膜した金属積層膜を形成した後、有機溶剤に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存する金属積層膜により、ゲート電極３１を形成する。
After that, a photoresist is applied onto the
次に、図３（ｃ）に示すように、基板１０の他方の面１０ｂに、スルーホールの一部となる第１の開口部１１を形成する。具体的には、基板１０の他方の面１０ｂにフォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１の開口部１１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてハロゲンガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、基板１０の他方の面１０ｂを所定の深さまで除去することにより第１の開口部１１を形成する。形成される第１の開口部１１は、側面が順テーパ形状、即ち、第１の開口部１１の入口部分よりも奥の底面の方が狭くなるようなテーパ形状となるような条件で、ドライエッチングを行うことにより形成する。この後、レジストパターンは、有機溶剤等により除去する。これにより、基板１０の他方の面１０ｂには、入口部分の幅が５０μｍ、奥の底面の幅が３０μｍ、深さが５μｍ以上、１０μｍ以下、例えば、１０μｍの第１の開口部１１が形成される。尚、第１の開口部１１における底面の幅は、入口部分よりも狭く、入口部分の幅の１／２以上であることが好ましい。
Next, as shown in FIG. 3C, a
次に、図４（ａ）に示すように、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面にシードメタル５２を形成した後、基板１０の他方の面１０ｂに、裏面電極５１を形成し、他方の面１０ｂの第１の開口部１１に、貫通電極下部５０ｃを形成する。具体的には、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面に、スパッタリングにより、厚さが３０ｎｍのＴｉ膜、厚さが３００ｎｍのＡｕ膜を順に成膜することにより、シードメタル５２を形成する。この後、シードメタル５２の上に、厚さ１０μｍのＡｕ膜をメッキにより形成する。これにより、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面にシードメタル５２が形成され、シードメタル５２の上の基板１０の他方の面１０ｂに、裏面電極５１が形成され、第１の開口部１１に、貫通電極下部５０ｃが形成される。
Next, as shown in FIG. 4A, after forming the
次に、図４（ｂ）に示すように、基板１０の一方の面１０ａより、スルーホールの他の一部となる第２の開口部１２を形成する。第２の開口部１２は、基板の他方の面１０ｂに形成されている貫通電極下部５０ｃに対応した位置に形成される。
Next, as shown in FIG. 4B, a second opening 12 serving as another part of the through hole is formed from one
具体的には、基板１０の一方の面１０ａの電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、第２の開口部１２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてハロゲンガスを用いたＲＩＥ等のドライエッチングにより、基板１０の一方の面１０ａより、電子供給層２２、電子走行層２１、基板１０、シードメタル５２を除去し、底面において貫通電極下部５０ｃを露出させる。これにより第２の開口部１２を形成する。形成される第２の開口部１２は、側面が順テーパ形状、即ち、第２の開口部１２の入口部分よりも奥の底面の方が狭くなるようなテーパ形状となるような条件で、ドライエッチングを行うことにより形成する。この後、レジストパターンは、有機溶剤等により除去する。これにより、基板１０の一方の面１０ａには、入口部分の幅が５０μｍ、奥の底面の幅が３０μｍ、深さが、例えば、９０μｍの第２の開口部１２が形成される。尚、第２の開口部１２における底面の幅は、入口部分よりも狭く、入口部分の幅の１／２以上であることが好ましい。本実施の形態においては、スルーホールは、基板１０の他方の面１０ｂより形成された第１の開口部１１と、一方の面１０ａより形成された第２の開口部１２とにより形成されている。
Specifically, a photoresist is applied onto the
次に、図４（ｃ）に示すように、基板１０の一方の面１０ａに形成された第２の開口部１２をＡｕ等により埋め込むことにより、貫通電極上部５０ｂを形成する。具体的には、基板１０の一方の面１０ａの電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。形成されるレジストパターンは、第２の開口部１２よりも僅かに広い開口を有している。この後、Ａｕメッキにより第２の開口部１２を埋め込むことにより、貫通電極上部５０ｂを形成する。貫通電極上部５０ｂは、電子供給層２２の表面よりも高い位置まで形成してもよい。
Next, as shown in FIG. 4C, the through electrode
第２の開口部１２の側面には、シードメタルは形成されていないため、貫通電極上部５０ｂは、第２の開口部１２の底面において露出している貫通電極下部５０ｃの上にメッキにより堆積したＡｕにより形成されている。よって、第２の開口部１２内をＡｕにより完全に埋め込むことにより、貫通電極上部５０ｂは形成されている。このため、貫通電極上部５０ｂと基板１０との間には、シードメタルは存在しておらず、貫通電極上部５０ｂと基板１０とは直接接している。このようにして、本実施の形態においては、第１の開口部１１及び第２の開口部１２により形成されたスルーホールを埋め込む貫通電極５０が、貫通電極上部５０ｂ及び貫通電極下部５０ｃにより形成される。尚、貫通電極５０において、貫通電極上部５０ｂと貫通電極下部５０ｃとの境界部分となるくびれ部分５０ａにおいて、最も幅が狭くなっている。
Since no seed metal was formed on the side surface of the second opening 12, the through electrode
次に、図５（ａ）に示すように、電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上に層間絶縁膜４０を形成し、ソース電極３２、ドレイン電極３３、貫通電極５０の直上に、コンタクトホール４０ａ、４０ｂ、４０ｃを形成する。具体的には、ＢＣＢ（ベンゾシクロブテン）等の塗布することにより、層間絶縁膜４０を形成する。この後、形成された層間絶縁膜４０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、コンタクトホール４０ａ、４０ｂ、４０ｃが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてハロゲンガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域の層間絶縁膜４０をソース電極３２、ドレイン電極３３、貫通電極５０が露出するまで除去する。これにより、ソース電極３２の直上にコンタクトホール４０ａ、ドレイン電極３３の直上にコンタクトホール４０ｂ、貫通電極５０の直上にコンタクトホール４０ｃを形成する。
Next, as shown in FIG. 5A, an
次に、図５（ｂ）に示すように、コンタクトホール４０ａ及び４０ｃを埋め込むことにより、ソース配線層６２を形成し、コンタクトホール４０ｂを埋め込むことにより、ドレイン配線層６３を形成する。具体的には、層間絶縁膜４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース配線層６２及びドレイン配線層６３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ａｕメッキにより層間絶縁膜４０に形成されたコンタクトホール４０ａ及び４０ｃを埋め込むことにより、ソース配線層６２を形成し、コンタクトホール４０ｂを埋め込むことにより、ドレイン配線層６３を形成する。このように形成されたソース配線層６２は、ソース電極３２、貫通電極５０及び層間絶縁膜４０の上に形成されており、ソース電極３２と貫通電極５０とを電気的に接続する配線層である。ドレイン配線層６３は、ドレイン電極３３の上に形成されており、ドレイン電極３３と電気的に接続されている。
Next, as shown in FIG. 5B, the
以上の工程により、本実施の形態における半導体装置を製造することができる。尚、上記におけるゲート電極３１やソース電極３２及びドレイン電極３３における積層金属膜の構造は、一例であり、他の構造であってもよく、他の形成方法により形成してもよい。また、上記においては、貫通電極５０がＡｕである場合について説明したが、貫通電極５０はＣｕ等により形成してもよい。また、上記においては、電子供給層２２がＡｌＧａＮである場合について説明したが、電子供給層２２は、ＩｎＡｌＮ等により形成してもよい。
By the above steps, the semiconductor device according to the present embodiment can be manufactured. The structure of the laminated metal film in the
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置を第１の実施の形態とは異なる方法により製造する製造方法である。本実施の形態における半導体装置の製造方法について、図６〜図８に基づき説明する。
[Second Embodiment]
Next, the second embodiment will be described. The present embodiment is a manufacturing method for manufacturing the semiconductor device according to the first embodiment by a method different from that of the first embodiment. The method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 6 to 8.
最初に、図６（ａ）に示すように、基板１０の一方の面１０ａに、エピタキシャル成長により、不図示のバッファ層、電子走行層２１、電子供給層２２を積層して形成する。
First, as shown in FIG. 6A, a buffer layer (not shown), an
次に、図６（ｂ）に示すように、基板１０の他方の面１０ｂに、スルーホールの一部となる第１の開口部１１を形成する。
Next, as shown in FIG. 6B, a
次に、図６（ｃ）に示すように、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面にシードメタル５２を形成し、メッキにより、基板１０の他方の面１０ｂに、裏面電極５１を形成し、第１の開口部１１に、貫通電極下部５０ｃを形成する。
Next, as shown in FIG. 6C,
次に、図７（ａ）に示すように、基板１０の一方の面１０ａより、スルーホールの他の一部となる第２の開口部１２を形成する。第２の開口部１２は、基板の他方の面１０ｂに形成されている貫通電極下部５０ｃに対応した位置に形成する。
Next, as shown in FIG. 7A, a second opening 12 serving as another part of the through hole is formed from one
次に、図７（ｂ）に示すように、基板１０の一方の面１０ａに形成された第２の開口部１２をＡｕ等のメッキにより埋め込むことにより、貫通電極上部５０ｂを形成する。これにより、第１の開口部１１及び第２の開口部１２により形成されたスルーホールを埋め込む貫通電極５０が、貫通電極上部５０ｂ及び貫通電極下部５０ｃにより形成される。尚、貫通電極５０において、貫通電極上部５０ｂと貫通電極下部５０ｃとの境界部分となるくびれ部分５０ａにおいて、最も幅が狭くなっている。
Next, as shown in FIG. 7B, the through electrode
次に、図７（ｃ）に示すように、電子供給層２２の上に、ソース電極３２及びドレイン電極３３、そして、ゲート電極３１を形成する。
Next, as shown in FIG. 7C, a
次に、図８（ａ）に示すように、電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上に層間絶縁膜４０を形成し、ソース電極３２、ドレイン電極３３、貫通電極５０の直上に、コンタクトホール４０ａ、４０ｂ、４０ｃを形成する。
Next, as shown in FIG. 8A, an
次に、図８（ｂ）に示すように、コンタクトホール４０ａ及び４０ｃを埋め込むことにより、ソース配線層６２を形成し、コンタクトホール４０ｂを埋め込むことにより、ドレイン配線層６３を形成する。このように形成されたソース配線層６２は、ソース電極３２、貫通電極５０及び層間絶縁膜４０の上に形成されており、ソース電極３２と貫通電極５０とを電気的に接続する配線層である。ドレイン配線層６３は、ドレイン電極３３の上に形成されており、ドレイン電極３３と電気的に接続されている。
Next, as shown in FIG. 8B, the
以上の工程により、本実施の形態における半導体装置を製造することができる。 By the above steps, the semiconductor device according to the present embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態における半導体装置は、図９に示されるように、基板１０の一方の面１０ａにおける貫通電極５０を覆うようにソース電極３２が形成されている構造のものである。
[Third Embodiment]
Next, a third embodiment will be described. As shown in FIG. 9, the semiconductor device according to the present embodiment has a structure in which the
次に、本実施の形態における半導体装置の製造方法について、図１０〜図１２に基づき説明する。 Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 10 to 12.
最初に、図１０（ａ）に示すように、基板１０の一方の面１０ａに、エピタキシャル成長により、不図示のバッファ層、電子走行層２１、電子供給層２２を積層して形成する。
First, as shown in FIG. 10A, a buffer layer (not shown), an
次に、図１０（ｂ）に示すように、基板１０の他方の面１０ｂに、スルーホールの一部となる第１の開口部１１を形成する。
Next, as shown in FIG. 10B, a
次に、図１０（ｃ）に示すように、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面にシードメタル５２を形成し、メッキにより、基板１０の他方の面１０ｂに、裏面電極５１を形成し、第１の開口部１１に、貫通電極下部５０ｃを形成する。
Next, as shown in FIG. 10C,
次に、図１１（ａ）に示すように、基板１０の一方の面１０ａより、スルーホールの他の一部となる第２の開口部１２を形成する。第２の開口部１２は、基板の他方の面１０ｂに形成されている貫通電極下部５０ｃに対応した位置に形成する。
Next, as shown in FIG. 11A, a second opening 12 serving as another part of the through hole is formed from one
次に、図１１（ｂ）に示すように、基板１０の一方の面１０ａに形成された第２の開口部１２をＡｕ等のメッキにより埋め込むことにより、貫通電極上部５０ｂを形成する。これにより、第１の開口部１１及び第２の開口部１２により形成されたスルーホールを埋め込む貫通電極５０が、貫通電極上部５０ｂ及び貫通電極下部５０ｃにより形成される。尚、貫通電極５０において、貫通電極上部５０ｂと貫通電極下部５０ｃとの境界部分となるくびれ部分５０ａにおいて、最も幅が狭くなっている。
Next, as shown in FIG. 11B, the through electrode
次に、図１１（ｃ）に示すように、電子供給層２２の上に、ソース電極３２及びドレイン電極３３を形成する。本実施の形態においては、ソース電極３２は、貫通電極５０を覆うように形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、厚さが２０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜を順に成膜した金属積層膜を形成した後、有機溶剤に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存する金属積層膜により、ソース電極３２及びドレイン電極３３を形成する。このように形成されたソース電極３２は、貫通電極５０を覆うように形成されており、貫通電極５０と電気的に接続されている。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行うことにより、オーミックコンタクトを確立させる。
Next, as shown in FIG. 11C, the
次に、図１２に示すように、電子供給層２２の上に、ゲート電極３１を形成する。具体的には、電子供給層２２、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、厚さが３０ｎｍのＮｉ膜、厚さが４００ｎｍのＡｕ膜を順に成膜した金属積層膜を形成した後、有機溶剤に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存する金属積層膜により、ゲート電極３１を形成する。
Next, as shown in FIG. 12, a
以上の工程により、本実施の形態における半導体装置を製造することができる。 By the above steps, the semiconductor device according to the present embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態または第２の実施の形態と同様である。 The contents other than the above are the same as those of the first embodiment or the second embodiment.
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置の製造方法について、図１３〜図１５に基づき説明する。
[Fourth Embodiment]
Next, the method of manufacturing the semiconductor device according to the fourth embodiment will be described with reference to FIGS. 13 to 15.
最初に、図１３（ａ）に示すように、基板１０の一方の面１０ａに、エピタキシャル成長により、不図示のバッファ層、電子走行層２１、電子供給層２２を積層して形成する。
First, as shown in FIG. 13A, a buffer layer (not shown), an
次に、図１３（ｂ）に示すように、電子供給層２２の上に、ソース電極３２及びドレイン電極３３、そして、ゲート電極３１を形成する。
Next, as shown in FIG. 13B, a
次に、図１３（ｃ）に示すように、基板１０の他方の面１０ｂに、スルーホールの一部となる第１の開口部１１を形成する。
Next, as shown in FIG. 13C, a
次に、図１４（ａ）に示すように、基板１０の他方の面１０ｂ及び第１の開口部１１の底面及び側面にシードメタル５２を形成し、メッキにより、基板１０の他方の面１０ｂに、裏面電極５１を形成し、第１の開口部１１に、貫通電極下部５０ｃを形成する。
Next, as shown in FIG. 14A,
次に、図１４（ｂ）に示すように、基板１０の一方の面１０ａより、スルーホールの他の一部となる第２の開口部１２を形成する。本実施の形態においては、第２の開口部１２は、基板の他方の面１０ｂに形成されている貫通電極下部５０ｃに対応した位置であって、ソース電極３２の形成されている領域の一部に形成される。
Next, as shown in FIG. 14B, a second opening 12 serving as another part of the through hole is formed from one
次に、図１４（ｃ）に示すように、第２の開口部１２を形成する際に露出したソース電極３２の開口部の側面におけるＡｌを酸化することにより、金属酸化膜によりバリア層７０を形成する。
Next, as shown in FIG. 14 (c), the
次に、図１５（ａ）に示すように、基板１０の一方の面１０ａに形成された第２の開口部１２をＡｕ等のメッキにより埋め込むことにより、貫通電極上部５０ｂを形成する。
Next, as shown in FIG. 15A, the through electrode
次に、図１５（ｂ）に示すように、ソース電極３２と貫通電極上部５０ｂの上に、導電性材料によりソース配線層１６２を形成する。これにより、ソース電極３２と貫通電極５０とは、ソース配線層１６２により電気的に接続される。
Next, as shown in FIG. 15B, a
以上の工程により、本実施の形態における半導体装置を製造することができる。 By the above steps, the semiconductor device according to the present embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体装置の製造方法であり、図１６〜図１８に基づき説明する。
[Fifth Embodiment]
Next, a fifth embodiment will be described. This embodiment is a method for manufacturing a semiconductor device, and will be described with reference to FIGS. 16 to 18.
最初に、図１６（ａ）に示すように、基板１０の一方の面１０ａに、エピタキシャル成長により、不図示のバッファ層、電子走行層２１、電子供給層２２を積層して形成する。
First, as shown in FIG. 16A, a buffer layer (not shown), an
次に、図１６（ｂ）に示すように、電子供給層２２の上に、ソース電極３２及びドレイン電極３３、そして、ゲート電極３１を形成する。
Next, as shown in FIG. 16B, a
次に、図１６（ｃ）に示すように、基板１０の他方の面１０ｂにシードメタル５２を形成した後、メッキにより、基板１０の他方の面１０ｂに、裏面電極５１を形成する。
Next, as shown in FIG. 16C, the
次に、図１７（ａ）に示すように、基板１０の一方の面１０ａより、スルーホール２１１を形成する。具体的には、基板１０の一方の面１０ａの電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、スルーホール２１１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてハロゲンガスを用いたＲＩＥ等のドライエッチングにより、基板１０の一方の面１０ａより、電子供給層２２、電子走行層２１、基板１０、シードメタル５２を除去し、底面において裏面電極５１を露出させる。これによりスルーホール２１１を形成する。この後、レジストパターンは、有機溶剤等により除去する。これにより、基板１０の一方の面１０ａより、幅が５０μｍのスルーホール２１１が形成される。
Next, as shown in FIG. 17A, a through
次に、図１７（ｂ）に示すように、基板１０の一方の面１０ａより形成されたスルーホール２１１をＡｕ等のメッキにより埋め込むことにより、貫通電極２５０を形成する。具体的には、基板１０の一方の面１０ａの電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。形成されるレジストパターンは、スルーホール２１１と同程度の開口を有している。この後、スルーホール２１１をＡｕメッキにより埋め込むことにより、貫通電極２５０を形成する。貫通電極２５０は、電子供給層２２の表面よりも高い位置まで形成してもよい。
Next, as shown in FIG. 17B, the through
貫通電極２５０は、スルーホール２１１の底面において露出している裏面電極５１のＡｕの上に、ＡｕメッキによりＡｕが堆積することにより形成される。即ち、スルーホール２１１の側面には、シードメタルが形成されていないため、スルーホールの底面において露出している裏面電極５１の上より、メッキによりＡｕが堆積してスルーホール２１１が埋め込まれ、貫通電極２５０が形成される。従って、貫通電極２５０は、スルーホール２１１の側面からは、メッキによるＡｕ膜が堆積しないため、貫通電極２５０の内部にボイド等が発生することなく、スルーホール２１１内をＡｕにより完全に埋め込むことにより、貫通電極２５０を形成することができる。よって、半導体装置の信頼性を向上させることができる。
The through
即ち、図１に示されるように、スルーホールの側面にシードメタルが形成されている場合には、スルーホールの側面からもメッキ膜が堆積する。このため、スルーホールの内部がＡｕにより完全に埋め込まれる前に、スルーホールの入口がスルーホールの側面より堆積したメッキ膜により閉じられてしまう場合がある。このように、スルーホールの入口がメッキ膜により閉じられてしまうと、スルーホールの内部に空間が生じ、これがボイドとなる。このような貫通電極内にボイドが発生している半導体装置は、信頼性が低く好ましくない。本実施の形態における半導体装置においては、貫通電極内にボイドが発生しないため、半導体装置の信頼性を高めることができる。 That is, as shown in FIG. 1, when the seed metal is formed on the side surface of the through hole, the plating film is also deposited from the side surface of the through hole. Therefore, the entrance of the through hole may be closed by the plating film deposited from the side surface of the through hole before the inside of the through hole is completely embedded by Au. When the entrance of the through hole is closed by the plating film in this way, a space is created inside the through hole, which becomes a void. A semiconductor device in which voids are generated in such through electrodes has low reliability and is not preferable. In the semiconductor device of the present embodiment, since voids are not generated in the through electrodes, the reliability of the semiconductor device can be improved.
次に、図１７（ｃ）に示すように、電子供給層２２、ゲート電極３１、ソース電極３２及びドレイン電極３３の上に層間絶縁膜４０を形成し、ソース電極３２、ドレイン電極３３、貫通電極５０の直上に、コンタクトホール４０ａ、４０ｂ、４０ｃを形成する。
Next, as shown in FIG. 17C, an
次に、図１８に示すように、コンタクトホール４０ａ及び４０ｃを埋め込むことにより、ソース配線層６２を形成し、コンタクトホール４０ｂを埋め込むことにより、ドレイン配線層６３を形成する。このように形成されたソース配線層６２は、ソース電極３２、貫通電極５０及び層間絶縁膜４０の上に形成されており、ソース電極３２と貫通電極５０とを電気的に接続する配線層である。ドレイン配線層６３は、ドレイン電極３３の上に形成されており、ドレイン電極３３と電気的に接続されている。
Next, as shown in FIG. 18, the
以上の工程により、本実施の形態における半導体装置を製造することができる。 By the above steps, the semiconductor device according to the present embodiment can be manufactured.
尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
[Sixth Embodiment]
Next, the sixth embodiment will be described. The present embodiment is a semiconductor device, a power supply device, and a high frequency amplifier.
本実施の形態における半導体デバイスは、第１から第５の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１９に基づき説明する。尚、図１９は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。 The semiconductor device according to the present embodiment is a discrete package of any of the semiconductor devices according to the first to fifth embodiments, and the semiconductor device discretely packaged in this way will be described with reference to FIG. Note that FIG. 19 schematically shows the inside of a discretely packaged semiconductor device, and the arrangement of electrodes and the like are different from those shown in the first to fifth embodiments. There is.
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第５の実施の形態における半導体装置に相当するものである。
First, the semiconductor device manufactured in the first to fifth embodiments is cut by dicing or the like to form a
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第５の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第５の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第５の実施の形態における半導体装置のドレイン電極３３と接続されている。
Next, the
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
Next, the resin is sealed with the
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第５の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。 Next, the power supply device and the high frequency amplifier in the present embodiment will be described. The power supply device and the high frequency amplifier in the present embodiment are the power supply device and the high frequency amplifier using any of the semiconductor devices in the first to fifth embodiments.
最初に、図２０に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２０に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２０に示す例では３つ）４６８を備えている。図２０に示す例では、第１から第５の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
First, the power supply device according to the present embodiment will be described with reference to FIG. The power supply device 460 in the present embodiment includes a high-voltage primary side circuit 461, a low-voltage secondary side circuit 462, and a
次に、図２１に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２１に示す例では、パワーアンプ４７３は、第１から第５の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２１に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
Next, the high frequency amplifier in the present embodiment will be described with reference to FIG. The
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiments have been described in detail above, the embodiments are not limited to the specific embodiments, and various modifications and changes can be made within the scope of the claims.
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の一方の面に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
基板の他方の面に形成された裏面電極と、
前記基板を貫通し、前記ソース電極と前記裏面電極とを接続する貫通電極と、
を有し、
前記貫通電極は、前記貫通電極の幅が細くなったくびれ部分が形成されており、
前記くびれ部分よりも他方の面の側の貫通電極下部と前記基板との間、前記基板の他方の面と前記裏面電極との間には、シードメタルが形成されており、
前記くびれ部分よりも一方の面の側の貫通電極上部と前記基板との間においては、前記貫通電極上部と前記基板とが接していることを特徴とする半導体装置。
（付記２）
前記貫通電極は、ＡｕまたはＣｕにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記貫通電極は、金属が埋め込まれているものであることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記貫通電極におけるくびれ部分の幅は、前記基板の一方の面及び他方の面における前記貫通電極の幅の１／２以上であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記シードメタルは、Ｔｉを含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記貫通電極と前記ソース電極との間には絶縁膜が設けられており、
前記絶縁膜の上には、前記貫通電極と前記ソース電極とを電気的に接続するソース配線層が設けられていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記ソース電極は、前記基板の一方の面における前記貫通電極の上に形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の一方の面に、窒化物半導体により第１の半導体層及び第２の半導体層を順に積層して形成する工程と、
前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記基板の他方の面の一部を除去することにより、前記基板の他方の面に第１の開口部を形成する工程と、
前記基板の他方の面及び前記第１の開口部が形成されている面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極及び貫通電極下部を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記貫通電極下部を露出させることにより第２の開口部を形成する工程と、
前記第２の開口部をメッキにより埋め込むことにより貫通電極上部を形成する工程と、
前記貫通電極上部と前記ソース電極とを接続する配線層を形成する工程と、
を有し、
前記貫通電極下部と前記貫通電極上部とにより、貫通電極が形成されることを特徴とする半導体装置の製造方法。
（付記１０）
前記貫通電極上部を形成した後、前記基板の一方の面の側に、前記貫通電極上部及び前記ソース電極が形成されている領域の一部に開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の上に、前記貫通電極上部と前記ソース電極とを接続する配線層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記第２の開口部は、前記ソース電極が形成されている領域おいて、前記ソース電極の一部を除去することにより形成されており、
前記第２の開口部を形成した後、前記第２の開口部を形成する際に露出した前記ソース電極の面に金属酸化膜を形成する工程と、
前記金属酸化膜を形成した後、前記貫通電極上部を形成する工程と、
前記ソース電極と前記貫通電極上部の上に、導電性材料により配線層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）
基板の一方の面に、窒化物半導体により第１の半導体層及び第２の半導体層を順に積層して形成する工程と、
前記基板の他方の面の一部を除去することにより、前記基板の他方の面に第１の開口部を形成する工程と、
前記基板の他方の面及び前記第１の開口部が形成されている面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極及び貫通電極下部を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記貫通電極下部を露出させることにより第２の開口部を形成する工程と、
前記第２の開口部をメッキにより埋め込むことにより貫通電極上部を形成する工程と、
前記第２の半導体層の上にゲート電極及びドレイン電極を形成し、前記第２の半導体層及び前記貫通電極上部の上にソース電極を形成する工程と、
を有し、
前記貫通電極下部と前記貫通電極上部とにより、貫通電極が形成されることを特徴とする半導体装置の製造方法。
（付記１３）
前記第１の開口部及び前記第２の開口部は、入口部分よりも奥が狭くなるように形成されていることを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
基板の一方の面に、窒化物半導体により第１の半導体層及び第２の半導体層を順に積層して形成する工程と、
前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記基板の他方の面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記裏面電極を露出させることによりスルーホールを形成する工程と、
前記スルーホールをメッキにより埋め込むことにより貫通電極を形成する工程と、
前記貫通電極と前記ソース電極とを接続する配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記貫通電極を形成した後、前記基板の一方の面の側に、前記貫通電極及び前記ソース電極が形成されている領域の一部に開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の上に、前記貫通電極と前記ソース電極とを接続する配線層を形成する工程と、
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記メッキは、ＡｕまたはＣｕメッキであることを特徴とする付記９から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記シードメタルは、Ｔｉを含む材料により形成されていることを特徴とする付記９から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記９から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
Regarding the above explanation, the following additional notes will be further disclosed.
(Appendix 1)
A first semiconductor layer formed of a nitride semiconductor on one surface of the substrate,
A second semiconductor layer formed of a nitride semiconductor on the first semiconductor layer,
A gate electrode, a source electrode, and a drain electrode formed on the second semiconductor layer,
With the back electrode formed on the other surface of the substrate,
A through electrode that penetrates the substrate and connects the source electrode and the back surface electrode,
Have,
The through electrode is formed with a constricted portion in which the width of the through electrode is narrowed.
Seed metal is formed between the lower part of the through electrode on the side of the other side of the constricted portion and the substrate, and between the other surface of the substrate and the back surface electrode.
A semiconductor device characterized in that the upper part of the through electrode and the substrate are in contact with each other between the upper part of the through electrode and the substrate on the side of one surface of the constricted portion.
(Appendix 2)
The semiconductor device according to Appendix 1, wherein the through silicon via is formed of Au or Cu.
(Appendix 3)
The semiconductor device according to Appendix 1 or 2, wherein the through electrode is a metal embedded device.
(Appendix 4)
The semiconductor device according to any one of Supplementary note 1 to 3, wherein the width of the constricted portion of the through electrode is ½ or more of the width of the through electrode on one surface and the other surface of the substrate. ..
(Appendix 5)
The semiconductor device according to any one of Supplementary note 1 to 4, wherein the seed metal is formed of a material containing Ti.
(Appendix 6)
An insulating film is provided between the through electrode and the source electrode.
The semiconductor device according to any one of Supplementary note 1 to 5, wherein a source wiring layer for electrically connecting the through electrode and the source electrode is provided on the insulating film.
(Appendix 7)
The semiconductor device according to any one of Supplementary note 1 to 5, wherein the source electrode is formed on the through electrode on one surface of the substrate.
(Appendix 8)
The first semiconductor layer is formed of a material containing GaN, and is formed of a material containing GaN.
The semiconductor device according to any one of Supplementary note 1 to 7, wherein the second semiconductor layer is formed of a material containing AlGaN or InAlN.
(Appendix 9)
A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a gate electrode, a source electrode, and a drain electrode on the second semiconductor layer, and
A step of forming a first opening on the other surface of the substrate by removing a part of the other surface of the substrate.
A step of forming a seed metal on the other surface of the substrate and the surface on which the first opening is formed, and forming a back surface electrode and a lower portion of the through electrode on the seed metal by plating.
The second opening is formed by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate to expose the lower portion of the through electrode. The process of forming and
A step of forming the upper part of the through electrode by embedding the second opening by plating, and
A step of forming a wiring layer connecting the upper part of the through electrode and the source electrode, and
Have,
A method for manufacturing a semiconductor device, characterized in that a through electrode is formed by the lower part of the through electrode and the upper part of the through electrode.
(Appendix 10)
After forming the through silicon via, a step of forming an insulating film having an opening in a part of the region where the through electrode upper portion and the source electrode are formed is formed on one surface side of the substrate.
A step of forming a wiring layer connecting the upper part of the through electrode and the source electrode on the insulating film, and
The method for manufacturing a semiconductor device according to Appendix 9, wherein the semiconductor device is provided with.
(Appendix 11)
The second opening is formed by removing a part of the source electrode in the region where the source electrode is formed.
After forming the second opening, a step of forming a metal oxide film on the surface of the source electrode exposed when the second opening is formed, and
After forming the metal oxide film, the step of forming the upper part of the through electrode and
A step of forming a wiring layer with a conductive material on the source electrode and the upper part of the through electrode, and
The method for manufacturing a semiconductor device according to Appendix 9, wherein the semiconductor device is provided with.
(Appendix 12)
A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a first opening on the other surface of the substrate by removing a part of the other surface of the substrate.
A step of forming a seed metal on the other surface of the substrate and the surface on which the first opening is formed, and forming a back surface electrode and a lower portion of the through electrode on the seed metal by plating.
The second opening is formed by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate to expose the lower portion of the through electrode. The process of forming and
A step of forming the upper part of the through electrode by embedding the second opening by plating, and
A step of forming a gate electrode and a drain electrode on the second semiconductor layer, and forming a source electrode on the second semiconductor layer and the upper part of the through electrode.
Have,
A method for manufacturing a semiconductor device, characterized in that a through electrode is formed by the lower part of the through electrode and the upper part of the through electrode.
(Appendix 13)
The method for manufacturing a semiconductor device according to any one of Supplementary note 9 to 12, wherein the first opening and the second opening are formed so as to be narrower in depth than the inlet portion.
(Appendix 14)
A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a gate electrode, a source electrode, and a drain electrode on the second semiconductor layer, and
A step of forming a seed metal on the other surface of the substrate and forming a back electrode on the seed metal by plating.
A step of forming a through hole by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate and exposing the back electrode. ,
A step of forming a through electrode by embedding the through hole by plating, and
A step of forming a wiring layer connecting the through electrode and the source electrode, and
A method for manufacturing a semiconductor device.
(Appendix 15)
After forming the through electrode, a step of forming an insulating film having an opening in a part of a region where the through electrode and the source electrode are formed on one surface side of the substrate.
A step of forming a wiring layer connecting the through electrode and the source electrode on the insulating film, and
The method for manufacturing a semiconductor device according to Appendix 14, wherein the semiconductor device is provided with.
(Appendix 16)
The method for manufacturing a semiconductor device according to any one of Supplementary note 9 to 15, wherein the plating is Au or Cu plating.
(Appendix 17)
The method for manufacturing a semiconductor device according to any one of Supplementary note 9 to 16, wherein the seed metal is formed of a material containing Ti.
(Appendix 18)
The first semiconductor layer is formed of a material containing GaN, and is formed of a material containing GaN.
The method for manufacturing a semiconductor device according to any one of Supplementary note 9 to 17, wherein the second semiconductor layer is formed of a material containing AlGaN or InAlN.
(Appendix 19)
A power supply device comprising the semiconductor device according to any one of Appendix 1 to 8.
(Appendix 20)
An amplifier comprising the semiconductor device according to any one of Appendix 1 to 8.
１０ 基板
１０ａ 一方の面
１０ｂ 他方の面
１１ 第１の開口部
１２ 第２の開口部
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ 電子供給層
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４０ 層間絶縁膜
５０ 貫通電極
５０ａ くびれ部分
５０ｂ 貫通電極上部
５０ｃ 貫通電極下部
５１ 裏面電極
５２ シードメタル
６２ ソース配線層
６３ ドレイン配線層
10
22
Claims (11)
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
基板の他方の面に形成された裏面電極と、
前記基板を貫通し、前記ソース電極と前記裏面電極とを接続する貫通電極と、
を有し、
前記貫通電極は、前記貫通電極の幅が細くなったくびれ部分が形成されており、
前記くびれ部分よりも他方の面の側の貫通電極下部と前記基板との間、前記基板の他方の面と前記裏面電極との間には、シードメタルが形成されており、
前記くびれ部分よりも一方の面の側の貫通電極上部と前記基板との間においては、前記貫通電極上部と前記基板とが接しており、
前記貫通電極全体がＡｕのみにより形成されていることを特徴とする半導体装置。 A first semiconductor layer formed of a nitride semiconductor on one surface of the substrate,
A second semiconductor layer formed of a nitride semiconductor on the first semiconductor layer,
A gate electrode, a source electrode, and a drain electrode formed on the second semiconductor layer,
With the back electrode formed on the other surface of the substrate,
A through electrode that penetrates the substrate and connects the source electrode and the back surface electrode,
Have,
The through electrode is formed with a constricted portion in which the width of the through electrode is narrowed.
Seed metal is formed between the lower part of the through electrode on the side of the other side of the constricted portion and the substrate, and between the other surface of the substrate and the back surface electrode.
The upper part of the through electrode and the substrate are in contact with each other between the upper part of the through electrode and the substrate on one side of the constricted portion.
A semiconductor device characterized in that the entire through electrode is formed only of Au.
前記絶縁膜の上には、前記貫通電極と前記ソース電極とを電気的に接続するソース配線層が設けられていることを特徴とする請求項１から４のいずれかに記載の半導体装置。 An insulating film is provided between the through electrode and the source electrode.
The semiconductor device according to any one of claims 1 to 4, wherein a source wiring layer for electrically connecting the through electrode and the source electrode is provided on the insulating film.
前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記基板の他方の面の一部を除去することにより、前記基板の他方の面に第１の開口部を形成する工程と、
前記基板の他方の面及び前記第１の開口部が形成されている面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極及び貫通電極下部を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記貫通電極下部を露出させることにより第２の開口部を形成する工程と、
前記第２の開口部をメッキにより埋め込むことにより貫通電極上部を形成する工程と、
前記貫通電極上部と前記ソース電極とを接続する配線層を形成する工程と、
を有し、
前記貫通電極下部と前記貫通電極上部とにより、貫通電極が形成されることを特徴とする半導体装置の製造方法。 A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a gate electrode, a source electrode, and a drain electrode on the second semiconductor layer, and
A step of forming a first opening on the other surface of the substrate by removing a part of the other surface of the substrate.
A step of forming a seed metal on the other surface of the substrate and the surface on which the first opening is formed, and forming a back surface electrode and a lower portion of the through electrode on the seed metal by plating.
The second opening is formed by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate to expose the lower portion of the through electrode. The process of forming and
A step of forming the upper part of the through electrode by embedding the second opening by plating, and
A step of forming a wiring layer connecting the upper part of the through electrode and the source electrode, and
Have,
A method for manufacturing a semiconductor device, characterized in that a through electrode is formed by the lower part of the through electrode and the upper part of the through electrode.
前記絶縁膜の上に、前記貫通電極上部と前記ソース電極とを接続する配線層を形成する工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。 After forming the through silicon via, a step of forming an insulating film having an opening in a part of the region where the through electrode upper portion and the source electrode are formed is formed on one surface side of the substrate.
A step of forming a wiring layer connecting the upper part of the through electrode and the source electrode on the insulating film, and
The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is provided with.
前記基板の他方の面の一部を除去することにより、前記基板の他方の面に第１の開口部を形成する工程と、
前記基板の他方の面及び前記第１の開口部が形成されている面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極及び貫通電極下部を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記貫通電極下部を露出させることにより第２の開口部を形成する工程と、
前記第２の開口部をメッキにより埋め込むことにより貫通電極上部を形成する工程と、
前記第２の半導体層の上にゲート電極及びドレイン電極を形成し、前記第２の半導体層及び前記貫通電極上部の上にソース電極を形成する工程と、
を有し、
前記貫通電極下部と前記貫通電極上部とにより、貫通電極が形成されることを特徴とする半導体装置の製造方法。 A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a first opening on the other surface of the substrate by removing a part of the other surface of the substrate.
A step of forming a seed metal on the other surface of the substrate and the surface on which the first opening is formed, and forming a back surface electrode and a lower portion of the through electrode on the seed metal by plating.
The second opening is formed by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate to expose the lower portion of the through electrode. The process of forming and
A step of forming the upper part of the through electrode by embedding the second opening by plating, and
A step of forming a gate electrode and a drain electrode on the second semiconductor layer, and forming a source electrode on the second semiconductor layer and the upper part of the through electrode.
Have,
A method for manufacturing a semiconductor device, characterized in that a through electrode is formed by the lower part of the through electrode and the upper part of the through electrode.
前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記基板の他方の面にシードメタルを成膜し、前記シードメタルの上に、メッキにより裏面電極を形成する工程と、
前記基板の一方の面より、前記第２の半導体層、前記第１の半導体層、前記基板の一部、前記シードメタルを除去し、前記裏面電極を露出させることによりスルーホールを形成する工程と、
前記スルーホールをメッキにより埋め込むことにより貫通電極を形成する工程と、
前記貫通電極と前記ソース電極とを接続する配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 A step of forming a first semiconductor layer and a second semiconductor layer by sequentially laminating them on one surface of a substrate with a nitride semiconductor.
A step of forming a gate electrode, a source electrode, and a drain electrode on the second semiconductor layer, and
A step of forming a seed metal on the other surface of the substrate and forming a back electrode on the seed metal by plating.
A step of forming a through hole by removing the second semiconductor layer, the first semiconductor layer, a part of the substrate, and the seed metal from one surface of the substrate and exposing the back electrode. ,
A step of forming a through electrode by embedding the through hole by plating, and
A step of forming a wiring layer connecting the through electrode and the source electrode, and
A method for manufacturing a semiconductor device.
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