KR101001634B1 - semiconductor package and method for forming the same - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법에 개시된다. 제1패드를 갖는 제1칩와, 표면 부위로부터 관통되는 형태로 형성된 제2패드를 갖는 제2칩과, 상기 제1패드와 제2패드를 전기적으로 연결하는 제1와이어 범프와 상기 제2칩을 관통하는 부위의 제2패드의 표면에 형성된 제2와이어 범프와 상기 제2와이어 범프와 연결되고, 외부와 전기적 연결을 위한 솔더볼 및 마주하는 제1칩과 제2칩을 접착시키는 접착부를 포함한다. 이와 같이, 접착부를 사용하여 반도체 패키지를 마련함으로서 반도체 패키지의 단순한 형태의 제공이 가능하다.Disclosed are a semiconductor package and a method of manufacturing the same. A first chip having a first pad, a second chip having a second pad formed to penetrate from a surface portion, a first wire bump and the second chip electrically connecting the first pad and the second pad. And a second wire bump formed on the surface of the second pad of the penetrating portion and the second wire bump, a solder ball for electrically connecting to the outside, and an adhesive part for adhering the first chip and the second chip to face each other. In this way, by providing the semiconductor package using the adhesive portion, it is possible to provide a simple form of the semiconductor package.

Description

반도체 패키지 및 이의 제조 방법{semiconductor package and method for forming the same}Semiconductor package and method for manufacturing same

도 1 및 도 2는 종래의 반도체 패키지를 나타내는 개략적인 도면이다.1 and 2 are schematic diagrams showing a conventional semiconductor package.

도 3은 본 발명의 실시예 1에 따른 반도체 패키지를 나타내는 개략적인 도면이다.3 is a schematic diagram illustrating a semiconductor package according to Embodiment 1 of the present invention.

도 4는 본 발명의 실시예 2에 따른 반도체 패키지를 나타내는 개략적인 도면이다.4 is a schematic diagram illustrating a semiconductor package according to Embodiment 2 of the present invention.

도 5는 도 4의 B 부분을 확대한 도면이다.FIG. 5 is an enlarged view of a portion B of FIG. 4.

도 6은 본 발명의 실시예 3에 따른 반도체 패키지를 나타내는 개략적인 도면이다.6 is a schematic diagram illustrating a semiconductor package according to Embodiment 3 of the present invention.

도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략적인 도면들이다.7A to 7F are schematic views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 8은 도 7d의 연마와는 다른 연마 방법을 설명하기 위한 개략적인 도면이다.FIG. 8 is a schematic view for explaining another polishing method than the polishing of FIG. 7D.

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 적어도 두 개의 칩을 적층한 형태의 반도체 패키지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package in which at least two chips are stacked and a method for manufacturing the same.

최근, 전자기기들은 경박 단소화의 추세에 있다. 이에 따라, 반도체 칩을 실장한 패키지도 고밀도의 형태를 갖추고, 경박 단소화시키는 것이 중요하다. 이에 따라, 반도체 패키지는 평면적 형태에서 적어도 두 개의 칩을 적층하는 형태로 발전되고 있다.In recent years, electronic devices are in the trend of light and thin shortening. Accordingly, it is important that the package in which the semiconductor chip is mounted also has a high density form and is light and thin. Accordingly, the semiconductor package has been developed to stack at least two chips in a planar form.

도 1을 참조하면, 패키지(10, 12) 자체를 적층하는 형태를 갖는 적층형 반도체 패키지를 나타낸다. 이때, 상부 패키지(10)와 하부 패키지(12)의 전기적 연결은 솔더(14)를 사용한다. 즉, 상부 패키지(10)의 외부 리드(100a)와 하부 패키지(12)의 외부 리드(120a)를 솔더(14)를 사용하여 전기적으로 연결시키는 것이다.Referring to FIG. 1, a stacked semiconductor package having a form in which the packages 10 and 12 itself are stacked is illustrated. At this time, the electrical connection between the upper package 10 and the lower package 12 uses the solder (14). That is, the outer lead 100a of the upper package 10 and the outer lead 120a of the lower package 12 are electrically connected using the solder 14.

그러나, 상기 적층형 패키지는 높이가 증가하는 단점을 갖는다. 또한, 외부 리드들(100a, 120a)을 서로 연결시키기 때문에 상부 패키지(10)의 반도체 칩의 전기적 신호의 경로가 길어지는 단점을 갖고, 솔더(14)를 사용한 연결이기 때문에 연결 부위에서의 신뢰성이 다소 결여되는 단점을 갖는다.However, the stacked package has the disadvantage that the height is increased. In addition, since the external leads 100a and 120a are connected to each other, the path of the electrical signal of the semiconductor chip of the upper package 10 is long, and since the connection is made using the solder 14, reliability at the connection site is high. It has some drawbacks.

도 2를 참조하면, 두 개의 반도체 칩(200a, 200b)이 하나의 패키지(20) 내에 실장된 형태를 나타낸다. 이때, 두 개의 반도체 칩(200a, 200b)의 전기적 연결은 각각의 리드들(210a, 210b)을 레이저를 이용한 용접(A)에 의해 달성된다.Referring to FIG. 2, two semiconductor chips 200a and 200b are mounted in one package 20. In this case, the electrical connection between the two semiconductor chips 200a and 200b is achieved by welding A to each of the leads 210a and 210b using a laser.

그러나, 상기 패키지(20)는 상부 반도체 칩(200a)과 하부 반도체 칩(200b)의 리드들(210a, 210b) 사이의 거리가 짧기 때문에 두 개의 반도체 칩들(200a, 200b) 이 동시에 동작할 경우 신호의 간섭이 빈번하게 발생하는 단점을 갖는다. 또한, 열에 약하기 때문에 열이 발생하는 전자기기에 장착하지 못하는 단점을 갖는다.However, the package 20 has a short distance between the leads 210a and 210b of the upper semiconductor chip 200a and the lower semiconductor chip 200b, so when two semiconductor chips 200a and 200b operate simultaneously, Has the disadvantage of frequently occurring interference. In addition, it has a disadvantage that can not be mounted to the electronic device that generates heat because it is weak.

본 발명의 제1목적 및 제2목적은, 적어도 두 개의 반도체 칩을 적층할 때 단순한 적층 형태를 갖는 반도체 패키지를 제공하는데 있다.It is a first and second object of the present invention to provide a semiconductor package having a simple stacked form when stacking at least two semiconductor chips.

본 발명의 제3목적은, 적어도 두 개의 반도체 칩을 단순한 형태를 갖도록 적층하기 위한 반도체 패키지의 제조 방법을 제공하는데 있다.It is a third object of the present invention to provide a method of manufacturing a semiconductor package for stacking at least two semiconductor chips in a simple form.

상기 제1목적을 달성하기 위한 본 발명의 반도체 패키지는,The semiconductor package of the present invention for achieving the first object,

전기적 연결을 위한 제1패드를 표면 부위에 갖는 제1칩;A first chip having a first pad at a surface portion for electrical connection;

전기적 연결을 위한 제2패드를 갖고, 상기 제2패드는 표면 부위에 형성됨과 아울러 상기 표면 부위로부터 관통되는 형태로 형성된 제2칩;A second chip having a second pad for electrical connection, the second pad being formed in a surface portion and penetrating from the surface portion;

마주하는 제1패드와 제2패드를 전기적으로 연결하는 제1와이어 범프;A first wire bump electrically connecting the first pad and the second pad to face each other;

상기 제1패드와 연결되지 않고 상기 제2칩을 관통하는 부위의 제2패드의 표면에 형성된 제2와이어 범프;A second wire bump formed on a surface of a second pad that is not connected to the first pad and penetrates the second chip;

상기 제2와이어 범프와 연결되고, 외부와 전기적 연결을 위한 솔더볼; 및A solder ball connected to the second wire bump and electrically connected to the outside; And

마주하는 제1칩과 제2칩을 접착시키는 접착부를 포함한다.And an adhesive part for adhering the first chip and the second chip to face each other.

상기 제2목적을 달성하기 위한 본 발명의 반도체 패키지는,The semiconductor package of the present invention for achieving the second object,

전기적 연결을 위한 제1패드를 표면 부위에 갖는 제1칩;A first chip having a first pad at a surface portion for electrical connection;

전기적 연결을 위한 제2패드를 갖고, 상기 제2패드는 표면 부위에 형성됨과 아울러 상기 표면 부위로부터 관통되는 형태로 형성된 제2칩;A second chip having a second pad for electrical connection, the second pad being formed in a surface portion and penetrating from the surface portion;

상기 제1패드와 연결되지 않고 상기 제2칩을 관통하는 부위의 제2패드의 표면에 형성된 와이어 범프;A wire bump formed on a surface of a second pad that is not connected to the first pad and penetrates the second chip;

상기 와이어 범프와 연결되고, 외부와 전기적 연결을 위한 솔더볼; 및A solder ball connected to the wire bump and electrically connected to the outside; And

마주하는 제1칩과 제2칩을 접착시키고, 상기 제1패드와 제2패드를 전기적으로 연결하는 접착부를 포함한다.A bonding portion for bonding the first chip and the second chip facing each other, and electrically connecting the first pad and the second pad.

상기 제3목적을 달성하기 위한 본 발명의 반도체 패키지의 제조 방법은,Method for manufacturing a semiconductor package of the present invention for achieving the third object,

전기적 연결을 위한 제1패드를 표면 부위에 갖는 제1칩을 마련하는 단계;Providing a first chip having a first pad at a surface portion for electrical connection;

전기적 연결을 위한 제2패드를 갖고, 상기 제2패드는 표면 부위에 형성됨과 아울러 상기 표면 부위로부터 관통되는 형태로 형성된 제2칩을 마련하는 단계;Providing a second chip having a second pad for electrical connection, the second pad being formed in a surface portion and penetrating from the surface portion;

제1패드와 제2패드가 마주하도록 상기 제1칩과 제2칩을 접착시키는 단계;Bonding the first chip and the second chip to face the first pad and the second pad;

접착이 이루어지지 않은 제1칩의 면과 상기 제2칩의 면을 연마하고, 상기 연마에 의해 상기 접착이 이루어지지 않은 부분의 제2패드를 노출시키는 단계;Polishing a surface of the first chip and a surface of the second chip that are not bonded, and exposing a second pad of the portion where the bonding is not performed by the polishing;

상기 노출된 제2패드에 와이어 범프를 연결시키는 단계;Connecting wire bumps to the exposed second pads;

상기 접착된 제1칩과 제2칩을 몰딩시키는 단계;Molding the bonded first chip and the second chip;

상기 몰딩된 부위을 연마하여 상기 와이어 범프를 노출시키는 단계; 및Polishing the molded portion to expose the wire bumps; And

상기 노출된 와이어 범프에 솔더볼을 연결시키는 단계를 포함한다.Connecting a solder ball to the exposed wire bump.

이와 같이, 본 발명은 접착제를 사용하여 제1칩과 제2칩을 적층시킨다. 때문에, 상기 제1칩과 제2칩을 적층한 패키지는 단순한 형태를 갖는다. 또한, 각각의 패드 즉, 리드들 사이를 와이어 범프를 사용하여 연결시킴으로서 전기적 신호의 교 환에서도 안정적이다.
As described above, the present invention laminates the first chip and the second chip using an adhesive. Therefore, the package in which the first chip and the second chip are stacked has a simple shape. In addition, it is stable even in the exchange of electrical signals by connecting each pad, that is, leads between wires using wire bumps.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예 1에 따른 반도체 패키지를 나타내는 개략적인 도면으로서, 제1칩(300a) 및 제2칩(300b)이 적층된 적층형 반도체 패키지(30)를 나타낸다.3 is a schematic diagram illustrating a semiconductor package according to a first embodiment of the present invention, and illustrates a stacked semiconductor package 30 in which a first chip 300a and a second chip 300b are stacked.

상기 제1칩(300a)은 표면 부위에 제1패드(310a)를 갖는다. 상기 제1패드(310a)는 상기 제1칩(300a)에 형성된 반도체 소자들을 외부와 전기적으로 연결시키는 부위이다. 이때, 상기 제1패드(310a)는 알루미늄, 금, 은, 구리, 주석, 납 등으로 만든다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.The first chip 300a has a first pad 310a on a surface portion thereof. The first pad 310a is a portion for electrically connecting the semiconductor devices formed on the first chip 300a to the outside. In this case, the first pad 310a is made of aluminum, gold, silver, copper, tin, lead, or the like. These can be used individually or in mixture of 2 or more.

상기 제2칩(300b)은 표면 부위에 형성됨과 아울러 제2칩(300b)을 관통하는 형태로 형성된 제2패드(310b)를 갖는다. 상기 제2패드(310b) 또한 제2칩(300b)에 형성된 반도체 소자들을 외부와 전기적으로 연결시키는 부위이다. 이때, 상기 제2패드(310b)는, 상기 제1패드(310a)와 마찬가지로, 알루미늄, 금, 은, 구리, 주석, 납 등으로 만든다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.The second chip 300b has a second pad 310b formed on a surface portion thereof and penetrating the second chip 300b. The second pad 310b is also a portion for electrically connecting the semiconductor elements formed on the second chip 300b to the outside. In this case, the second pad 310b is made of aluminum, gold, silver, copper, tin, lead, or the like similar to the first pad 310a. These can be used individually or in mixture of 2 or more.

상기 제1칩(300a)과 제2칩(300b)은 접착부(320)에 의해 접착된다. 상기 접착부(320)의 예로서는 열가소성 수지 접착제 또는 테이프 등을 들 수 있다. 상기 테이프를 사용하여 접착할 경우에는 그 두께가 10 내지 100㎛ 정도의 두께를 갖도록 조정한다. 또한, 상기 테이프를 사용할 경우, 상기 테이프는 폴리이미드(polyimide) 수지인 것이 바람직하다.The first chip 300a and the second chip 300b are bonded by the adhesive part 320. Examples of the adhesive part 320 may include a thermoplastic resin adhesive or a tape. In the case of bonding using the tape, the thickness is adjusted to have a thickness of about 10 to 100 µm. In addition, when the tape is used, the tape is preferably a polyimide resin.

이와 같이, 상기 접착부(320)에 의해 제1칩(300a)과 제2칩(300b)을 접착할 경우, 접착을 위해 마주하는 제1패드(310a) 및 제2패드(310b)는 와이어 범프(330)에 의해 연결된다. 상기 와이어 범프(330)는, 편의상 제1와이어 범프로서, 알루미늄, 금, 은, 구리, 주석, 납, 팔라듐, 니켈 등으로 만든다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.As such, when the first chip 300a and the second chip 300b are adhered by the adhesive part 320, the first pad 310a and the second pad 310b facing each other for the adhesion of the wire bump ( 330 is connected. The wire bump 330 is made of aluminum, gold, silver, copper, tin, lead, palladium, nickel, or the like as the first wire bump for convenience. These can be used individually or in mixture of 2 or more.

그리고, 상기 제2칩(300b)에서 상기 제1칩(300a)과 접착되지 않는 부위는 외부와의 전기적 연결을 위한 부재들이 마련된다. 즉, 제2칩(300b)을 관통하고, 제1패드(310a)와 연결되지 않는 부위의 제2패드(310b)에는 와이어 범프(340)가 마련된다. 이때, 상기 와이어 범프(340)는, 편의상 제2와이어 범프로서, 패키지(30) 외부와의 전기적 연결을 위한 기능을 갖는다. 상기 와이어 범프(340)는 알루미늄, 금, 은, 구리, 주석, 납, 팔라듐, 니켈 등으로 만든다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.In addition, members of the second chip 300b that are not adhered to the first chip 300a are provided with members for electrical connection with the outside. That is, the wire bump 340 is provided on the second pad 310b of the portion that penetrates the second chip 300b and is not connected to the first pad 310a. At this time, the wire bump 340, as a second wire bump for convenience, has a function for electrical connection with the outside of the package 30. The wire bump 340 is made of aluminum, gold, silver, copper, tin, lead, palladium, nickel, or the like. These can be used individually or in mixture of 2 or more.

이와 같이, 상기 패키지(30) 외부와의 전기적 연결을 위한 제2와이어 범프(340)가 마련됨에 따라 상기 패키지(30)의 실장이 가능하도록 상기 제2와이어 범프(340)에는 솔더볼(350)이 더 마련된다. 이와 같이, 상기 솔더볼(350)을 마련함으로서 상기 패키지(30)는 인쇄회로기판 등과 같은 부재에 실장이 가능한 형태를 갖는다. 또한, 상기 패키지(30)는 외부의 충격 등으로부터 보호하기 위하여 상기 칩들(300a, 300b)을 커버할 수 있는 몰딩부(360)를 더 갖는다. As such, as the second wire bump 340 is provided for the electrical connection to the outside of the package 30, the solder balls 350 are formed on the second wire bump 340 to allow the package 30 to be mounted. More prepared. As such, by providing the solder ball 350, the package 30 may be mounted on a member such as a printed circuit board. In addition, the package 30 further includes a molding part 360 that may cover the chips 300a and 300b in order to protect against external impact.                     

실시예 1에서와 같이, 제1칩과 제2칩을 접착부를 사용하여 적층시킴으로서 단순한 형태의 구현이 가능하다. 또한, 도 3에서와 같이, 몰딩부로 몰딩하여도 연마를 통하여 칩의 표면을 노출시키는 형태로 형성하기 때문에 열적 발산 능력의 우수함을 확보할 수 있다. 그리고, 전기적 연결을 위하여 패드 및 와이어 범프 등을 사용함으로서 전기적 신호의 교환에서 안정성을 확보할 수 있다.As in the first embodiment, the first chip and the second chip are laminated by using an adhesive part, thereby implementing a simple form. In addition, as shown in Figure 3, even when molded in the molding portion is formed in a form that exposes the surface of the chip through polishing can be ensured excellent thermal dissipation capability. In addition, by using a pad and a wire bump for electrical connection, it is possible to secure stability in the exchange of electrical signals.

도 4는 본 발명의 실시예 2에 따른 반도체 패키지를 나타내는 개략적인 도면이다. 실시예 2의 반도체 패키지는, 실시예1의 접착부 및 제1와이어 범프를 제외하고, 실시예 1의 반도체 패키지와 동일한 구성을 갖는다.4 is a schematic diagram illustrating a semiconductor package according to Embodiment 2 of the present invention. The semiconductor package of Example 2 has the same structure as the semiconductor package of Example 1 except for the bonding portion and the first wire bump of Example 1.

이에 따라, 실시예 2의 반도체 패키지(40)는 제1칩(400a), 제2칩(400b), 제1패드(410a), 제2패드(410b), 제2와이어 범프(440), 솔더볼(450) 및 몰딩부(460)를 갖는다.Accordingly, the semiconductor package 40 of the second embodiment includes the first chip 400a, the second chip 400b, the first pad 410a, the second pad 410b, the second wire bump 440, and the solder ball. 450 and the molding part 460.

실시예 2에서, 접착부(420)는 이방성 도전막(ACF) 또는 이방성 도전 접착제(ACA)를 사용한다. 이에 따라, 상기 제1칩(400a)과 제2칩(400b)의 접착이 이루어진다. 이때, 도 5에 도시된 바와 같이, 상기 이방성 도전막 또는 이방성 도전 접착제를 사용함으로서 제1패드(410a)와 제2패드(410b) 사이는 상기 이방성 도전막 또는 이방성 도전 접착제에 의해 전기적 연결이 이루어진다.In Embodiment 2, the adhesive part 420 uses an anisotropic conductive film (ACF) or an anisotropic conductive adhesive (ACA). Accordingly, the first chip 400a and the second chip 400b are adhered to each other. At this time, as shown in Figure 5, by using the anisotropic conductive film or an anisotropic conductive adhesive is electrically connected between the first pad 410a and the second pad (410b) by the anisotropic conductive film or anisotropic conductive adhesive. .

따라서, 반도체 패키지는 적층 형태의 단순화를 도모할 수 있다. 또한, 칩들 사이의 전기적 연결이 접착부 자체를 통하여 이루어지기 때문에 전기적 신호의 교환에서 안정성을 꾀할 수 있다. 실시예 2의 패키지는, 실시예 1의 패키지와 마찬가지로, 몰딩부로 몰딩하여도 연마를 통하여 칩의 표면을 노출시키는 형태로 형성하 기 때문에 열적 발산 능력의 우수함을 확보할 수 있다.Therefore, the semiconductor package can be simplified in the stacked form. In addition, since the electrical connection between the chips is made through the adhesive portion itself, it is possible to achieve stability in the exchange of electrical signals. Like the package of Example 1, the package of Example 2 is formed in such a way that the surface of the chip is exposed through polishing even when molded in the molding part, thereby ensuring excellent thermal dissipation capability.

도 6은 본 발명의 실시예 3에 따른 반도체 패키지를 나타내는 개략적인 도면이다.6 is a schematic diagram illustrating a semiconductor package according to Embodiment 3 of the present invention.

도 6을 참조하면, 실시예 1과 동일한 구성을 갖는 제1패키지(60)를 마련한다. 그리고, 제2패키지(70)는 관통형 패드를 갖도록 마련한다. 따라서, 상기 제1패키지(60) 및 제2패키지의 적층(70)이 가능하다.Referring to FIG. 6, a first package 60 having the same configuration as that of the first embodiment is provided. The second package 70 is provided to have a through pad. Therefore, the stack 70 of the first package 60 and the second package is possible.

이와 같이, 실시예 3에 의하면, 실시예 1의 패키지 또는 실시예 2의 패키지들의 적층이 가능하다. 따라서, 고밀도의 실장 형태를 갖는 패키지의 구현이 가능하다.As such, according to the third embodiment, the package of the first embodiment or the packages of the second embodiment is possible. Therefore, it is possible to implement a package having a high density mounting form.

이하, 본 발명의 반도체 패키지의 제조 방법에 대하여 설명하기로 한다.Hereinafter, the manufacturing method of the semiconductor package of this invention is demonstrated.

도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략적인 도면들이다.7A to 7F are schematic views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 7a를 참조하면, 제1칩(700a)과 제2칩(700b)을 각각 마련한다. 이때, 상기 제1칩(700a)은 제1패드(710a)를 갖고, 상기 제2칩(700b)은 제2패드(710b)를 갖는다. 제1패드(710a)는 제1칩(700a)의 표면에 형성되는 형태를 갖고, 제2패드(710b)는 제2칩(700b)의 표면으로부터 홈에 삽입되는 형태를 갖는다. 특히, 상기 제2패드(710b)는 5mm 정도가 삽입되는 형태를 갖는다. 그리고, 상기 제1패드(710a)와 마주하고, 서로 접착되는 부위의 제2패드(710b)에는 와이어 범프(730)를 마련한다. 이어서, 상기 제2칩(700b)의 표면에 접착부(720)를 마련한다.Referring to FIG. 7A, a first chip 700a and a second chip 700b are prepared, respectively. In this case, the first chip 700a has a first pad 710a, and the second chip 700b has a second pad 710b. The first pad 710a is formed on the surface of the first chip 700a, and the second pad 710b is inserted into the groove from the surface of the second chip 700b. In particular, the second pad 710b has a shape in which about 5 mm is inserted. A wire bump 730 is provided on the second pad 710b facing the first pad 710a and bonded to each other. Subsequently, an adhesive part 720 is provided on the surface of the second chip 700b.

여기서, 상기 접착부(720)는 실시예 1과 동일한 구성을 갖는다. 따라서, 상 기 와이어 범프(730)를 제2패드(710b)에 마련하는 것이다. 그러나, 상기 접착부가 실시예 2와 동일한 구성을 가질 경우에는 상기 와이어 범프는 필요가 없다.Here, the adhesive portion 720 has the same configuration as in the first embodiment. Therefore, the wire bump 730 is provided on the second pad 710b. However, when the bonding portion has the same configuration as in Example 2, the wire bump is not necessary.

도 7b 및 도 7c를 참조하면, 상기 접착부(720)를 마련한 후, 상기 제1칩(700a) 및 제2칩(700b)을 접착시킨다. 이때, 상기 제1칩(700a)과 제2칩(700b)의 접착력과 상기 제1패드(710a)와 제2패드(710b)의 전기적 연결을 강화하기 위하여 접착된 제1칩(700a)과 제2칩(700b)을 큐어한다.7B and 7C, after the adhesive part 720 is provided, the first chip 700a and the second chip 700b are adhered to each other. In this case, the first chip 700a and the first adhesive 700a and the second chip 710b are bonded to strengthen the adhesive force between the first chip 700a and the second chip 700b and the electrical connection between the first pad 710a and the second pad 710b. The two chips 700b are cured.

그리고, 상기 제1칩(700a)과 제2칩(700b)을 연마시킨다. 이때, 상기 연마는 서로 접착이 이루어지지 않는 부위에서 실시된다. 이와 같이, 상기 연마를 통하여 상기 제2칩(700b)의 경우에는 상기 제2패드(710b)를 노출시킨다. 이때, 상기 제1칩(700a) 및 제2칩(700b)의 두께가 각각 약 10mm 정도인 경우에는 약 5mm 정도를 연마한다. 이와 같이, 상기 약 5mm 정도를 연마하여야 상기 제2패드(710b)의 노출이 가능하다. 그리고, 상기 5mm 정도를 연마함으로서 상기 제1칩(700a)과 제2칩(700b)이 접착된 패키지의 전체 두께가 약 10mm 정도를 확보한다.Then, the first chip 700a and the second chip 700b are polished. At this time, the polishing is carried out at the site where the adhesion is not made to each other. As described above, in the case of the second chip 700b, the second pad 710b is exposed through the polishing. At this time, when the thickness of the first chip 700a and the second chip 700b is about 10 mm, respectively, about 5 mm is polished. As such, the second pad 710b may be exposed only by grinding about 5 mm. In addition, by grinding about 5mm, the total thickness of the package to which the first chip 700a and the second chip 700b are bonded is secured to about 10mm.

이어서, 상기 노출된 제2패드(710b)에 와이어 범프(740)를 마련한다.Subsequently, a wire bump 740 is provided on the exposed second pad 710b.

도 7d를 참조하면, 상기 접착된 제1칩(700a)과 제2칩(700b)을 몰딩시킨다. 이때, 도 7d의 경우에는 인젝션 몰딩 방법에 의해 이루어진다. 이외에도, 도 8에 도시된 바와 같이, 상기 몰딩은 디스펜서(800)를 사용한 디스펜싱 방법에 의해 이루어질 수도 있다.Referring to FIG. 7D, the bonded first chip 700a and the second chip 700b are molded. At this time, in the case of Figure 7d is made by the injection molding method. In addition, as shown in FIG. 8, the molding may be performed by a dispensing method using the dispenser 800.

도 7e 및 도 7f를 참조하면, 상기 몰딩을 실시한 후, 제1칩(700a)이 위치한 부분 및 제2칩(700b)이 위치한 부분 각각의 연마를 실시한다. 이때, 상기 연마는 연마제(900)를 사용한다. 이와 같이, 상기 연마를 실시하여 측면 부위에는 몰딩부가 형성되도록 함과 아울러 이면 부위에는 제1칩(700a) 및 제2칩(700b)을 노출시킨다. 이는, 반도체 패키지가 열적 능력을 갖기 위함이다.Referring to FIGS. 7E and 7F, after the molding is performed, polishing of the portion where the first chip 700a is located and the portion where the second chip 700b is located is performed. In this case, the polishing uses an abrasive 900. As described above, the molding is performed to form the molding part on the side portion and the first chip 700a and the second chip 700b are exposed on the back portion. This is for the semiconductor package to have thermal capability.

그리고, 상기 노출된 제2패드에 형성된 와이어 범프에 솔더볼을 연결시킨다.Then, the solder ball is connected to the wire bump formed on the exposed second pad.

이와 같이, 상기 제조 공정을 실시함으로서 실시예 1에서 언급한 반도체 패키지를 얻을 수 있다.In this manner, the semiconductor package mentioned in Example 1 can be obtained by performing the above manufacturing process.

여기서, 상기 적층형 반도체 패키지의 제조에서는 접착부를 사용한다. 따라서, 단순한 형태를 갖는 반도체 패키지의 제조가 가능한 것이다. 이외에도, 각각의 반도체 칩이 노출되도록 연마를 실시함으로서 열적 발산 능력도 부여한다.In the manufacture of the stacked semiconductor package, an adhesive part is used. Therefore, it is possible to manufacture a semiconductor package having a simple form. In addition, the polishing is performed so that each semiconductor chip is exposed, thereby providing thermal dissipation capability.

이와 같이, 본 발명에 의하면, 단순한 형태를 갖는 반도체 패키지 및 이의 제조 방법을 제공한다. 따라서, 경박 단소화 추세에 적용이 가능하다. 또한, 전기적 연결 및 열적 발산 능력을 부여함으로서 전기적 특성의 확보에 유리하다.Thus, according to this invention, the semiconductor package which has a simple form, and its manufacturing method are provided. Therefore, it can be applied to the trend of light and thin shortening. In addition, it is advantageous to secure electrical characteristics by providing electrical connection and thermal dissipation capability.

때문에, 본 발명에 의하면 반도체 장치의 신뢰도를 확보할 수 있다. Therefore, according to this invention, the reliability of a semiconductor device can be ensured.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims (9)

제1면 및 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1패드가 형성된 제1칩;A first chip having a first surface and a second surface facing the first surface and having a first pad formed on the first surface; 상기 제1칩의 제1면과 대응하는 일면 및 상기 일면과 대향하는 타면을 가지며, 상기 일면 및 타면을 관통하는 제2패드가 형성된 제2칩;A second chip having one surface corresponding to the first surface of the first chip and the other surface facing the one surface, and having a second pad penetrating the one surface and the other surface; 상기 제1칩의 제1패드 및 상기 제2칩 일면으로 노출되는 상기 제2패드의 일단부를 전기적으로 연결하는 제1와이어 범프;A first wire bump electrically connecting one end of the second pad exposed to the first pad of the first chip and one surface of the second chip; 상기 제2칩 타면으로 노출되는 상기 제2패드의 타단부에 부착되는 제2와이어 범프;A second wire bump attached to the other end of the second pad exposed to the other surface of the second chip; 상기 제2와이어 범프와 연결되고, 외부와 전기적 연결을 위한 솔더볼; 및A solder ball connected to the second wire bump and electrically connected to the outside; And 마주하는 제1칩과 제2칩을 접착시키는 접착부를 포함하는 반도체 패키지.A semiconductor package comprising an adhesive portion for bonding the first chip and the second chip facing each other. 제1항에 있어서, 상기 제1패드는 알루미늄, 금, 은, 구리, 주석 및 납으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나이고, 상기 제2패드는 알루미늄, 금, 은, 구리, 주석 및 납으로부터 구성되는 그룹으로부터 선택되는 적어도 어느 하나이고, 상기 제1와이어 범프는 알루미늄, 금, 은, 구리, 주석, 납, 팔라듐 및 니켈로 구성되는 그룹으로부터 선택되는 적어도 어느 하나이고, 상기 제2와이어 범프는 알루미늄, 금, 은, 구리, 주석, 납, 팔라듐 및 니켈로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 패키지.The method of claim 1, wherein the first pad is at least one selected from the group consisting of aluminum, gold, silver, copper, tin, and lead, and the second pad is aluminum, gold, silver, copper, tin, and lead. At least one selected from the group consisting of: wherein the first wire bump is at least one selected from the group consisting of aluminum, gold, silver, copper, tin, lead, palladium, and nickel, and the second wire bump Is at least one selected from the group consisting of aluminum, gold, silver, copper, tin, lead, palladium and nickel. 제1항에 있어서, 상기 접착부는 열가소성 수지 접착제 또는 10 내지 100㎛의 두께를 갖는 테이프인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the adhesive part is a thermoplastic resin adhesive or a tape having a thickness of 10 to 100 μm. 제1면 및 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1패드가 형성된 제1칩;A first chip having a first surface and a second surface facing the first surface and having a first pad formed on the first surface; 상기 제1칩의 제1면과 대응하는 일면 및 상기 일면과 대향하는 타면을 가지며, 상기 일면 및 타면을 관통하는 제2패드가 형성된 제2칩;A second chip having one surface corresponding to the first surface of the first chip and the other surface facing the one surface, and having a second pad penetrating the one surface and the other surface; 상기 제2칩 타면으로 노출되는 상기 제2패드의 타단부에 부착되는 와이어 범프;A wire bump attached to the other end of the second pad exposed to the other surface of the second chip; 상기 와이어 범프와 연결되고, 외부와 전기적 연결을 위한 솔더볼; 및A solder ball connected to the wire bump and electrically connected to the outside; And 상기 제1칩의 제1면과 상기 제2칩의 일면을 접착시키고, 상기 제1패드와 상기 제2패드를 전기적으로 연결하는 접착부를 포함하는 반도체 패키지.And a bonding part for adhering the first surface of the first chip to one surface of the second chip and electrically connecting the first pad and the second pad. 제4항에 있어서, 상기 제1패드는 알루미늄, 금, 은, 구리, 주석 및 납으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나이고, 상기 제2패드는 알루미늄, 금, 은, 구리, 주석 및 납으로부터 구성되는 그룹으로부터 선택되는 적어도 어느 하나이고, 상기 와이어 범프는 알루미늄, 금, 은, 구리, 주석, 납, 팔라듐 및 니켈로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 패키지.The method of claim 4, wherein the first pad is at least one selected from the group consisting of aluminum, gold, silver, copper, tin, and lead, and the second pad is aluminum, gold, silver, copper, tin, and lead. At least one selected from the group consisting of: wherein the wire bump is at least one selected from the group consisting of aluminum, gold, silver, copper, tin, lead, palladium and nickel. 제4항에 있어서, 상기 접착부는 이방성 도전막 또는 이방성 도전 접착제인 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 4, wherein the adhesive part is an anisotropic conductive film or an anisotropic conductive adhesive. 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1패드가 형성된 제1칩을 마련하는 단계;Providing a first chip having a first surface and a second surface facing the first surface and having a first pad formed on the first surface; 상기 제1칩의 제1면과 대응하는 일면 및 상기 일면과 대향하는 타면을 가지며, 상기 일면으로부터 형성된 홈에 삽입되는 형태를 갖는 제2패드가 형성된 제2칩을 마련하는 단계;Providing a second chip having one surface corresponding to the first surface of the first chip and the other surface facing the one surface and having a second pad having a shape inserted into a groove formed from the one surface; 상기 제1패드와 상기 제2패드가 마주하도록 상기 제1칩과 제2칩을 접착시키는 단계;Bonding the first chip and the second chip to face the first pad and the second pad; 상기 제1칩의 제2면과 상기 제2칩의 타면을 연마하고, 상기 연마에 의해 상기 일면으로 노출된 제2패드의 일단부와 대향하는 제2패드의 타단부를 노출시키는 단계;Polishing the second surface of the first chip and the other surface of the second chip, and exposing the other end of the second pad facing one end of the second pad exposed to the one surface by the polishing; 상기 제2패드의 타단부에 와이어 범프를 부착하는 단계;Attaching wire bumps to the other end of the second pad; 상기 접착된 제1칩과 제2칩을 몰딩시키는 단계;Molding the bonded first chip and the second chip; 상기 몰딩된 부위을 연마하여 상기 와이어 범프를 노출시키는 단계;Polishing the molded portion to expose the wire bumps; 상기 노출된 와이어 범프에 솔더볼을 연결시키는 단계를 포함하는 반도체 패키지의 제조 방법.Connecting a solder ball to the exposed wire bumps. 제7항에 있어서, 상기 제1칩과 제2칩은 열가소성 수지 접착제 또는 10 내지 100㎛의 두께를 갖는 테이프를 사용하여 접착시키고, 상기 제1패드와 제2패드는 와이어 범프를 사용하여 전기적으로 연결시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 7, wherein the first chip and the second chip is bonded using a thermoplastic adhesive or a tape having a thickness of 10 to 100㎛, the first pad and the second pad is electrically connected using a wire bump A method for producing a semiconductor package, characterized in that for connecting. 제7항에 있어서, 상기 제1칩과 제2칩은 이방성 도전막 또는 이방성 도전 접착제를 사용하여 접착시키고, 상기 접착에 의해 제1패드와 제2패드가 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The semiconductor package of claim 7, wherein the first chip and the second chip are bonded using an anisotropic conductive film or an anisotropic conductive adhesive, and the first pad and the second pad are electrically connected by the adhesion. Method of preparation.
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