KR100660900B1 - Fold type chip-stack package and method of fabricating the same package - Google Patents

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이정웅
신화수
김희석
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Abstract

A chip stack package and a forming method thereof are provided to form easily a metal line between adjacent chips by using a fold type structure. A chip stack package includes first to third semiconductor chips(100a,100b,100c) stacked with each other and a conductive line. The conductive line(200a) is formed from one side of a first semiconductor chip to the other side of a second semiconductor chip. At this time, the conductive line is arranged between the second and the third semiconductor chips. A first bond pad of the first semiconductor chip is opposite to a second bond pad of the second semiconductor chip. A third bond pad of the third semiconductor chip is adjacent to the second bond pad of the second semiconductor chip.

Description

폴드형 칩 스택 패키지 및 그 패키지의 형성방법{Fold type chip-stack package and method of fabricating the same package} Fold type chip-stack package and method of fabricating the same package

도 1a 및 1b는 종래의 칩 스택 패키지의 형성 전과 형성 후의 모습을 개략적으로 보여주는 단면도들이다.1A and 1B are cross-sectional views schematically illustrating a state before and after forming a conventional chip stack package.

도 2a 및 2b는 본 발명의 일 실시예에 따른 폴드형 칩 스택 패키지에 대한 단면도 및 부분 단면도이다.2A and 2B are cross-sectional and partial cross-sectional views of a foldable chip stack package according to one embodiment of the invention.

도 3a ~ 3g는 본 발명의 다른 실시예에 따른 폴드형 칩 스택 패키지 형성방법을 보여주는 단면도들이다.3A to 3G are cross-sectional views illustrating a method of forming a foldable chip stack package according to another exemplary embodiment of the present invention.

<도면에 주요 부분에 대한 설명><Description of main parts in the drawing>

100:웨이퍼........................100a,100b,100c:반도체 칩100: Wafer .......... 100a, 100b, 100c: Semiconductor chip

110,110a,110b,110c:본딩 패드......200,200a,200b:도전성 배선110, 110a, 110b, 110c: Bonding pad ... 200, 200a, 200b: Conductive wiring

300:캡슐화 물질...................400:접착 물질300: Encapsulation material ... 400: Adhesive material

500:솔더 볼500: solder ball

본 발명은 반도체 패키지에 관한 것으로, 특히 웨이퍼 레벨에서 반도체 칩을 스택한 칩 스택 패키지 및 그 패키지 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a chip stack package in which semiconductor chips are stacked at a wafer level, and a method of forming the package.

반도체 패키지는 일반적으로 미세 회로가 형성되어 있는 반도체 칩을 보호하면서 반도체 칩을 PCB(Printed Circuit Board) 등에 실장하여 사용할 수 있도록 EMC(Epoxy Molding Compound) 등으로 몰딩(Molding)한 것을 말한다. 반도체 패키지는 외부 회로와의 연결을 위하여, 반도체 칩의 외부단자와 PCB가 와이어(wire)를 통하여 전기적으로 연결된 구조로 되어 있다.The semiconductor package is generally molded by using an epoxy molding compound (EMC) or the like so that the semiconductor chip may be mounted on a printed circuit board (PCB) and the like while protecting a semiconductor chip having a fine circuit formed thereon. The semiconductor package has a structure in which an external terminal of a semiconductor chip and a PCB are electrically connected to each other through a wire for connection with an external circuit.

최근에는 반도체 패키지의 제조기술이 발전하여 초박형, 초소형의 반도체 패키지를 구현하고자 다양한 기술이 시도되고 있다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면 실장형(Surface Mounting technology:SMT)으로 급격히 진행되어 인쇄회로기판에 대한 실장 밀도를 높여 왔다. Recently, a variety of technologies have been attempted to realize ultra-thin and ultra-small semiconductor packages due to the development of semiconductor package manufacturing technology. In particular, the package structure has rapidly progressed from the pin insertion type to the surface mounting technology (SMT) to increase the mounting density of the printed circuit board.

한편, 반도체 소자의 응용은 필요한 장치를 긴밀하게 또는 무리를 지어 정렬하는 것이 바람직하다. 따라서, 몇 개의 반도체 칩이 필요할 때, 소정의 근접성을 달성하고 공간의 축소를 가능하게 하는 다양한 구조가 제안되고 있다. 전형적으로 이와 같은 구조를 위해, 다수의 반도체 칩을 하나의 패키지에 실장하는 칩 스택 패키지(Chip Stack Package) 또는 둘 이상의 단위 반도체 패키지를 적층하는 스택 패키지(Stack Package) 기법이 도입되고 있다.On the other hand, it is preferable that the application of a semiconductor element arranges the necessary apparatus closely or in group. Therefore, when several semiconductor chips are needed, various structures have been proposed to achieve predetermined proximity and to reduce space. Typically, for such a structure, a chip stack package for mounting a plurality of semiconductor chips in one package or a stack package technique for stacking two or more unit semiconductor packages is introduced.

일반적으로 칩 스택 패키지는 완성된 칩을 비아홀(via hole) 및 인터포스(interpose)를 이용하여 상하를 솔더 볼로 컨택하여 스택을 형성하거나 여러 개의 칩을 PI(poly-imide) 테이프에 접착한 후, PI 테이프를 접어서(folding) 스택을 형성하게 된다. 이와 같은 종래의 칩 스택 패키지는 완성된 칩을 이용하기 때문에 칩 들 간의 배선 형성에 있어서 제작상의 문제가 있다. In general, a chip stack package contacts a top and bottom with solder balls using via holes and interposes to form a stack, or attaches a plurality of chips to a poly-imide tape. The PI tape is folded to form a stack. Since the conventional chip stack package uses a completed chip, there is a manufacturing problem in forming wiring between the chips.

도 1a 및 1b는 종래의 칩 스택 패키지의 형성 전과 형성 후의 모습을 개략적으로 보여주는 단면도들로서, 칩 스택 패키지는 PI(poly-imide) 테이프를 이용하여 형성된다.1A and 1B are cross-sectional views schematically showing a state before and after forming a conventional chip stack package, wherein the chip stack package is formed using a poly-imide (PI) tape.

도 1a는 칩 스택 패키지가 형성되기 전의 모습을 보여주고 있는데, PI 테이프(10) 상면 위로 다수의 반도체 칩(20)이 접착되고, 좌측 끝단의 반도체 칩 하부의 PI 테이프(10) 하부 면으로 솔더 볼(30,solder ball)과 같은 범프가 형성된다. 여기서 반도체 칩(20) 사이의 배선은 PI 테이프(10)에 형성된 도전성 배선을 통해 이루어진다.FIG. 1A shows a state before the chip stack package is formed. A plurality of semiconductor chips 20 are bonded onto the upper surface of the PI tape 10, and soldered to the lower surface of the PI tape 10 under the semiconductor chip at the left end. A bump, such as a solder ball 30, is formed. Here, the wiring between the semiconductor chips 20 is made through conductive wiring formed on the PI tape 10.

도 2a는 도 1a의 PI 테이프(10)를 접어서 칩 스택 패키지가 형성된 모습을 보여준다. 이와 같은 형태의 칩 스택 패키지는 이미 완성된 반도체 칩들을 이용함에 따른 반도체 칩 사이의 배선 형성 문제 및 PI 테이프의 여분의 공간 때문에 발생하는 패키지 사이즈의 증가 등의 문제가 있다. FIG. 2A shows the chip stack package formed by folding the PI tape 10 of FIG. 1A. This type of chip stack package has problems such as wiring formation between semiconductor chips due to the use of already completed semiconductor chips and an increase in package size due to the extra space of the PI tape.

따라서, 본 발명이 이루고자 하는 기술적 과제는 웨이퍼 레벨의 칩을 이용하면서도 칩 사이의 배선이 용이한 칩 스택 패키지 및 그 패키지 형성방법을 제공하는 데에 있다.Accordingly, an object of the present invention is to provide a chip stack package and a method for forming the package, using a wafer-level chip and easily wiring between chips.

상기 기술적 과제를 달성하기 위하여, 본 발명은 적층된 적어도 2 개의 반도체 칩; n은 자연수이고, 상기 적층된 반도체 칩들 중 하부에서 2n-1 번째의 반도체 칩 및 2n 번째 반도체 칩 사이는 일측면으로 형성되고 상기 2n 번째 반도체 칩 및 2n+1 번째 반도체 칩 사이는 상기 일측면에 대향하는 타측면으로 형성된 도전성 배선;을 포함하고, 상기 2n-1 번째의 반도체 칩의 본딩 패드와 상기 2n 번째 반도체 칩의 본딩 패드는 서로 반대방향을 향하게 배치되고 상기 2n 번째 반도체 칩의 본딩 패드와 상기 2n+1 번째 반도체 칩의 본딩 패드는 서로 마주보게 배치된 폴드형(Fold type) 칩 스택 패키지를 제공한다.In order to achieve the above technical problem, the present invention is stacked at least two semiconductor chips; n is a natural number, and between the 2n-1th semiconductor chip and the 2nth semiconductor chip at the bottom of the stacked semiconductor chips is formed in one side, and the 2nth and 2n + 1th semiconductor chips are in the one side. And conductive wires formed on opposite sides thereof, wherein the bonding pads of the 2n-1th semiconductor chip and the bonding pads of the 2nth semiconductor chip face each other in opposite directions and are bonded to the bonding pads of the 2nth semiconductor chip. The bonding pads of the 2n + 1th semiconductor chips provide a fold type chip stack package disposed to face each other.

본 발명의 실시예에 의하면, 상기 도전성 배선은 캡슐화 물질(encapsulating material)에 의해 캡슐화되며, 상기 폴드형 칩 스택 패키지의 반도체 칩들은 접착 물질에 의해 접착된다. 한편, PCB 등에 실장하기 위하여 폴드형 칩 스택 패키지의 최하단 반도체 칩의 본딩 패드에는 솔더 볼과 같은 범프가 형성될 수 있다. According to an embodiment of the present invention, the conductive wiring is encapsulated by an encapsulating material, and the semiconductor chips of the foldable chip stack package are bonded by an adhesive material. Meanwhile, bumps such as solder balls may be formed on the bonding pads of the lowermost semiconductor chips of the foldable chip stack package to be mounted on a PCB.

본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 상면으로 본딩 패드가 형성된 다수의 반도체 칩을 포함하는 웨이퍼를 칩 절단을 위한 스크라이브 라인(scribe line)을 따라 소정 깊이로 소잉(sawing)하는 단계; 칩 스택이 형성될 상기 반도체 칩들 사이의 상기 스크라이브 라인을 가로질러 도전성 배선을 형성하여 상기 반도체 칩들을 전기적으로 연결하는 단계; 상기 소잉된 깊이 이상까지 상기 웨이퍼를 백 그라인딩(back grinding)하는 단계; 및 상기 도전성 배선을 통해 연결된 상기 반도체 칩들을 지그재그로 접어 적층하는 단계;를 포함하는 폴드형(Fold type) 칩 스택 패키지 형성방법을 제공한다.According to another aspect of the present invention, there is provided a method including: sawing a wafer including a plurality of semiconductor chips having bonding pads formed on an upper surface thereof to a predetermined depth along a scribe line for chip cutting; Electrically connecting the semiconductor chips by forming a conductive line across the scribe line between the semiconductor chips where a chip stack is to be formed; Back grinding the wafer to at least the sawed depth; And folding and stacking the semiconductor chips connected through the conductive wires in a zigzag fashion.

본 발명의 실시예에 의하면, 상기 전기적 연결 단계 이후에, 상기 스크라이 브 라인을 가로질러 형성된 도전성 배선을 캡슐화 물질(encapsulating material)로 캡슐화하는 단계를 더 포함할 수 있고, 상기 적층 단계에서는 상기 반도체 칩 사이로 접착 물질을 형성하고 그 접착물질을 이용하여 상기 반도체 칩들을 접착할 수 있다. According to an embodiment of the present invention, after the electrical connection step, the method may further include encapsulating the conductive wiring formed across the scribe line with an encapsulating material, and in the stacking step, the semiconductor An adhesive material may be formed between the chips, and the semiconductor materials may be bonded using the adhesive material.

한편, 상기 반도체 칩들을 지그재그로 접을 때, 폴드형 칩 스택 패키지의 최하단 반도체 칩의 본딩 패드가 하부 면으로 노출되도록 접고, 상기 노출된 본딩 패드로 솔더 볼과 같은 범프를 형성할 수 있다.Meanwhile, when the semiconductor chips are zigzag-folded, the bonding pads of the lowermost semiconductor chips of the foldable chip stack package may be exposed to the lower surface, and bumps such as solder balls may be formed by the exposed bonding pads.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 생략되거나 과장되었고, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention; In the following description, when a component is described as being on top of another component, it may be directly on top of another component, and a third component may be interposed therebetween. In addition, in the drawings, the thickness or size of each component is omitted or exaggerated for convenience and clarity of description, and the same reference numerals in the drawings refer to the same element. On the other hand, the terms used are used only for the purpose of illustrating the present invention and are not used to limit the scope of the invention described in the meaning or claims.

도 2a는 본 발명의 일 실시예에 따른 폴드형(fold type) 칩 스택 패키지를 보여주는 단면도이다.2A is a cross-sectional view illustrating a fold type chip stack package according to an embodiment of the present invention.

도 2a를 참조하면, 폴드형 칩 스택 패키지(이하, '스택 패키지'라 한다)는 각각에 본딩 패드(110a,110b,110c)가 형성된 3 개의 반도체 칩(100a,100b,100c) 및 제1 반도체 칩(100a)과 제2 반도체 칩(100b)을 전기적으로 연결하는 제1 도전성 배 선(200a,도 2b 참조), 제2 반도체 칩(100b)과 제3 반도체 칩(100c)을 전기적으로 연결하는 제2 도전성 배선(200b)을 포함한다. 제1 도전성 배선(200a), 예컨대 와이어(wire) 본딩이 일측면으로 형성되고 제2 도전성 배선(200b)은 제1 도전성 배선(200a)에 대향한 타측면에 형성된다. 이와 같은 배선의 형태에 대한 이유는 도 3a 이하의 스택 패키지 형성방법에서 설명된다.Referring to FIG. 2A, a foldable chip stack package (hereinafter referred to as a 'stack package') includes three semiconductor chips 100a, 100b, and 100c having first bonding pads 110a, 110b, and 110c formed therein, and a first semiconductor. The first conductive wiring 200a (see FIG. 2B) electrically connecting the chip 100a and the second semiconductor chip 100b and the second semiconductor chip 100b and the third semiconductor chip 100c are electrically connected to each other. The second conductive wiring 200b is included. The first conductive wire 200a, for example, wire bonding, is formed on one side, and the second conductive wire 200b is formed on the other side of the first conductive wire 200a. The reason for this type of wiring is explained in the stack package forming method of FIG. 3A and below.

제1 및 제2 도전성 배선(200a,200b)은 캡슐화 물질(300,encapsulating material)을 통해 캡슐화되고 제1 및 제2 반도체 칩(100a,100b)과 제2 및 제3 반도체 칩(100b,100c)은 각각의 사이로 형성된 접착 물질(400)에 의해 접착되어 있다. The first and second conductive wires 200a and 200b are encapsulated through an encapsulating material 300, and the first and second semiconductor chips 100a and 100b and the second and third semiconductor chips 100b and 100c are encapsulated. Is bonded by an adhesive material 400 formed therebetween.

한편, 각각의 반도체 칩(100a,100b,100c)에 형성된 본딩 패드들(110a,110b,110c)은 다른 방향을 향하도록 배치되어 있는데, 즉 제1 본딩 패드(110a) 및 제2 본딩 패드(110b)는 서로 반대 방향을 향하도록 배치되는 반면, 제2 본딩 패드(110b) 및 제3 본딩 패드(110c)는 서로 마주 보도록 배치된다. 이와 같이 본딩 패드들(110a,110b,110c)이 배치되는 이유 역시 도 3a 이하의 폴드형 칩 스택 패키지 형성방법에서 설명되는데, 간단히 설명하자면, 동일 평면상으로 형성된 반도체 칩이 지그재그로 접혀서 스택 패키지가 형성되기 때문이다.Meanwhile, the bonding pads 110a, 110b, and 110c formed on the semiconductor chips 100a, 100b, and 100c are disposed to face in different directions, that is, the first bonding pad 110a and the second bonding pad 110b. ) Are disposed to face in opposite directions, while the second bonding pad 110b and the third bonding pad 110c are disposed to face each other. The reason why the bonding pads 110a, 110b, and 110c are arranged in this manner is also explained in the method of forming a foldable chip stack package of FIG. 3A. In brief, the semiconductor chip formed on the same plane is folded in a zigzag pattern, and thus the stack package is folded. Because it is formed.

본 실시예의 스택 패키지는 외부 PCB 등과의 결합을 위해 제1 반도체 칩(100a)의 본딩 패드(110a)로 솔더 볼(500)과 같은 범프가 형성된다. 따라서, 제1 반도체 칩(100a)의 본딩 패드(110a)는 하부 면으로 노출되도록 스택 패키지가 형성되는 것이 바람직하다.In the stack package of the present exemplary embodiment, bumps such as solder balls 500 are formed on the bonding pads 110a of the first semiconductor chip 100a to be coupled to an external PCB. Therefore, it is preferable that the stack package is formed so that the bonding pad 110a of the first semiconductor chip 100a is exposed to the lower surface.

도 2b는 도 2a의 A 부분을 좀더 상세히 보여주는 스택 패키지의 부분 단면도 이다. FIG. 2B is a partial cross-sectional view of the stack package showing portion A of FIG. 2A in more detail.

도 2b를 참조하면, 제1 및 제2 반도체 칩(100a,100b) 간의 전기적 배선이 제1 본딩 패드(110a) 및 제2 본딩 패드(110b)에 연결된 제1 도전성 배선(200a)을 통해 이루어짐을 알 수 있다. 제1 도전성 배선(200a)은 스택 패키지의 일측면으로 형성되고 캡슐화 물질(300)에 의해 캡슐화되어 있다. 한편, 제1 본딩 패드(110a)에 형성된 솔더 볼(500)은 차후에 스택 패키지를 PCB 등에 실장하는 역할을 한다. 접착 물질(400)이 반도체 칩(100a,100b,100c)을 서로 접착함은 전술한 바와 같다.Referring to FIG. 2B, the electrical wiring between the first and second semiconductor chips 100a and 100b is made through the first conductive wiring 200a connected to the first bonding pad 110a and the second bonding pad 110b. Able to know. The first conductive wires 200a are formed on one side of the stack package and encapsulated by the encapsulation material 300. Meanwhile, the solder balls 500 formed on the first bonding pads 110a serve to mount the stack package on a PCB or the like. The adhesive material 400 adheres the semiconductor chips 100a, 100b, and 100c to each other as described above.

본 실시예에서는 3 개의 반도체 칩을 스택하는 구조이지만 그 이상 또는 그 이하의 반도체 칩을 스택하여 스택 패키지를 형성할 수 있음은 물론이다. In this embodiment, three semiconductor chips are stacked, but a stack package may be formed by stacking more or less semiconductor chips.

이하에서 적어도 2 개 이상의 반도체 칩을 이용한 스택 패키지 구조에 대하여 일반화하여 설명한다. Hereinafter, a stack package structure using at least two semiconductor chips will be described in general.

n이 자연수라고 하면, 스택 패키지 하부로부터 2n-1 번째 반도체 칩과 2n 번째 반도체 칩 사이의 도전성 배선은 스택 패키지의 일측면으로 형성되고 2n 번째 반도체 칩과 2n+1 번째 반도체 칩 사이의 도전성 배선은 상기 일측면에 대향하는 타측면으로 형성된다. 반도체 칩들 간은 사이의 접착 물질을 통해 접착되고 도전성 배선은 캡슐화 물질을 통해 캡슐화됨은 전술한 바와 같다.If n is a natural number, the conductive wiring between the 2n-1th semiconductor chip and the 2nth semiconductor chip from the bottom of the stack package is formed on one side of the stack package, and the conductive wiring between the 2nth semiconductor chip and the 2n + 1th semiconductor chip is It is formed of the other side facing the one side. As described above, the semiconductor chips are bonded through the adhesive material between the conductive wires and the conductive wire is encapsulated through the encapsulating material.

또한, 각 반도체 칩에 형성되어 있는 본딩 패드의 위치는 다음과 같이 된다. 2n-1 번째 반도체 칩의 본딩 패드 및 2n 번째 반도체 칩의 본딩 패드는 서로 반대 방향을 향하도록 배치되고 2n 번째 반도체 칩의 본딩 패드와 2n+1 번째 반도체 칩의 본딩 패드는 서로 마주보도록 배치된다.In addition, the position of the bonding pad formed in each semiconductor chip is as follows. The bonding pads of the 2n-1th semiconductor chip and the bonding pads of the 2nth semiconductor chip face each other in opposite directions, and the bonding pads of the 2nth semiconductor chip and the bonding pads of the 2n + 1th semiconductor chip face each other.

한편, 스택 패키지의 하부로부터 첫 번째, 즉 n이 1일 경우의 2n-1 번째 반도체 패키지의 본딩 패드는 솔더 볼 형성을 위하여 하부 면으로 노출되도록 배치된다. 반도체 칩이 짝수개인 경우에는 최상부 반도체 칩은 2n 번째 반도체 칩이 되며, 그에 따라 2n+1 번째 반도체 칩과 타측면으로 형성돼야할 도전성 배선은 당연히 존재하지 않는다.On the other hand, the bonding pads of the first 2n-1 semiconductor package when the first, i.e., n is 1 from the bottom of the stack package are disposed to be exposed to the bottom surface for forming solder balls. When the semiconductor chips are even, the uppermost semiconductor chip becomes the 2nth semiconductor chip, and thus there is no conductive wiring to be formed on the other side with the 2n + 1th semiconductor chip.

본 실시예와 같이 3 개의 반도체 칩을 이용하는 경우 n은 1만 적용되고 2n+1 번째 반도체 칩까지가 스택 패키지로 형성된다. 본 실시예의 스택 패키지 구조와 일반화된 스택 패키지 구조는 정확하게 동일한 구조를 설명하고 있음을 확인할 수 있다.In the case of using three semiconductor chips as in the present embodiment, n is applied to only 1, and up to a 2n + 1th semiconductor chip is formed as a stack package. It can be seen that the stack package structure and the generalized stack package structure of this embodiment describe exactly the same structure.

본 실시예의 스택 패키지에 이용되는 반도체 칩은 웨이퍼 레벨의 반도체 칩이고 반도체 칩 간의 전기적 배선도 용이하다. 또한, 다수의 반도체 칩을 용이하게 스택할 수 있는 장점도 가진다. 그에 자세한 설명은 도 3a 이하에서 설명된다. The semiconductor chip used in the stack package of this embodiment is a wafer level semiconductor chip, and electrical wiring between the semiconductor chips is also easy. In addition, there is an advantage that can easily stack a plurality of semiconductor chips. A detailed description thereof is described below with reference to FIG. 3A.

도 3a ~ 3g는 본 발명의 다른 실시예에 따른 폴드형 칩 스택 패키지의 형성과정을 보여주는 단면도들이다. 결과물은 도 2a와 동일하며, 앞서 미설명된 이유들이 여기서 충분히 설명된다.3A to 3G are cross-sectional views illustrating a process of forming a foldable chip stack package according to another exemplary embodiment of the present invention. The result is the same as in FIG. 2A, and the reasons not described above are fully explained herein.

도 3a를 참조하면, 다수의 반도체 칩이 형성되어 있은 웨이퍼(100)를 칩 절단을 위한 스크라이브 라인(700, scribe line)을 따라 소정 깊이로 소잉(sawing)한다. 소잉 깊이는 웨이퍼(100) 두께의 절반 정도로 수행하나 필요에 따라 더 깊게 또는 칩이 기능이 유지될 수 있는 깊이까지만 할 수도 있다. 반도체 칩들(웨이퍼 상부로 소잉된 스크라이브 라인을 통해 이격되어 있는 부분들) 상면으로는 배선을 위한 본딩 패드(110)가 형성되어 있다.Referring to FIG. 3A, the wafer 100 on which a plurality of semiconductor chips are formed is sawed to a predetermined depth along a scribe line 700 for chip cutting. The sawing depth may be about half the thickness of the wafer 100 but may be deeper as needed, or only up to the depth at which the chip can remain functional. Bonding pads 110 for wiring are formed on the upper surfaces of the semiconductor chips (parts spaced through the scribe lines sawed above the wafer).

도 3b를 참조하면, 차후에 스택 패키지를 형성할 반도체 칩들 간에 본딩 패드(110)를 통해 도전성 배선(200), 예컨대 와이어 본딩을 형성한다. 본 실시예에서는 3 개씩의 반도체 칩을 스택하기 위해 2 개씩의 도전성 배선(200)이 형성되고 있지만, 그 이상 또는 그 이하로 도전성 배선(200)이 형성될 수 있음은 물론이다.Referring to FIG. 3B, conductive wires 200, for example, wire bondings, are formed through the bonding pads 110 between the semiconductor chips that will later form the stack package. In the present embodiment, two conductive wires 200 are formed to stack three semiconductor chips, but the conductive wires 200 may be formed above or below the semiconductor wires 200.

도 3c를 참조하면, 소잉된 스크라이브 라인에 캡슐화 물질(300a)을 채워넣어 도전성 배선(200)을 캡슐화한다. 캡슐화 물질(300a)은 실리콘 또는 EMC(epoxy molding compound) 등의 물질이 사용될 수 있다.Referring to FIG. 3C, the encapsulating material 300a is filled in the sawed scribe line to encapsulate the conductive wiring 200. The encapsulating material 300a may be formed of a material such as silicon or an epoxy molding compound (EMC).

도 3d를 참조하면, 캡슐화 공정 후 웨이퍼(100)의 이면을 연마(grinding)하여 웨이퍼(100)의 일정부분을 제거한다. 이면 연마는 소잉된 스크라이브 깊이 이상까지 수행한다. 그에 따라 캡슐화 공정이 수행되지 않은 소잉된 스크라이브 라인을 통해 각 스택 패키지를 형성할 반도체 칩들이 분리된다. 3 개의 반도체 칩들(100a,100b,100c)이 스팩 패키지를 형성하게 되고 캡슐화 물질(300)도 이면 연마에 의해 연마된 상태이다. 이하, 좌측의 스택 패키지를 형성할 반도체 칩들(100a,100b,100c)을 가지고 이후의 공정을 설명한다. 또한, 구별의 편의를 위해 각 반도체 칩들(100a,100b,100c) 상의 본딩 패드들(110a,110b,110c) 및 도전성 배선(200a,200b)에 대한 다른 참조번호를 부여한다.Referring to FIG. 3D, after the encapsulation process, the back surface of the wafer 100 is ground to remove a portion of the wafer 100. Back polishing is performed to at least the scribed depth. The semiconductor chips that form each stack package are then separated through the sawed scribe line where the encapsulation process has not been performed. Three semiconductor chips 100a, 100b, and 100c form a specification package, and the encapsulation material 300 is also polished by backside polishing. Hereinafter, the following steps will be described with the semiconductor chips 100a, 100b and 100c to form the left stack package. Also, for convenience of differentiation, different reference numerals are given to the bonding pads 110a, 110b, and 110c and the conductive lines 200a and 200b on the respective semiconductor chips 100a, 100b and 100c.

도 3e를 참조하면, 3 개의 반도체 칩들(100a,100b,100c)을 화살표와 같이 지그재그 방향으로 접는다(fold). 이때 반도체 칩들(100a,100b,100c) 간의 접착을 위해 적절한 부분에 접착물질을 미리 형성하고 지그재그 방향으로 접어서 반도체 칩 들(100a,100b,100c)을 접착한다. 한편, 차후의 솔더 볼 형성을 위하여 스택 패키지의 최하부층이 되는 반도체 칩(100a)은 본딩 패드(110a)가 하부 면으로 노출되도록 지그재그의 접는 방향을 선택한다.Referring to FIG. 3E, three semiconductor chips 100a, 100b and 100c are folded in a zigzag direction as shown by an arrow. In this case, an adhesive material is previously formed on an appropriate portion for adhesion between the semiconductor chips 100a, 100b, and 100c and folded in a zigzag direction to bond the semiconductor chips 100a, 100b and 100c. On the other hand, the semiconductor chip 100a, which is the lowermost layer of the stack package, is formed to select the folding direction of the zig-zag so that the bonding pad 110a is exposed to the lower surface for the subsequent solder ball formation.

도 3f는 접착에 의해 반도체 칩들((100a,100b,100c) 간에 스택이 형성된 스택 패키지의 단면을 보여준다. 도 3f를 참조하면, 제1 도전성 배선(200a)은 제1 및 제2 반도체 칩(100a,100b) 일측면으로 형성되고 제2 도전성 배선(200b)은 제1 도전성 배선(200a)에 대향하여 제2 및 제3 반도체 칩(100b,100c) 타측면으로 형성된다. 제1 및 제2 도전성 배선(200a,200b)은 도 3c에서 형성되었던 캡슐화 물질(300)에 의해 캡슐화되어 있다. 한편, 본딩 패드(110a,110b,110c)는 반도체 칩들을 지그재그로 접음에 따라 다른 방향으로 위치하게 된다. 즉, 제1 및 제2 본딩 패드(110a,110b)는 서로 반대 방향을 향하도록 배치되고 제2 및 제3 본딩 패드(110b,110c)는 서로 마주보도록 배치된다.3F illustrates a cross-sectional view of a stack package in which stacks are formed between semiconductor chips 100a, 100b, and 100c by adhesion. Referring to FIG. 3f, the first conductive wiring 200a may include the first and second semiconductor chips 100a. 100b) formed on one side and the second conductive line 200b is formed on the other side of the second and third semiconductor chips 100b and 100c to face the first conductive line 200a. The wirings 200a and 200b are encapsulated by the encapsulation material 300 formed in Fig. 3C, while the bonding pads 110a, 110b and 110c are positioned in different directions as the semiconductor chips are zig-zag folded. That is, the first and second bonding pads 110a and 110b are disposed to face in opposite directions, and the second and third bonding pads 110b and 110c are disposed to face each other.

도 3g를 참조하면, 제1 반도체 칩(100a)의 본딩 패드(110a)에 솔더 볼(500)을 형성하여 스택 패키지를 완성한다. 솔더 볼(500)은 차후에 PCB나 메인 보드에 스택 패키지를 결합시키는 역할을 한다.Referring to FIG. 3G, solder balls 500 are formed on the bonding pads 110a of the first semiconductor chip 100a to complete the stack package. The solder ball 500 later serves to couple the stack package to the PCB or main board.

본 실시예에서는 웨이퍼 레벨의 반도체 칩을 사용하고 또한 웨이퍼 레벨에서 반도체 칩들 간에 배선을 형성한다. 따라서, 종래 완성된 반도체 칩을 사용함으로써, 문제되었던 제작상의 어려움을 해결할 수 있다. 또한, 인터포스나 PI 접착제와 같은 매개체를 사용하지 않으므로 패키지 사이즈 면에서 축소의 효과를 가진다.In this embodiment, a semiconductor chip at the wafer level is used, and wiring is formed between the semiconductor chips at the wafer level. Therefore, by using the semiconductor chip completed in the prior art, the manufacturing difficulty which was troublesome can be solved. In addition, since it does not use a medium such as interforce or PI adhesive, it has a reduction effect in terms of package size.

전술한 대로 본 실시예의 스택 패키지는 3개의 반도체 칩에 한하지 않고 그 이상 또는 그 이하로 형성할 수 있음은 물론이다. 다만, 최하단의 본딩 패드가 노출되도록 반도체 칩들을 접는 것이 바람직하며, 한편 짝수개의 반도체 칩을 형성하는 경우 최상층 반도체 칩의 본딩 패드가 상부로 노출되므로 하부의 솔더 볼 형성 시에 PCB를 이용하여 상부의 반도체 칩을 보호하는 것이 바람직하다.As described above, the stack package of the present embodiment is not limited to three semiconductor chips, but may be formed above or below. However, it is preferable to fold the semiconductor chips so that the lowermost bonding pads are exposed, and in the case of forming an even number of semiconductor chips, since the bonding pads of the uppermost semiconductor chip are exposed to the upper side, the upper portion of the upper surface of the uppermost semiconductor chip is formed using a PCB when forming the lower solder balls. It is desirable to protect the semiconductor chip.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. So far, the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. will be. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

이상에서 상세히 설명한 바와 같이 본 발명의 폴드형 칩 스택 패키지는 웨이퍼 레벨의 반도체 칩을 이용하고 또한 웨이퍼 레벨에서 반도체 칩 간에 배선을 형성함으로써, 종래 완성된 칩을 사용함으로써 발생했던 배선 형성의 제작상의 문제점을 해결한다.As described in detail above, the foldable chip stack package of the present invention uses a wafer-level semiconductor chip and forms a wiring between the semiconductor chips at the wafer level, thereby producing a problem in the formation of wiring formed by using a conventionally completed chip. Solve it.

또한, 패키지 형성에 매개체를 사용하지 않으므로 패키지의 사이즈 면에서 축소의 효과를 가진다.In addition, since the medium is not used to form the package, the size of the package is reduced.

Claims (13)

적층된 적어도 2 개의 반도체 칩;At least two semiconductor chips stacked; n은 자연수이고, 상기 적층된 반도체 칩들 중 하부에서 2n-1 번째의 반도체 칩 및 2n 번째 반도체 칩 사이는 일측면으로 형성되고 상기 2n 번째 반도체 칩 및 2n+1 번째 반도체 칩 사이는 상기 일측면에 대향하는 타측면으로 형성된 도전성 배선;을 포함하고,n is a natural number, and between the 2n-1th semiconductor chip and the 2nth semiconductor chip at the bottom of the stacked semiconductor chips is formed in one side, and the 2nth and 2n + 1th semiconductor chips are in the one side. It includes; conductive wiring formed on the other side facing, 상기 2n-1 번째의 반도체 칩의 본딩 패드와 상기 2n 번째 반도체 칩의 본딩 패드는 서로 반대방향을 향하게 배치되고 상기 2n 번째 반도체 칩의 본딩 패드와 상기 2n+1 번째 반도체 칩의 본딩 패드는 서로 마주보게 배치된 폴드형(Fold type) 칩 스택 패키지.The bonding pads of the 2n-1th semiconductor chip and the bonding pads of the 2nth semiconductor chip face each other and the bonding pads of the 2nth semiconductor chip and the bonding pads of the 2n + 1th semiconductor chip face each other. Fold type chip stack package. 제1 항에 있어서,According to claim 1, 상기 도전성 배선은 The conductive wiring is 캡슐화 물질(encapsulating material)에 의해 캡슐화되어 있는 것을 특징으로 하는 폴드형 칩 스택 패키지.A foldable chip stack package characterized by encapsulation by encapsulating material. 제2 항에 있어서,The method of claim 2, 상기 캡슐화 물질은 실리콘 또는 EMC(Epoxy molding compound)인 것을 특징으로 하는 폴드형 칩 스택 패키지.And the encapsulating material is silicon or an epoxy molding compound (EMC). 제1 항에 있어서,According to claim 1, 상기 폴드형 칩 스택 패키지는 상기 반도체 칩 사이에 형성된 접착 물질을 포함하는 것을 특징으로 하는 폴드형 칩 스택 패키지.The foldable chip stack package includes an adhesive material formed between the semiconductor chips. 제1 항에 있어서,According to claim 1, 상기 폴드형 칩 스택 패키지의 최하단 반도체 칩의 본딩 패드에 범프가 형성된 것을 특징으로 하는 폴드형 칩 스택 패키지.And a bump is formed on a bonding pad of a lowermost semiconductor chip of the foldable chip stack package. 제5 항에 있어서,The method of claim 5, 상기 범프는 솔더 볼(solder ball)인 것을 특징으로 하는 폴드형 칩 스택 패키지.The bump is a fold-type chip stack package, characterized in that the solder ball (solder ball). 상면으로 본딩 패드가 형성된 다수의 반도체 칩을 포함하는 웨이퍼를 칩 절단을 위한 스크라이브 라인(scribe line)을 따라 소정 깊이로 소잉(sawing)하는 단계;Sawing a wafer including a plurality of semiconductor chips having bonding pads formed on a top surface thereof to a predetermined depth along a scribe line for chip cutting; 칩 스택이 형성될 상기 반도체 칩들 사이의 상기 스크라이브 라인을 가로질러 도전성 배선을 형성하여 상기 반도체 칩들을 전기적으로 연결하는 단계;Electrically connecting the semiconductor chips by forming a conductive line across the scribe line between the semiconductor chips where a chip stack is to be formed; 상기 소잉된 깊이 이상까지 상기 웨이퍼를 백 그라인딩(back grinding)하는 단계; 및Back grinding the wafer to at least the sawed depth; And 상기 도전성 배선을 통해 연결된 상기 반도체 칩들을 지그재그로 접어 적층하는 단계;를 포함하는 폴드형(Fold type) 칩 스택 패키지 형성방법. A method of forming a fold type chip stack package comprising: stacking the semiconductor chips connected through the conductive lines in a zigzag manner. 제7 항에 있어서,The method of claim 7, wherein 상기 전기적 연결 단계 이후에,After the electrical connection step, 상기 스크라이브 라인을 가로질러 형성된 도전성 배선을 캡슐화 물질(encapsulating material)로 캡슐화하는 단계를 더 포함하는 폴드형 칩 스택 패키지 형성방법. And encapsulating the conductive wiring formed across the scribe line with an encapsulating material. 제8 항에 있어서,The method of claim 8, 상기 캡슐화 물질은 실리콘 또는 EMC(Epoxy molding compound)인 것을 특징으로 하는 폴드형 칩 스택 패키지 형성방법.And wherein said encapsulating material is silicon or an epoxy molding compound (EMC). 제7 항에 있어서,The method of claim 7, wherein 상기 적층 단계는 The lamination step 상기 반도체 칩 사이로 형성된 접착 물질을 이용하여 상기 반도체 칩들을 접착하는 것을 특징으로 하는 폴드형 칩 스택 패키지 형성방법.A method of forming a foldable chip stack package comprising bonding the semiconductor chips using an adhesive material formed between the semiconductor chips. 제7 항에 있어서,The method of claim 7, wherein 상기 적층단계에서,In the lamination step, 상기 지그재그로 접는 방법은 최하단 반도체 칩의 본딩 패드가 하부 면으로 노출도록 접는 방법인 것을 특징으로 하는 폴드형 칩 스택 패키지 형성방법.The zigzag folding method is a folding method of forming a foldable chip stack package, wherein the bonding pad of the lowermost semiconductor chip is folded to be exposed to the lower surface. 제11 항에 있어서,The method of claim 11, wherein 상기 적층 단계 이후에After the lamination step 상기 노출된 본딩 패드로 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 폴드형 칩 스택 패키지 형성방법.And forming bumps with the exposed bonding pads. 제12 항에 있어서,The method of claim 12, 상기 범프는 솔더 볼(solder ball)로 형성하는 것을 특징으로 하는 폴드형 칩 스택 패키지 형성방법.The bump is formed in a solder ball (solder ball) characterized in that the fold-type chip stack package forming method.
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