KR101001207B1 - 리드프레임을 이용한 칩 적층형 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 리드프레임과, 이것을 이용한 칩 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 독립적으로 분리된 다수개의 다이패드를 포함하는 리드프레임을 이용하여, 다이패드에 플립 칩을 매개로 하부칩을 부착하고, 이 하부칩 상에 리드와 와이어에 의하여 연결되는 상부칩을 적층 부착시킨 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 본 발명은 사각고리 구조의 파워접지바와, 상기 파워접지바의 각 모서리에 대응 배열되는 다수개의 제1리드와, 상기 제1리드의 외곽쪽에 배열되는 다수개의 제2리드와, 상기 파워접지바의 내주면 모서리를 따라 배열되는 다수개의 다이패드를 각기 독립적으로 소정의 배열을 이루도록 접착테이프상에 부착시킨 리드프레임; 및 다이패드상에 전기적 신호 교환 가능한 플립칩을 매개로 부착되는 하부칩과; 상기 하부칩 상에 접착수단에 의하여 적층되는 상부칩과; 상기 상부칩의 본딩패드와 상기 제1리드, 상기 상부칩의 본딩패드와 상기 제2리드간에 연결되는 전도성 와이어와; 상기 상부칩 및 하부칩, 와이어, 제1리드 및 제2리드를 포함하는 리드프레임의 상부에 걸쳐 몰딩되되, 상기 제1 및 제2리드의 저면, 상기 본딩패드의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지; 를 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지 및 그 제조 방법을 제공한다.
반도체 패키지, 칩 적층형, 리드프레임, 다이패드, 리드, 상부칩, 하부칩, 접착테이프
Description
본 발명은 리드프레임을 이용한 칩 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 독립적으로 분리된 다수개의 다이패드를 포함하는 리드프레임을 이용하여, 다이패드에 플립 칩을 매개로 하부칩을 부착하고, 이 하부칩 상에 리드와 와이어에 의하여 연결되는 상부칩을 적층 부착시킨 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
통상적으로 반도체 패키지 제조용 기판의 한 종류로서, 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 부착되는 칩탑재판과, 상기 사이드프레임과 칩탑재판의 각 꼭지점 위치를 일체가 되도록 상호 연결하는 타이바와, 상기 사이드프레임으로부터 상기 칩탑재판의 사방 모서리에 인접 배열되는 다수의 리드 등을 포함하여 구성되어 있다.
최근에는, 리드프레임의 구조를 칩탑재판과 리드 등이 일체로 연결된 구조가 아니고 각기 독립적으로 분리된 퓨전쿼드(fusionqusd)와 같은 형태로 개선하여 경박단소화를 실현하면서도 열방출 효과를 크게 얻을 수 있는 등의 반도체 패키지를 제조하고 있다.
이러한 퓨전쿼드 구조를 갖는 리드프레임은 단일 칩을 봉지시킨 반도체 패키지를 제조하는데에는 유용하지만, 반도체 칩을 적층시켜 고집적화를 실현하는 칩 적층형 패키지를 제조하는데에는 한계가 있었다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 리드와, 접지바와, 파워접지바 등이 각기 독립적으로 접착테이프상에 부착되어 지지되는 퓨전쿼드 리드프레임을 이용하되, 칩이 부착되는 다이패드 영역에 다수개의 다이패드를 구성시킨 리드프레임을 이용하여 각 다이패드에 플립 칩을 매개로 하부칩을 부착하고, 이 하부칩 상에 리드와 와이어에 의하여 연결되는 상부칩을 적층 부착시킨 새로운 구조의 칩 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는:
사각고리 구조의 파워접지바와, 상기 파워접지바의 각 모서리에 대응 배열되는 다수개의 제1리드와, 상기 제1리드의 외곽쪽에 배열되는 다수개의 제2리드와, 반도체 칩을 부착시킬 수 있도록 상기 파워접지바의 내주면 모서리를 따라 배열되는 다수개의 다이패드를 각기 독립적으로 소정의 배열을 이루도록 접착테이프상에 부착시킨 리드프레임과; 상기 다이패드상에 전기적 신호 교환 가능한 플립칩을 매개로 부착되는 하부칩과; 상기 하부칩 상에 접착수단에 의하여 적층되는 상부칩과; 상기 상부칩의 본딩패드와 상기 제1리드, 상기 상부칩의 본딩패드와 상기 제2리드간에 연결되는 전도성 와이어와; 상기 상부칩 및 하부칩, 와이어, 제1리드 및 제2리드를 포함하는 리드프레임의 상부에 걸쳐 몰딩되되, 상기 제1 및 제2리드의 저면, 상기 본딩패드의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지; 를 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지를 제공한다.
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상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는:
사각고리 구조의 파워접지바와, 상기 파워접지바의 각 모서리에 대응 배열되는 다수개의 제1리드와, 상기 제1리드의 외곽쪽에 배열되는 다수개의 제2리드와, 상기 파워접지바의 내주면 모서리를 따라 배열되는 다수개의 다이패드가 각기 독립적으로 접착테이프상에 부착된 리드프레임의 제공 단계와; 상기 다이패드상에 하 부칩을 부착하되, 상기 다이패드와 하부칩의 본딩패드를 전기적 신호 교환 가능한 플립칩을 매개로 연결하는 하부칩 부착 단계와; 상기 하부칩 상에 접착수단을 매개로 상부칩을 적층시키는 단계와; 상기 상부칩의 본딩패드와 상기 제1리드를 전도성 와이어로 연결하는 동시에 상기 상부칩의 본딩패드와 상기 제2리드간에 전도성 와이어로 연결하는 와이어 본딩 단계와; 상기 제1 및 제2리드의 저면, 상기 본딩패드의 저면이 외부로 노출되도록 상기 상부칩 및 하부칩, 와이어, 제1리드 및 제2리드를 포함하는 리드프레임의 상부에 걸쳐 몰딩 컴파운드 수지로 봉지하는 몰딩 단계; 를 포함하는 것을 특징으로 하는 칩 적층형 반도체 패키지 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 리드와, 접지바와, 파워접지바, 다이패드 등을 각기 독립적으로 접착테이프상에 부착시킨 리드프레임을 이용하여 칩 적층형 패키지를 용이하게 제작할 수 있다.
즉, 다이패드에 플립 칩을 매개로 하부칩을 부착한 후, 이 하부칩 상에 상부칩을 적층 부착시킴으로써, 고집적화를 실현할 수 있는 새로운 구조의 칩 적층형 반도체 패키지를 제공할 수 있다.
또한, 다이패드, 리드 등의 저면에 외부로 노출되어, 칩에서 발생된 열을 외부로 방출시키는 열 방출 효과를 크게 얻을 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 리드프레임을 나타내는 평면도 및 측단면도이다.
본 발명에 따른 리드프레임은 리드, 다이패드, 파워접지바 등이 일체로 제작된 것이 아니고, 리드, 다이패드, 파워접지바 등을 각기 독립적으로 분리 가능한 상태로 제작한 후, 설계자나 커스토머가 원하는 구조의 리드프레임 패키지에 맞게 접착테이프상에 부착시켜 배열시킨 점에 주안점이 있다.
즉, 리드, 다이패드, 파워접지바 등의 갯수 및 면적을 달리하면서, 접착테이프상에 원하는 위치에 부착시켜 여러가지 배열 구조로 제작할 수 있는 점에 특징이 있다.
본 발명의 바람직한 리드프레임(10)은 사각고리 구조의 파워접지바(12)가 중앙부에 배열되고, 특히 상기 파워접지바(12)의 내주면 모서리를 따라 하부칩을 부착할 수 있는 다수개의 다이패드(14)가 배열된다.
또한, 상기 파워접지바(12)의 외주면 모서리에 다수개의 제1리드(16)가 대응 배열되고, 상기 제1리드(16)의 외곽쪽에 다수개의 제2리드(18)가 대응 배열된다.
이렇게, 상기 파워접지바(12)의 내주면 모서리를 따라 다수개의 다이패드(14)를 배열함에 따라 칩 적층형 패키지를 용이하게 제작할 수 있다.
여기서, 상기와 같은 구조의 리드프레임을 이용한 칩 적층형 반도체 패키지를 제조하는 방법을 설명하면 다음과 같다.
첨부한 도 2는 도 1의 리드프레임을 이용하여 칩 적층형 반도체 패키지를 제조하는 방법을 순서대로 나타낸 단면도이다.
먼저, 사각고리 구조의 파워접지바(12)와, 상기 파워접지바(12)의 각 모서리에 대응 배열되는 다수개의 제1리드(16)와, 상기 제1리드(16)의 외곽쪽에 배열되는 다수개의 제2리드(18)와, 상기 파워접지바(12)의 내주면 모서리를 따라 배열되는 다수개의 다이패드(14)가 각기 독립적으로 접착테이프(20)상에 부착된 리드프레임(10)이 패키지 제조라인에 로딩된다.
다음으로, 상기 다수개의 다이패드(14)상에 하부칩(22)을 부착하는 공정이 진행되는데, 상기 하부칩(22)의 저면에 배열된 본딩패드와 이에 대응되는 각 다이패드(14)를 전기적 신호 교환 가능한 전도성 플립칩(24)으로 연결하며 부착시킨다.
이어서, 상기 하부칩(22) 상에 에폭시와 같은 접착수단(26)을 매개로 상부칩(28)을 적층시키는 바, 접착수단(26)은 절연 역할을 하면서 하부칩(22)과 상부칩(28)을 상호 접착시키는 역할을 하게 되고, 적층된 상부칩(28)의 상면에 본딩패드들이 배열된 상태가 된다.
연이어, 상기 상부칩(28)의 본딩패드와 상기 제1리드(16)를 전도성 와이어(30)로 연결하고, 또한 상기 상부칩(28)의 본딩패드와 상기 제2리드(18)를 전도성 와이어(30)로 연결하는 와이어 본딩 단계가 진행된다.
다음으로, 몰딩 컴파운드 수지(32)에 의한 몰딩 공정이 진행되는 바, 상기 상부칩(28) 및 하부칩(22), 와이어(30), 제1리드(16) 및 제2리드(18)를 포함하는 리드프레임(10)의 상부가 몰딩 컴파운드 수지(32)로 몰딩된다.
최종적으로, 상기 리드 및 다이패드를 접착 지지하고 있던 접착테이프(20)를 분리(detach)함으로써, 상기 다수개의 다이패드(14)와, 제1리드(16) 및 제2리드(18) 등의 저면이 외부로 노출되는 칩 적층형 패키지가 완성된다.
이와 같이, 다수개의 다이패드와 리드가 독립적으로 접착테이프에 부착된 리드프레임을 이용하여 새로운 구조의 칩 적층형 패키지를 용이하게 제조할 수 있고, 각 다이패드 및 리드들이 외부로 노출됨에 따른 열 방출 효과도 크게 얻을 수 있다.
도 1은 본 발명에 따른 리드프레임을 나타내는 평면도 및 측단면도,
도 2는 도 1의 리드프레임을 이용하여 칩 적층형 반도체 패키지를 제조하는 방법을 순서대로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 리드프레임 12 : 파워접지바
14 : 다이패드 16 : 제1리드
18 : 제2리드 20 : 접착테이프
22 : 하부칩 24 : 플립칩
26 : 접착수단 28 : 상부칩
30 : 와이어 32 : 몰딩 컴파운드 수지
Claims (3)
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- 사각고리 구조의 파워접지바와, 상기 파워접지바의 각 모서리에 대응 배열되는 다수개의 제1리드와, 상기 제1리드의 외곽쪽에 배열되는 다수개의 제2리드와, 반도체 칩을 부착시킬 수 있도록 상기 파워접지바의 내주면 모서리를 따라 배열되는 다수개의 다이패드를 각기 독립적으로 접착테이프상에 부착된 리드프레임과;상기 다이패드상에 전기적 신호 교환 가능한 플립칩을 매개로 부착되는 하부칩과;상기 하부칩 상에 접착수단에 의하여 적층되는 상부칩과;상기 상부칩의 본딩패드와 상기 제1리드, 상기 상부칩의 본딩패드와 상기 제2리드간에 연결되는 전도성 와이어와;상기 상부칩 및 하부칩, 와이어, 제1리드 및 제2리드를 포함하는 리드프레임의 상부에 걸쳐 몰딩되되, 상기 제1 및 제2리드의 저면, 상기 본딩패드의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지;를 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
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| KR100352118B1 (ko) * | 1996-12-06 | 2002-12-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지구조 |
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- 2008-11-17 KR KR1020080113762A patent/KR101001207B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352118B1 (ko) * | 1996-12-06 | 2002-12-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지구조 |
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