KR100996331B1 - Interconnection line for semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 소자용 배선의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 알루미늄 금속 배선에서 힐락(hill lock)과 같은 돌출현상(side Al extrusion)을 방지하는데 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a wiring for a semiconductor device, and a technical problem to be solved is to prevent side al extrusion such as hill lock in aluminum metal wiring.
이를 위해, 본 발명은 반도체 기판 위에 하부 티타늄, 알루미늄, 상부 티타늄, 질화 티타늄을 순차적으로 증착하여 금속 막을 형성하는 금속 막 형성 단계와, 금속 막 위에 반사 방지막을 형성하는 반사 방지막 형성 단계와 반사 방지막 위에 포토레지스트를 도포, 노광 및 식각하여 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성 단계와, 포토레지스트 패턴을 통하여 노출된 금속 막을 식각하여 금속 배선을 형성하는 식각 단계와, 금속 배선을 산소 분위기에서 어닐링(annealing)하여 금속 배선의 측벽에 산화막이 형성되도록 하는 1차 어닐링 단계와, 금속 배선을 질소 분위기에서 어닐링하는 2차 어닐링 단계로 이루어진 반도체 소자용 배선 및 그 제조 방법을 제공한다.To this end, the present invention is a metal film forming step of forming a metal film by sequentially depositing the lower titanium, aluminum, upper titanium, titanium nitride on the semiconductor substrate, the anti-reflection film forming step of forming an anti-reflection film on the metal film and on the anti-reflection film A photoresist pattern forming step of forming a photoresist pattern by applying, exposing and etching the photoresist; an etching step of forming a metal wiring by etching the exposed metal film through the photoresist pattern; and annealing the metal wiring in an oxygen atmosphere ( Provided are a first annealing step of annealing to form an oxide film on a sidewall of a metal wiring, and a second annealing step of annealing the metal wiring in a nitrogen atmosphere, and a method of manufacturing the same.
힐락, 원형결함, 질화산화막, 소킹, 어닐링 Heilac, Circular defect, Nitride, Soaking, Annealing
Description
본 발명은 반도체 소자용 배선의 제조 방법에 관한 것으로서, 좀 더 구체적으로 말하자면 알루미늄 금속 배선이 절연 층으로부터 분리되는 현상을 방지 할 수 있으며, 알루미늄 금속 배선의 측벽이 돌출되는 힐락 현상을 방지 할 수 있고, 알루미늄 금속 배선의 원형결함을 방지 할 수 있는 반도체 소자용 배선의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a wiring for a semiconductor device, and more specifically, to prevent the phenomenon in which the aluminum metal wiring is separated from the insulating layer, and to prevent the hillock phenomenon in which the sidewall of the aluminum metal wiring protrudes. And a method for manufacturing a wiring for a semiconductor device which can prevent a circular defect of an aluminum metal wiring.
최근 반도체 소자가 고 집적화됨에 따라 배선의 구조도 급속하게 변화되고 있다. 특히 고 집적화를 위해서 금속 배선의 두께 및 폭은 점차적으로 감소하는 경향을 보이고 있는데, 이렇게 감소됨에 따라 여러 가지 문제가 발생하고 있다. 예를 들면 금속 식각(etching)을 거친 후에 내부 조직을 고르게 하기 위해 어닐링 공정을 거친다. Recently, as semiconductor devices have been highly integrated, the structure of wirings is rapidly changing. In particular, for the purpose of high integration, the thickness and width of the metal wires tend to gradually decrease, and as such a reduction occurs, various problems occur. For example, the metal is etched and then annealed to even out the internal structure.
이때, 금속 배선을 이루는 알루미늄이 어닐링에 의한 열에너지를 받으면서 결정이 성장(grain growth)하게 되고 팽창을 하게 된다. At this time, as the aluminum constituting the metal wiring receives thermal energy by annealing, crystals grow (grain growth) and expand.
그로 인해 어닐링 공정에서 금속 배선과 주변물질과의 열팽창 계수의 차이로 인해 발생하는 압축력에 의해 금속 배선이 절연 층으로 분리되고, 다른 금속 배선과 접촉하는 힐락(hill lock)과 같은 돌출(side Al extrusion) 현상과 원형 결함(circular defect)이 발생하고 있다.As a result, in the annealing process, the metal wire is separated into an insulating layer by the compressive force generated by the difference in the coefficient of thermal expansion between the metal wire and the surrounding material, and a side lock extrusion such as a hill lock in contact with another metal wire is performed. ) And circular defects are occurring.
여기서, 상기 힐락은 고집적 소자에서 금속 배선과 금속 배선 사이를 근접시켜 완성된 소자의 신뢰성 테스트에서 전자이동(electromigration:EM)으로 인한 불량을 유발시킨다. Here, the Hillock is in close proximity between the metal wiring and the metal wiring in the high-density device, causing a defect due to electromigration (EM) in the reliability test of the completed device.
또한, 상기 원형 결함은 반도체 소자 제조 공정에 있어서 금속 식각 공정을 진행 하게 되면 웨이퍼 가장자리 영역에 금속 잔류물이 다수 존재하게 되어 어닐링 공정 등에서 상기 금속이 산화 막과 붙어 있지 못하고 떨어지게 되어 정상 패턴 상에 문제를 야기한다. In addition, the circular defect may cause a large amount of metal residues in the wafer edge region when the metal etching process is performed in the semiconductor device manufacturing process. Cause.
본 발명은 상기와 같은 종래기술의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 알루미늄 금속 배선이 절연 층으로부터 분리되는 현상을 방지 할 수 있는 반도체 소자용 배선의 제조방법을 제공하는데 있다. The present invention is to overcome the problems of the prior art as described above, an object of the present invention is to provide a method for manufacturing a semiconductor device wiring that can prevent the phenomenon that the aluminum metal wiring is separated from the insulating layer.
본 발명의 다른 목적은 알루미늄 금속 배선의 측벽이 돌출되는 힐락 현상을 방지 할 수 있는 반도체 소자용 배선의 제조방법을 제공하는데 있다. Another object of the present invention is to provide a method for manufacturing a wiring for a semiconductor device, which can prevent a hillock phenomenon from which sidewalls of an aluminum metal wiring protrude.
본 발명의 또 다른 목적은 알루미늄 금속 배선의 원형결함을 방지 할 수 있는 반도체 소자용 배선의 제조 방법을 제공하는데 있다.Still another object of the present invention is to provide a method for manufacturing a wiring for a semiconductor device, which can prevent a circular defect of an aluminum metal wiring.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자용 배선 의 제조 방법은 반도체 기판 위에 하부 티타늄, 알루미늄, 상부 티타늄, 질화 티타늄을 순차적으로 증착하여 금속 막을 형성하는 금속 막 형성 단계와, 상기 금속 막 위에 반사 방지막을 형성하는 반사 방지막 형성 단계와, 상기 반사 방지막 위에 포토레지스트를 도포, 노광 및 식각하여 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성 단계와, 상기 포토레지스트 패턴을 통하여 노출된 금속 막을 식각하여 금속 배선을 형성하는 식각 단계와, 상기 금속 배선을 산소 분위기에서 어닐링하여 금속 배선의 측벽에 산화막이 형성되도록 하는 1차 어닐링 단계 및 상기 금속 배선을 질소 분위기에서 어닐링하는 2차 어닐링 단계로 이루어질 수 있다. In order to achieve the above object, a method of manufacturing a semiconductor device wiring according to the present invention includes forming a metal film by sequentially depositing lower titanium, aluminum, upper titanium, and titanium nitride on a semiconductor substrate, and forming the metal film; Forming an antireflection film thereon; forming a photoresist pattern by applying, exposing, and etching photoresist on the antireflection film; and etching the exposed metal film through the photoresist pattern. An etching step of forming a metal wiring, an annealing step of annealing the metal wiring in an oxygen atmosphere to form an oxide film on the sidewall of the metal wiring, and a second annealing step of annealing the metal wiring in a nitrogen atmosphere. .
상기 1차 어닐링 단계는 산소를 9000~10000 SCCM(Standard Cubic Centimeter per Minute)으로 공급할 수 있다.The first annealing step may supply oxygen at 9000 to 10,000 SCCM (Standard Cubic Centimeter per Minute).
상기 1차 어닐링 단계는 산소를 2~8분 동안 공급 할 수 있다.The first annealing step may supply oxygen for 2-8 minutes.
상기 금속 막 형성 단계는 상기 하부 티타늄과 상기 알루미늄 사이에 질화 티타늄을 더 형성할 수 있다. The forming of the metal film may further form titanium nitride between the lower titanium and the aluminum.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자용 배선은 반도체 기판 위에 형성된 하부 티타늄과 상기 하부 티타늄 위에 형성된 알루미늄과 상기 알루미늄 위에 형성된 상부 티타늄과 상기 상부 티타늄 위에 형성된 질화 티타늄 및, 상기 알루미늄의 측벽에 형성된 산화 막으로 이루어질 수 있다. 상기 하부 티타늄과 상기 알루미늄 사이에 질화 티타늄이 더 형성될 수 있다.In order to achieve the above object, a semiconductor device wiring according to the present invention includes a lower titanium formed on a semiconductor substrate, aluminum formed on the lower titanium, upper titanium formed on the aluminum, titanium nitride formed on the upper titanium, and sidewalls of the aluminum. It may be made of an oxide film formed on. Titanium nitride may be further formed between the lower titanium and the aluminum.
상술한 바와 같이, 본 발명에 따른 반도체 소자용 배선의 제조 방법은 금속 배선에 산소 어닐링을 하여 금속 배선 표면에 산화 막을 형성시켜 줌으로써, 금속 배선이 절연 층으로부터 분리되는 현상, 금속 배선의 측벽이 돌출되는 힐락 현상, 또 다른 현상인 금속 배선의 원형결함을 방지할 수 있다.As described above, in the method for manufacturing a semiconductor device wiring according to the present invention, oxygen annealing is performed on the metal wiring to form an oxide film on the surface of the metal wiring, whereby the metal wiring is separated from the insulating layer, and the sidewall of the metal wiring protrudes. It is possible to prevent the hillock phenomenon, which is another phenomenon, a circular defect of the metal wiring.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시 예를 첨부된 도면을 참 조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.
도 1은 본 발명에의 일실시예에 따른 반도체 소자용 배선의 제조 방법을 도시한 순서도이다. 1 is a flowchart illustrating a method of manufacturing a wiring for a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 소자용 배선의 제조 방법은 금속 막 형성 단계(S1), 반사 방지막 형성 단계(S2), 포토레지스트패턴 형성 단계(S3), 식각 단계(S4), 산소 분위기에서 어닐링 하여 금속 배선 측벽에 산화 막을 형성하는 1차 어닐링 단계(S5) 및 금속배선을 질소 분위기에서 어닐링 하는 2차 어닐링 단계(S6)를 포함한다.Referring to FIG. 1, the method for manufacturing a semiconductor device wiring according to an embodiment of the present invention may include a metal film forming step (S1), an antireflection film forming step (S2), a photoresist pattern forming step (S3), and an etching step ( S4), a first annealing step (S5) of annealing in an oxygen atmosphere to form an oxide film on the metal wiring sidewalls, and a second annealing step (S6) of annealing the metal wiring in a nitrogen atmosphere.
도 2a내지 도 2f는 반도체 소자용 배선의 제조 방법을 설명하기 위한 단면도이다. 2A to 2F are cross-sectional views for explaining a method for manufacturing a semiconductor device wiring.
먼저 도 2a를 참조하면, 상기 금속 막 형성 단계는(S1)에서는 반도체 소자가 형성된 반도체 기판(110) 위에 금속 막(120)을 형성한다.First, referring to FIG. 2A, in the forming of the metal film (S1), the
즉, 반도체 기판(110) 위에 하부 티타늄(121), 알루미늄(122), 상부 티타늄(124), 질화티타늄(125)을 순차적으로 형성한다.That is, the
여기서 알루미늄은 2000~4500Å으로 형성한다. Here, aluminum is formed in 2000-4500Å.
상기 티타늄(121)은 전기저항이 작은 배선이나 배선 간 연결(컨택:contact) 에 사용되는 재료이다. 상기 질화티타늄(125)은 불활성 분위기에서는 적당한 전도성을 지닌 질화물이 되고 고온에서는 많은 물질에 대하여 안정적이다. 또한 상기 질화티타늄(125)은 크랙(crack)을 효과적으로 방지하여 마스크 작업이나 재작업 시 현상액(developer)의 침투를 막아 알루미늄(122)의 부식 및 변질을 방지하여 수율 저하를 방지하기 위해 사용되어진다. The
이러한 금속 막 형성 단계(S1)에서는 물리 기상 증착(Physical Vapor Deposition:PVD)종류 중 스퍼터링(sputtering) 방식을 사용한다. In the metal film forming step S1, a sputtering method is used among physical vapor deposition (PVD) types.
이로 인해 기판의 표면에 기복이 존재하는 경우에도 증착이 균일하게 잘 이루어지게 된다. 상기 한 방식은 이베포레이션(Evaporation:증류)과 화학 기상 증착(Chemical Vapor Deposition, CVD) 방식을 사용할 수도 있다.This ensures uniform deposition even when there is an ups and downs on the surface of the substrate. One such method may use evaporation and chemical vapor deposition (CVD).
도 2b를 참조하면, 상기 반사 방지막 형성 단계(S2)에서는 상기 질화티타늄(125) 위에 반사방지막(130)(예를 들면, ARC SION:Anti??Reflective Coating SIlicon Oxy Nitride)을 형성 시켜 준다. 상기 반사방지막(130)을 형성하는 방법은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성하되, 플라즈마 챔버(Chamber)에서 기판의 상부 및 하부에서 각각 온도조절을 실시하는 것이 바람직하다.Referring to FIG. 2B, in the anti-reflection film forming step S2, an anti-reflection film 130 (eg, ARC SION: Anti ?? Reflective Coating SIlicon Oxy Nitride) is formed on the
상기 반사방지막은(130)은 금속 배선 패턴 시 물체의 표면이 고르지 않고 울퉁불퉁한 상태에서 빛이 비추어져서 반사되는 빛들이 각각 다양한 방향으로 반사되어 나가는 것 등의 불량을 방지하기 위해 형성 시켜주는 것으로 광원의 반사 도를 줄여 원하는 포토레지스트(photoresist) 패턴의 프로파일(profile)을 획득 할 수 있도록 한다. The
도 2c를 참조하면, 상기 포토레지스트 패턴 형성 단계(S3)에서는 반사 방지막 위에 포토레지스트를 도포, 노광 및 식각하여 포토레지스트 패턴을 형성시켜 준다. 상기 포토레지스트 패턴의 형성은 집적 회로에서 소자와의 접촉(ohmic, schottky), 소자들 간의 연결(interconnection), 칩과 외부 회로와의 연결의 세 가지 기능을 갖고 있는 포토레지스트의 형성을 하기 위한 단계이다.Referring to FIG. 2C, in the photoresist pattern forming step (S3), a photoresist pattern is formed by coating, exposing, and etching the photoresist on the anti-reflection film. The formation of the photoresist pattern is a step for forming a photoresist having three functions in the integrated circuit: ohmic, schottky, interconnection between the elements, and interconnection between the chip and the external circuit. to be.
다음, 도 2d를 참조하면, 상기 식각 단계(S4)에서는 상기 포토레지스트 패턴을 통해 노출 된 금속 막(120)을 식각하여 금속 배선(120a)을 형성한다. 이에 따라, 포토레지스트 패턴으로 막혀진 부분의 아래에 있는 금속 막은 그대로 유지가 되고 포토레지스트 패턴이 사라진 부분의 금속 막은 식각이 되게 되어 반도체 기판에 원하는 형태의 금속 배선(120a)이 형성되게 된다. Next, referring to FIG. 2D, in the etching step S4, the
금속 배선(120a) 형성 후 세정(cleaning)을 하여 파티클(particle)을 제거한다.Particles are removed by cleaning after the
도 2e를 참조하면, 상기 1차 어닐링(annealing)단계(S5)에서는 식각 된 금속 배선(120a)이 안착된 공정 챔버에 산소를 10000 SCCM 이하로 공급한다. 본 발명은 바람직하게 9000~10000 SCCM(Standard Cubic Centimeter per Minute) 정도로 공급 하고 300~500℃조건에서 5분 이하로 어닐링(이를 산소 소킹이라고도 한다.)을 한다. 바람직하게 본 발명에서는 상기 1차 어닐링 시 1분으로 한다. 이때 산소의 어닐링 시간을 5분 이하로 정하는 것은 5분을 초과할 경우 반응하는 산화막(123)의 두께가 두꺼워져서 전체적인 금속 배선(120b)의 크기가 커지게 되기 때문이다. Referring to FIG. 2E, in the first annealing step S5, oxygen is supplied to the process chamber on which the
도 2f를 참조하면, 상기 2차 어닐링단계(S6)에서는 질소 어닐링을 한다. 상기 산화막(123)이 형성된 금속 배선(120b)이 안착된 공정 챔버에서 산소를 모두 펌핑(pumping)하고 질소를 7000~9000 SCCM 정도로 넣는다. 또한 300~500℃조건에서 20분~40분 동안 어닐링을 한다. 이에 따라 알루미늄과 상, 하부에 있는 티타늄이 상호 결합하면서 타이 알루미늄(TIALx)이 형성된다. Referring to FIG. 2F, nitrogen annealing is performed in the secondary annealing step S6. In the process chamber in which the metal wiring 120b on which the
즉, 상기 타이 알루미늄은 알루미늄(122b)보다 더 강한 물리적 특성을 가지고 있으며, 탄성계수가 높아 전자이동(electromigration;EM)에 따른 분자 진동 후 복원되는 속도가 빠르다. 또한, 열팽창계수가 낮고 전류 밀도가 높아짐에 따라 발생되는 열적 스트레스에 대해 저항력이 강하다. That is, the tie aluminum has stronger physical properties than
따라서 상기 타이 알루미늄은 알루미늄(122b)의 전자 이동에 따른 스트레스에 강하므로 상기 알루미늄(122)에 힐락이 발생하는 것을 방지할 수 있다.Therefore, since the tie aluminum is resistant to the stress caused by electron movement of the
도 3a 및 도3b는 본 발명의 일실시예에 따른 반도체 소자용 배선을 도시한 단면도이다. 3A and 3B are cross-sectional views illustrating wirings for a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 3a를 참조하면, 금속 배선(120b) 중에서 알루미늄(122b)의 측벽에 산화 막(123)이 형성되어 있음으로써. 각종 고온 공정에서 알루미늄(122b)과 주변 물질과의 열팽창 계수의 차이로 인해 발생하는 압축력에 의해 금속 배선(120b)이 절연 층으로부터 분리되는 현상과, 다른 금속 배선과 접촉하는 힐락(hill lock)과 같은 돌출(side Al extrusion) 현상과, 원형 결함 (circular defect)이 발생되는 현상을 방지할 수 있다. First, referring to FIG. 3A, an
또한, 도 3b를 참조하면, 본 발명은 하부 티타늄(121a)과 알루미늄(122b) 사이에 질화 티타늄(225)이 더 형성된 반도체 소자용 배선을 제공 할 수 있다. 상기 질화 티타늄(225)은 금속 배선(120c) 사이의 상호 확산을 방지, 도전성 확보 및 접착성 확보를 위해서 사용할 수 있다. In addition, referring to FIG. 3B, the present invention may provide a semiconductor device wiring in which a
따라서 각종 고온 공정에서 상기 알루미늄(122b)은 상기 질화 티타늄(225)에 의해 반도체 기판(110)과 반응하지 않게 되고, 또한 상기 알루미늄(122b)이 반도체 기판(110)으로 확산 되지 않게 된다.Therefore, the
이에 따라, 본 발명에 따른 반도체 소자용 배선의 제조 방법은 금속 배선에 어닐링을 하여 금속 배선 표면에 산화 막을 형성시켜 줌으로서, 금속 배선이 절연 층으로부터 분리되는 현상, 금속 배선의 측벽이 돌출되는 힐락 현상, 또 다른 현상인 금속 배선의 원형결함을 방지할 수 있다.Accordingly, in the method for manufacturing a semiconductor device wiring according to the present invention, by annealing the metal wiring to form an oxide film on the surface of the metal wiring, the phenomenon in which the metal wiring is separated from the insulating layer, and the hillock in which the sidewall of the metal wiring protrudes It is possible to prevent the circular defect of the metal wiring, which is another phenomenon.
이상에서 설명한 것은 반도체 소자용 배선의 제조 방법을 실시하기 위한 하나의 실시 예에 불과한 것으로서, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허 청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out a method for manufacturing a wiring for a semiconductor element, and the present invention is not limited to the above-described embodiment, and the subject matter of the present invention is claimed in the following claims. Without departing from the scope of the present invention, any person having ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.
도 1은 본 발명의 일실시예에 따른 반도체 소자용 배선의 제조 방법을 도시한 순서도이다.1 is a flowchart illustrating a method of manufacturing wiring for a semiconductor device according to an embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자용 배선의 제조 방법을 설명하기 위한 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device wiring in accordance with an embodiment of the present invention.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 소자용 배선을 도시한 단면도이다.3A and 3B are cross-sectional views illustrating wirings for a semiconductor device according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
110: 절연 막 120: 금속 막 110: insulation film 120: metal film
120a:금속 배선 120a: metal wiring
121: 금속 막에 형성된 하부 티타늄121: lower titanium formed in the metal film
121a:금속 배선에 형성된 하부 티타늄 121a: Bottom titanium formed on metal wiring
122: 금속 막에 형성된 알루미늄 122: aluminum formed in the metal film
123: 산화알루미늄123: aluminum oxide
124: 금속 막에 형성된 상부 티타늄124: upper titanium formed in the metal film
125: 금속 막에 형성된 질화티타늄125: titanium nitride formed on the metal film
130: 반사방지막 225: 질화티타늄 130: antireflection film 225: titanium nitride
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