KR100992664B1 - Method for manufacturing circuit board - Google Patents

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Abstract

본 발명은, 제1절연층과 제1도체층이 상하로 적층된 단면적층판을 준비하고, 상기 제1절연층에서 칩의 단자부가 놓여질 상면 부분에 가이드홀을 가공하는 단계와, 상기 가이드홀에 솔더를 도포하여 솔더면을 형성하는 단계와, 상기 단자부가 상기 솔더면을 바라보도록 상기 칩을 상기 제1절연층의 상부에 배치한 후 상기 단자부를 상기 가이드홀 측에 삽입하여 솔더링하는 단계와, 상기 제1절연층의 상부에서 상기 칩을 감싸도록 제2절연층과 제2도체층을 각각 적층하여 칩이 실장된 형태의 회로기판을 제조하는 단계와, 상기 가이드홀 부분에 대응되는 제1도체층과 제1절연층 부분을 레이저 드릴링 가공하여 비아홀을 형성하는 단계와, 상기 제1도체층과 상기 단자부가 도통하도록 상기 비아홀 부분을 동도금하는 단계, 및 상기 제1도체층 및 제2도체층에 각각 회로를 형성하는 단계를 포함하는 회로기판 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of preparing a cross-sectional laminate in which a first insulating layer and a first conductor layer are stacked up and down, and processing a guide hole in an upper surface portion on which a terminal of a chip is to be placed in the first insulating layer. Forming a solder surface by applying solder, placing the chip on the upper portion of the first insulating layer so that the terminal portion faces the solder surface, and inserting and soldering the terminal portion to the guide hole side; Stacking the second insulating layer and the second conductor layer to surround the chip on the first insulating layer, respectively, to fabricate a circuit board in which the chip is mounted; and a first conductor corresponding to the guide hole portion. Laser drilling the layer and the first insulating layer portion to form a via hole, and copper plating the via hole portion so that the first conductor layer and the terminal portion are connected, and the first conductor layer and the second conductor layerIt provides a circuit board manufacturing method comprising the step of forming a circuit, respectively.

개시된 회로기판 제조방법에 따르면, 회로기판의 도체층과 회로기판에 내장된 칩의 단자부를 상호 연결하는 비아홀을 레이저 드릴링으로 가공할 경우, 칩의 단자부를 감싸고 있는 솔더면에 의해 가공 정확도의 허용치가 확대됨에 따라, 레이저 드릴링 가공 편차 발생시에도 회로기판의 도체층과 칩의 단자부 간의 접속 성능을 안정적으로 유지할 수 있고 접속의 신뢰성을 향상시킬 수 있다.According to the disclosed method for manufacturing a circuit board, when the via hole interconnecting the conductor layer of the circuit board and the terminal portion of the chip embedded in the circuit board is processed by laser drilling, the tolerance of the machining accuracy is increased by the solder surface surrounding the terminal portion of the chip. As it is enlarged, the connection performance between the conductor layer of the circuit board and the terminal portion of the chip can be stably maintained and the reliability of the connection can be improved even when a laser drilling machining deviation occurs.

Description

회로기판 제조방법{Method for manufacturing circuit board}Circuit board manufacturing method {Method for manufacturing circuit board}

본 발명은, 회로기판 제조방법에 관한 것으로서, 보다 상세하게는 칩 실장이 가능한 회로기판 제조방법에 관한 것이다.The present invention relates to a circuit board manufacturing method, and more particularly to a circuit board manufacturing method capable of chip mounting.

일반적으로 회로기판 내에 칩(전자부품)을 실장하는 방식은 종래에 다양하게 개시되어 있다. 그 예로서, 먼저 회로기판 내에 칩을 내장하고, 상기 칩의 단자부에 대응되는 회로기판 부분을 드릴링하여 비아홀을 형성한 다음, 상기 회로기판의 도체층(동박층)과 칩의 단자부 간을 상호 연결하는 방식이 있다. In general, various methods of mounting a chip (electronic component) in a circuit board have been disclosed in the related art. As an example, first, a chip is embedded in a circuit board, and a via hole is formed by drilling a portion of the circuit board corresponding to the terminal portion of the chip, and then interconnecting the conductor layer (copper layer) of the circuit board and the terminal portion of the chip. There is a way.

그런데, 이러한 경우 상기 단자부를 위한 비아홀을 상기 회로기판 상에 정위치에 가공하기 어려울 뿐만 아니라, 가공 깊이에 따라 칩의 단자부가 손상 또는 파손될 수 있는 단점이 있다. 또한, 상기 비아홀이 정위치에 가공되지 않은 경우, 도체층과 단자부 간의 접속 불량이 발생되는 문제점이 있다.However, in this case, it is not only difficult to process the via hole for the terminal portion in place on the circuit board, but there is a disadvantage that the terminal portion of the chip may be damaged or broken depending on the processing depth. In addition, when the via hole is not processed in place, there is a problem in that a poor connection between the conductor layer and the terminal portion occurs.

본 발명은, 회로기판에 칩을 내장하되 회로기판의 도체층과 칩의 단자부 간의 접속 성능을 향상시키는 회로기판 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit board manufacturing method for embedding a chip in a circuit board but improving the connection performance between the conductor layer of the circuit board and the terminal portion of the chip.

본 발명은, 제1절연층과 제1도체층이 상하로 적층된 단면적층판을 준비하고, 상기 제1절연층에서 칩의 단자부가 놓여질 상면 부분에 가이드홀을 가공하는 단계와, 상기 가이드홀에 솔더를 도포하여 솔더면을 형성하는 단계와, 상기 단자부가 상기 솔더면을 바라보도록 상기 칩을 상기 제1절연층의 상부에 배치한 후 상기 단자부를 상기 가이드홀 측에 삽입하여 솔더링하는 단계와, 상기 제1절연층의 상부에서 상기 칩을 감싸도록 제2절연층과 제2도체층을 각각 적층하여 칩이 실장된 형태의 회로기판을 제조하는 단계와, 상기 가이드홀 부분에 대응되는 제1도체층과 제1절연층 부분을 레이저 드릴링 가공하여 비아홀을 형성하는 단계와, 상기 제1도체층과 상기 단자부가 도통하도록 상기 비아홀 부분을 동도금하는 단계, 및 상기 제1도체층 및 제2도체층에 각각 회로를 형성하는 단계를 포함하는 회로기판 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of preparing a cross-sectional laminate in which a first insulating layer and a first conductor layer are stacked up and down, and processing a guide hole in an upper surface portion on which a terminal of a chip is to be placed in the first insulating layer. Forming a solder surface by applying solder, placing the chip on the upper portion of the first insulating layer so that the terminal portion faces the solder surface, and inserting and soldering the terminal portion to the guide hole side; Stacking the second insulating layer and the second conductor layer to surround the chip on the first insulating layer, respectively, to fabricate a circuit board in which the chip is mounted; and a first conductor corresponding to the guide hole portion. Laser drilling the layer and the first insulating layer portion to form a via hole, and copper plating the via hole portion so that the first conductor layer and the terminal portion are connected, and the first conductor layer and the second conductor layerIt provides a circuit board manufacturing method comprising the step of forming a circuit, respectively.

또한, 상기 가이드홀의 가공 단계는, 상기 가이드홀을 기계적 드릴링 가공한 다음 레이저 드릴링 가공할 수 있다. 여기서, 상기 레이저 드릴링 가공된 이후의 상기 가이드홀의 깊이 및 직경은, 상기 단자부의 높이 및 깊이보다 큰 크기를 가질 수 있다. 그리고, 상기 비아홀을 형성하는 단계는, 상기 비아홀의 바닥면 직경이 상기 가이드홀의 바닥면 직경과 일치하도록 레이저 드릴링 가공하여 형성할 수 있다.In the processing of the guide hole, the guide hole may be mechanically drilled and then laser drilled. Here, the depth and diameter of the guide hole after the laser drilling process may have a size larger than the height and depth of the terminal portion. The forming of the via hole may be performed by laser drilling so that the bottom diameter of the via hole matches the bottom diameter of the guide hole.

본 발명에 따른 회로기판 제조방법에 따르면, 회로기판의 도체층과 회로기판에 내장된 칩의 단자부를 상호 연결하는 비아홀을 레이저 드릴링으로 가공할 경우, 칩의 단자부를 감싸고 있는 솔더면에 의해 가공 정확도의 허용치가 확대됨에 따라, 레이저 드릴링 가공 편차 발생시에도 회로기판의 도체층과 칩의 단자부 간의 접속 성능을 안정적으로 유지할 수 있고 접속의 신뢰성을 향상시킬 수 있다.According to the method of manufacturing a circuit board according to the present invention, when the via hole connecting the conductor layer of the circuit board and the terminal portion of the chip embedded in the circuit board is processed by laser drilling, the machining accuracy is achieved by the solder surface surrounding the terminal portion of the chip. As the allowable value of is increased, the connection performance between the conductor layer of the circuit board and the terminal portion of the chip can be stably maintained and the connection reliability can be improved even when the laser drilling machining deviation occurs.

도 1은 본 발명의 실시예에 따른 회로기판 제조방법의 S110 내지 S130단계를 나타내는 단면도이고, 도 2는 도 1 이후의 S140 내지 S160단계를 나타내는 단면도이며, 도 3은 도 2 이후의 S170 내지 S200단계를 나타내는 단면도이다. 1 is a cross-sectional view showing the step S110 to S130 of the circuit board manufacturing method according to an embodiment of the present invention, Figure 2 is a cross-sectional view showing a step S140 to S160 after Figure 1, Figure 3 is a S170 to S200 after Figure 2 It is sectional drawing which shows a step.

이하에서는, 상기 회로기판 제조방법에 관하여 도 1 내지 도 3을 참조로 하여 보다 상세히 설명하고자 한다. Hereinafter, the circuit board manufacturing method will be described in more detail with reference to FIGS. 1 to 3.

먼저, 도 1을 참조하면, 제1절연층(110)과 제1도체층(120)이 상하로 적층된 단면적층판을 준비한다(S110). 여기서, 상기 제1절연층(110)은 에폭시(Epoxy), 폴리이미드(Polyimide), 테프론(Teflon), 시안염산 에스테르(Cyanate Ester), BT(Bismaleic Triazine) 재질 등의 다양한 수지(Resin)가 이용 가능하다. 또한 이외에도, LCD(Liquid Crystal Polymers) 재질이 이용 가능하다. 상기 제1도체층(120)은 동박 등의 재질이 해당된다.First, referring to FIG. 1, a cross-sectional laminate in which a first insulating layer 110 and a first conductor layer 120 are stacked up and down is prepared (S110). Here, the first insulating layer 110 is made of various resins such as epoxy, polyimide, Teflon, cyanate ester, BT (Bismaleic Triazine) material, and the like. It is possible. In addition, liquid crystal polymers (LCD) materials may be used. The first conductor layer 120 corresponds to a material such as copper foil.

다음으로, 상기 제1절연층(110)에서 칩(10)의 단자부(11)가 놓여질 상면 부분에 가이드홀(111)을 가공한다(S120). 이때, 상기 가이드홀(111)은 기계적 드릴링(Mechanical Drilling)으로 가공된 다음 레이저 드릴링(Laser Drilling)으로 가공된다. 상기 기계적 드릴링은 후속 레이저 드릴링을 위한 사전 드릴링 작업으로서, 상기 가이드홀(111)의 위치를 잡아주는 역할을 하고, 상기 레이저 드릴링은 상기 가이드홀(111)에 대한 상세한 가공을 수행한다. Next, the guide hole 111 is processed in the upper surface portion on which the terminal portion 11 of the chip 10 is to be placed in the first insulating layer 110 (S120). At this time, the guide hole 111 is processed by mechanical drilling (Mechanical Drilling) and then laser drilling (Laser Drilling). The mechanical drilling is a pre-drilling operation for subsequent laser drilling, and serves to position the guide hole 111, and the laser drilling performs detailed processing of the guide hole 111.

상기 레이저 드릴링은 C02레이저, Nd-YAG레이저 등의 방식이 이용 가능하다. 여기서, 상기 레이저 드릴링 가공된 이후의 상기 가이드홀(111)의 깊이 및 직경은, 상기 단자부(11)의 높이 및 깊이보다 큰 수준으로 가공 가능하다. The laser drilling can be used such as C02 laser, Nd-YAG laser. Here, the depth and diameter of the guide hole 111 after the laser drilling process can be processed to a level greater than the height and depth of the terminal portion (11).

이러한 경우, 추후 S150 단계시 가이드홀(111) 내부의 솔더면(130)이 칩(10)의 단자부(11)와 솔더링 되면서, 단자부(11)의 전기접속 면적이 솔더면(130)에 의해 더욱 증가되게 된다. 따라서, 추후 S180단계에서 비아홀(160)의 드릴링 가공 편차 발생시에도, 단자부(11)와 제1도체층(120) 간의 접속 성능을 안정적으로 유지할 수 있다.In this case, as the solder surface 130 inside the guide hole 111 is soldered with the terminal portion 11 of the chip 10 at a later step S150, the electrical connection area of the terminal portion 11 is further increased by the solder surface 130. Will be increased. Therefore, even when the drilling machining deviation of the via hole 160 occurs in step S180, it is possible to stably maintain the connection performance between the terminal portion 11 and the first conductor layer 120.

상기 S120단계 이후에는, 상기 가이드홀(111)에 솔더를 도포하여 솔더면(130)을 형성한다(S130). 상기 솔더면(130)은 솔더페이스트, 솔더볼 등의 형태를 가질 수 있다. After the step S120, the solder surface 130 is formed by applying solder to the guide hole 111 (S130). The solder surface 130 may have a form of solder paste, solder balls, or the like.

여기서, 솔더를 도포하는 방식은 메탈마스크, 필름, 마이크로 솔더볼 등의 방법이 이용 가능하다. 이때, 솔더의 도포량은, 후속 리플로우 공정시 가이드홀(111) 내부로의 솔더 함침량, 칩(10)의 단자부(11) 크기, 단자부들(11) 간의 간 격을 각각 고려하여 결정 가능하다.Here, the method of applying the solder can be used a method such as a metal mask, a film, a micro solder ball. In this case, the amount of solder applied may be determined in consideration of the amount of solder impregnation into the guide hole 111 in the subsequent reflow process, the size of the terminal portion 11 of the chip 10, and the spacing between the terminal portions 11, respectively. .

다음으로, 도 2를 참조하면, 상기 단자부(11)가 상기 솔더면(130)을 바라보도록 상기 칩(10)을 상기 제1절연층(110)의 상부에 배치한다(S140). 이러한 S140단계는 상기 가이드홀(111)과 상기 칩(10)의 단자부(11)가 서로 마주보도록 정렬하는 단계이다. 즉, 솔더면(130)을 형성한 상기 가이드홀(111)은 칩(10)의 마운팅을 위한 위치 가이드 홀로 이용된다. 여기서, 상기 칩(10)은 베어 다이(Bare Die)형 칩뿐만 아니라, 표면 실장형 입출력 단자부를 갖는 전자부품이라면 모두 해당될 수 있다.Next, referring to FIG. 2, the chip 10 is disposed on the first insulating layer 110 so that the terminal portion 11 faces the solder surface 130 (S140). In step S140, the guide hole 111 and the terminal 11 of the chip 10 are aligned to face each other. That is, the guide hole 111 on which the solder surface 130 is formed is used as a position guide hole for mounting the chip 10. Here, the chip 10 may correspond to any electronic component having not only a bare die type chip but also a surface mount input / output terminal part.

상기 S140단계 이후에는, 상기 단자부(11)를 상기 가이드홀(111)의 내부 측에 삽입하여 솔더링한다(S150). 이때, 상기 솔더면(130)을 상기 가이드홀(111)에 충분히 함침되도록 솔더링함에 따라, 단자부(11)의 접속면적을 증가시킴과 동시에 접속의 안정성을 증대시킬 수 있다. 상기 솔더링시에는 리플로우 방식이 이용 가능하다. After the step S140, the terminal portion 11 is inserted into the inside of the guide hole 111 and soldered (S150). In this case, as the solder surface 130 is soldered to be sufficiently impregnated in the guide hole 111, the connection area of the terminal portion 11 may be increased and the stability of the connection may be increased. In the soldering, a reflow method can be used.

한편, 상기 S140 단계 이전에는, 상기 단자부(11)를 제외한 상기 칩(10)의 표면부에 접착제(미도시)가 도포 가능하다. 이러한 경우, 상기 S150단계시 상기 칩(10)의 표면부와 상기 제1절연층(110)의 상면이 상기 접착제에 의해 서로 안정적으로 접착 가능하게 된다.Meanwhile, before step S140, an adhesive (not shown) may be applied to the surface of the chip 10 except for the terminal part 11. In this case, the surface portion of the chip 10 and the upper surface of the first insulating layer 110 can be stably bonded to each other by the adhesive at the step S150.

이후에는, 상기 제1절연층(110)의 상부에서 상기 칩(10)을 감싸도록 제2절연층(140)과 제2도체층(150)을 각각 적층하고(S160), 가열 및 가압하여, 칩(10)이 실장된 형태의 회로기판을 제조한다(S170). 이때, 상기 제2절연층(140)은 윈도우 가 공된 것, 윈도우 가공되지 않은 것, 또는 윈도우 가공된 것과 가공되지 않은 것의 조합이 이용될 수 있다. 상기 윈도우란, 칩(10)의 영역에 해당하는 제2절연층(140; ex, 에폭시) 부분을 미리 금형이나 레이저 드릴링 등의 방식으로 가공한 것을 의미한다.Thereafter, the second insulating layer 140 and the second conductor layer 150 are laminated on the upper portion of the first insulating layer 110 so as to surround the chip 10 (S160), and are heated and pressed. A circuit board having a chip 10 mounted thereon is manufactured (S170). In this case, the second insulating layer 140 may be a window processed, a window not processed, or a combination of the window processed and unprocessed. The window means that the portion of the second insulating layer 140 (ex, epoxy) corresponding to the region of the chip 10 is previously processed by a mold, laser drilling, or the like.

상기 S170단계 이후에는, 도 3을 참조하면, 상기 가이드홀(111) 부분에 대응되는 제1도체층(120)과 제1절연층(110) 부분을 레이저 드릴링 가공하여 비아홀(160)을 형성한다(S180). 이러한 S180단계의 비아홀(160) 형성은, 앞서 S110 내지 S120단계에서 가공된 가이드홀(111)을 활용하여 레이저(C02레이저, Nd-YAG레이저 등) 드릴링 가공한다. After the step S170, referring to FIG. 3, the via hole 160 is formed by laser drilling the first conductor layer 120 and the first insulating layer 110 corresponding to the guide hole 111. (S180). The formation of the via hole 160 in step S180 is performed by drilling a laser (C02 laser, Nd-YAG laser, etc.) using the guide hole 111 processed in steps S110 to S120.

이때, 드릴링의 깊이는 칩(10)의 단자부(11) 까지 완벽하게 가공될 필요는 없으며, 상기 S150단계에서 함침된 솔더면(130)의 부위까지만 가공되어도 무관하다. 또한, 상기 비아홀(160)의 드릴링된 바닥면의 직경은 상기 가이드홀(111)의 드릴링된 바닥면의 직경과 일치하는 수준으로 가공되어, 상호 간의 접속성을 향상시킨다. At this time, the depth of drilling does not need to be perfectly processed to the terminal portion 11 of the chip 10, it may be processed only to the portion of the solder surface 130 impregnated in step S150. In addition, the diameter of the drilled bottom surface of the via hole 160 is processed to a level corresponding to the diameter of the drilled bottom surface of the guide hole 111, thereby improving the mutual connection.

이러한 S180단계에 따르면, 상기 비아홀(160)의 형성을 위한 레이저 드릴링의 위치 혹은 깊이의 편차가 약간 발생하더라도, 상기 칩(10)의 단자부(11)를 감싸고 있는 솔더면(130)에 의해 가공 정확도의 허용치가 확대될 수 있다. 즉, 상기 솔더면(130)의 구성에 따라 상기 레이저 드릴링의 가공 정확도가 크게 요구되지 않는 이점이 있다. 따라서, 상기 비아홀(160)에 대한 레이저 드릴링의 가공 오차 발생시에도, 회로기판의 도체층(120)과 칩의 단자부(11) 간의 접속이 충분히 유지될 수 있고 접속의 신뢰성을 향상시킬 수 있다.According to the step S180, even if a slight deviation in the position or depth of laser drilling for the formation of the via hole 160, the machining accuracy by the solder surface 130 surrounding the terminal portion 11 of the chip 10 Allowance of can be expanded. That is, according to the configuration of the solder surface 130 there is an advantage that the processing accuracy of the laser drilling is not required greatly. Therefore, even when a machining error of laser drilling of the via hole 160 occurs, the connection between the conductor layer 120 of the circuit board and the terminal portion 11 of the chip can be sufficiently maintained and the reliability of the connection can be improved.

다음으로, 상기 제1도체층(120)과 상기 단자부(11)가 도통하도록 상기 비아홀(160) 부분을 동도금(170)한다(S190). 이때, 상기 동도금(170)은 상기 비아홀(160)의 내부가 채워지도록 도금하는 것도 가능한데, 이러한 비아 필링(Via Filling) 동도금을 통해 비아홀(160)의 내부가 메워지면서 칩의 단자부(11) 하부의 솔더면(130)과 접속하게 되어, 회로기판과 칩(전자부품) 간의 접속 성능과 신뢰성이 더욱 향상될 수 있다.Next, a portion of the via hole 160 is copper-plated 170 so that the first conductor layer 120 and the terminal portion 11 conduct (S190). In this case, the copper plating 170 may be plated so that the inside of the via hole 160 is filled, and the inside of the via hole 160 is filled through the via filling copper plating, and thus the lower portion of the terminal portion 11 of the chip is filled. By connecting to the solder surface 130, the connection performance and reliability between the circuit board and the chip (electronic component) can be further improved.

여기서, 상기 비아홀(160)의 동도금(170)을 위해, 디스미어, 화학동도금, 전기동도금이 순차적으로 수행 가능하다. 또한, 제1도체층(120)과 제2도체층(150)의 표면에도 적은 양의 동도금이 수행될 수 있다.Here, for the copper plating 170 of the via hole 160, desmear, chemical copper plating, electroplating may be performed sequentially. In addition, a small amount of copper plating may be performed on the surfaces of the first conductor layer 120 and the second conductor layer 150.

이렇게 제1도체층(120)과 단자부(11)를 도통한 다음에는, 상기 제1도체층(120) 및 제2도체층(150)에 각각의 회로를 형성한다(S200). 상기 회로 형성에는 공지된 다양한 공법(Subtractive, Modified Semi-Additive, Semi-Additivie)이 이용될 수 있다. 회로 형성 이후에는, 공지된 다양한 후속 공정이 따를 수 있다.After the first conductor layer 120 and the terminal portion 11 are connected to each other, circuits are formed in the first conductor layer 120 and the second conductor layer 150 (S200). Various known methods (Subtractive, Modified Semi-Additive, Semi-Additivie) may be used for forming the circuit. After circuit formation, various well-known processes may be followed.

이상과 같은 회로기판 제조방법에 따르면, 플립칩 본딩이나 와이어 본딩 대비하여 제조원가를 절약할 수 있다. 또한, 이미 내장된 칩(10)의 입출력 단자부(11)에 레이저 드릴링을 수행할 때, 상기 비아홀(160)의 가공 오차를 줄일 수 있으며, 회로기판과 칩(10) 간의 접속불량의 문제를 개선할 수 있다.According to the circuit board manufacturing method as described above, it is possible to save the manufacturing cost compared to flip chip bonding or wire bonding. In addition, when performing laser drilling on the input / output terminal portion 11 of the chip 10 that is already embedded, the processing error of the via hole 160 may be reduced, and the problem of poor connection between the circuit board and the chip 10 may be improved. can do.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능한 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명의 실시예에 따른 회로기판 제조방법의 S110 내지 S130단계를 나타내는 단면도,1 is a cross-sectional view showing steps S110 to S130 of a method for manufacturing a circuit board according to an embodiment of the present invention;

도 2는 도 1 이후의 S140 내지 S160단계를 나타내는 단면도,FIG. 2 is a cross-sectional view illustrating steps S140 to S160 after FIG. 1;

도 3은 도 2 이후의 S170 내지 S200단계를 나타내는 단면도이다.FIG. 3 is a cross-sectional view illustrating steps S170 to S200 after FIG. 2.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10: 칩 11: 단자부10: chip 11: terminal

110: 제1절연층 111: 가이드홀110: first insulating layer 111: guide hole

120: 제1도체층 130: 솔더면120: first conductor layer 130: solder surface

140: 제2절연층 150: 제2도체층140: second insulating layer 150: second conductor layer

160: 비아홀 170: 동도금160: via hole 170: copper plating

Claims (5)

(a) 제1절연층과 제1도체층이 상하로 적층된 단면적층판을 준비하고, 상기 제1절연층에서 칩의 단자부가 놓여질 상면 부분에 가이드홀을 가공하는 단계;(a) preparing a cross-sectional laminate in which a first insulating layer and a first conductor layer are stacked up and down, and processing a guide hole in an upper surface portion on which a terminal of a chip is to be placed in the first insulating layer; (b) 상기 가이드홀에 솔더를 도포하여 솔더면을 형성하는 단계;(b) applying solder to the guide hole to form a solder surface; (c) 상기 단자부가 상기 솔더면을 바라보도록 상기 칩을 상기 제1절연층의 상부에 배치한 후 상기 단자부를 상기 가이드홀 측에 삽입하여 솔더링하는 단계;(c) placing the chip on the upper portion of the first insulating layer so that the terminal portion faces the solder surface and inserting the terminal portion into the guide hole to solder the solder; (d) 상기 제1절연층의 상부에서 상기 칩을 감싸도록 제2절연층과 제2도체층을 각각 적층하여 칩이 실장된 형태의 회로기판을 제조하는 단계;(d) manufacturing a circuit board in which a chip is mounted by stacking a second insulating layer and a second conductor layer on top of the first insulating layer to surround the chip; (e) 상기 가이드홀 부분에 대응되는 제1도체층과 제1절연층 부분을 레이저 드릴링 가공하여 비아홀을 형성하는 단계;(e) laser drilling the first conductor layer and the first insulating layer portion corresponding to the guide hole portion to form a via hole; (f) 상기 제1도체층과 상기 단자부가 도통하도록 상기 비아홀 부분을 동도금하는 단계; 및(f) copper plating the via hole portion so that the first conductor layer and the terminal portion are electrically connected; And (g) 상기 제1도체층 및 제2도체층에 각각 회로를 형성하는 단계를 포함하는 회로기판 제조방법.(g) forming circuits on the first conductor layer and the second conductor layer, respectively. 청구항 1에 있어서, 상기 (a) 단계는,The method according to claim 1, wherein step (a), 상기 가이드홀을 기계적 드릴링 가공한 다음 레이저 드릴링 가공하며,Mechanically drilling the guide hole and then laser drilling, 상기 레이저 드릴링 가공된 이후의 상기 가이드홀의 깊이 및 직경은, 상기 단자부의 높이 및 깊이보다 큰 회로기판 제조방법.And a depth and a diameter of the guide hole after the laser drilling are greater than a height and a depth of the terminal portion. 청구항 1에 있어서, 상기 (c) 단계는,The method according to claim 1, wherein step (c), 상기 솔더면이 상기 가이드홀에 함침되도록 솔더링하는 회로기판 제조방법.And soldering the solder surface to be impregnated in the guide hole. 청구항 1 또는 청구항 3에 있어서, 상기 (c) 단계 이전에는,The method according to claim 1 or 3, before step (c), 상기 단자부를 제외한 상기 칩의 표면부에 접착제가 도포되고,Adhesive is applied to the surface portion of the chip except the terminal portion, 상기 (c) 단계에는, In the step (c), 상기 칩의 표면부와 상기 제1절연층의 상면이 서로 접착되는 회로기판 제조방법.And a surface portion of the chip and an upper surface of the first insulating layer are bonded to each other. 청구항 1에 있어서, 상기 (e) 단계는,The method according to claim 1, wherein step (e), 상기 비아홀의 바닥면 직경이 상기 가이드홀의 바닥면 직경과 일치하도록 레이저 드릴링 가공하는 회로기판 제조방법.And a laser drilling process so that the bottom diameter of the via hole matches the bottom diameter of the guide hole.
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