KR100989577B1 - Module under test board - Google Patents

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KR100989577B1 KR1020080022931A KR20080022931A KR100989577B1 KR 100989577 B1 KR100989577 B1 KR 100989577B1 KR 1020080022931 A KR1020080022931 A KR 1020080022931A KR 20080022931 A KR20080022931 A KR 20080022931A KR 100989577 B1 KR100989577 B1 KR 100989577B1
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Abstract

본 발명은 제1 내지 제N 메모리 소자가 순차적으로 연결된 메모리 모듈에서, 상기 제1 내지 제N 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋과 상기 메모리 모듈에 데이터 신호를 공급하기 위한 MUT 입출력 신호 배선쌍에 포함되는 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋을 조절함으로써 타이밍 제너레이터를 필요로 하지 않는 MUT 보드에 관한 것이다.According to an embodiment of the present invention, a control signal wiring offset between control signal input terminals of the first to Nth memory elements and a MUT input / output signal for supplying a data signal to the memory module are sequentially connected to the first to Nth memory elements. The present invention relates to a MUT board that does not require a timing generator by adjusting the offset of the MUT input signal wiring and the offset of the MUT output signal wiring included in the wiring pair.

본 발명에 따른 MUT 보드는 제1 내지 제N 메모리 소자의 제어 신호 입력 단자를 데이지 체인 구조로 연결하는 제어 신호 배선을 구비하는 메모리 모듈을 삽입하기 위한 메모리 슬롯; 및 상기 메모리 모듈의 하나 이상의 모듈 입출력 데이터 신호 단자쌍과 각각 연결되는 하나 이상의 MUT 입출력 신호 배선쌍을 포함하는 PCB를 포함하되, 상기 각 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선 및 MUT 출력 신호 배선의 길이의 합은 일정하며, 인접한 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋은 제1 내지 제N 메모리 소자 중 상기 인접한 MUT 입출력 신호 배선쌍에 대응하는 모듈 입출력 데이터 신호 단자쌍에 접속된 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋에 해당하는 것을 특징으로 한다.The MUT board according to the present invention includes a memory slot for inserting a memory module having control signal wires connecting the control signal input terminals of the first to Nth memory elements in a daisy chain structure; And a PCB including at least one MUT input / output signal wire pair each connected to at least one module input / output data signal terminal pair of the memory module, wherein the MUT input signal wire and MUT output signal included in each of the MUT input / output signal wire pairs; The sum of the lengths of the wires is constant, and the offset of the MUT input signal wires included in the adjacent MUT input / output signal wire pairs and the offset of the MUT output signal wires correspond to the adjacent MUT input / output signal wire pairs of the first to Nth memory elements. The control signal wiring offset between the control signal input terminals of the memory elements connected to the module input / output data signal terminal pairs is characterized by the above-mentioned.

Description

ＭＵＴ 보드{MODULE UNDER TEST BOARD}ＭＵＴ Board {MODULE UNDER TEST BOARD}

본 발명은 MUT 보드에 관한 것으로, 특히 제1 내지 제N 메모리 소자가 순차적으로 연결된 메모리 모듈에서, 상기 제1 내지 제N 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋과 상기 메모리 모듈에 데이터 신호를 공급하기 위한 MUT 입출력 신호 배선쌍에 포함되는 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋을 조절함으로써 타이밍 제너레이터를 필요로 하지 않는 MUT 보드에 관한 것이다.The present invention relates to a MUT board, in particular, in a memory module to which first to Nth memory elements are sequentially connected, a control signal wiring offset between control signal input terminals of the first to Nth memory elements and a data signal to the memory module. The present invention relates to a MUT board that does not require a timing generator by adjusting the offset of the MUT input signal wire and the offset of the MUT output signal wire included in the MUT input / output signal wire pair for supplying the signal.

반도체 집적 회로는 불량 여부 검출을 위한 반도체 소자 테스트는 상기 반도체 집적 회로의 패키징(packaging) 여부에 따라 크게 패키징 전 테스트와 패키징 후 테스트로 분류할 수 있다.The semiconductor device test for detecting a defect of a semiconductor integrated circuit may be classified into a pre-packaging test and a post-packaging test according to whether the semiconductor integrated circuit is packaged.

패키징 전 테스트는 웨이퍼 레벨 테스트(wafer-level test)로써, 웨이퍼 상에 형성된 다이가 정상적으로 형성되었는지를 판별한다. 일반적으로, 상기 웨이퍼 레벨 테스트는 프로브 카드를 이용하여 수행한다.The pre-packaging test is a wafer-level test that determines whether a die formed on a wafer has been normally formed. Generally, the wafer level test is performed using a probe card.

패키징 후 테스트는 상기 웨이퍼의 각 다이에 대한 패키징이 완료된 반도체 칩에 대해 수행하는 것이다. Post-packaging testing is performed on semiconductor chips that have been packaged for each die of the wafer.

상기 패키징 후 테스트는 컴포넌트 테스트(component test) 및 모듈 테스트(module test)로 분류된다. 상기 컴포넌트 테스트는 상기 패키징된 반도체 칩을 테스트하여 불량 여부를 판별하는 것이고, 상기 모듈 테스트는 상기 반도체 칩이 장착된 메모리 모듈을 테스트하여 불량 여부를 판별하는 것이다.The post-packaging test is classified into a component test and a module test. The component test is a test of the packaged semiconductor chip to determine whether it is defective, and the module test is a test of the memory module on which the semiconductor chip is mounted to determine whether it is bad.

도 1은 종래 기술에 따른 패키징 후의 반도체 소자를 테스트하기 위한 테스트 장치의 구성을 도시한 블럭도이다. 1 is a block diagram showing the configuration of a test apparatus for testing a semiconductor device after packaging according to the prior art.

도 1을 참조하면, 종래 기술에 따른 메모리 모듈 테스트 장치(10)는 패턴 생성부(20), DUT 보드(40) 및 비교기(30)로 구성된다. Referring to FIG. 1, the memory module test apparatus 10 according to the related art includes a pattern generator 20, a DUT board 40, and a comparator 30.

패턴 생성부(20)는 제어 신호 및 테스트 패턴 신호를 생성하며, 생성된 상기 제어 신호 및 상기 테스트 패턴 신호를 DUT 보드(40)를 통해 DUT(Device Under Test)(45)에 인가한다. The pattern generator 20 generates a control signal and a test pattern signal, and applies the generated control signal and the test pattern signal to the device under test (DUT) 45 through the DUT board 40.

DUT 보드(40)는 DUT(40)가 장착되며, 패턴 생성부(20)에서 생성된 상기 제어 신호 및 상기 테스트 패턴 신호를 DUT(40)로 중계한다. The DUT board 40 is mounted with the DUT 40, and relays the control signal and the test pattern signal generated by the pattern generator 20 to the DUT 40.

비교기(30)는 DUT(40)에 저장된 데이터와 기준 데이터를 비교하여 DUT(40)의 불량 여부를 검출한다.The comparator 30 detects whether the DUT 40 is defective by comparing the data stored in the DUT 40 with reference data.

이때, DUT 보드(40)는 컴포넌트를 장착하여 테스트할 수 있는 컴포넌트 테스트용 DUT 보드와 모듈을 장착하여 테스트할 수 있는 모듈 테스트용 DUT 보드로 나뉘며, 통상적으로 모듈 테스트용 DUT 보드를 MUT(Module Under Test) 보드라 지칭한다. In this case, the DUT board 40 is divided into a component test DUT board for mounting and testing a component and a module test DUT board for mounting and testing a module, and a module test DUT board is typically a MUT (Module Under). Test) Board.

메모리 모듈은 도 2a에 도시된 메모리 소자(50) 간의 신호 배선의 길이가 동 일한 것과 도 2b에 도시된 메모리 소자(50) 간의 신호 배선 길이가 상이한 것이 있다. The memory module may have the same length of the signal line between the memory elements 50 shown in FIG. 2A and the length of the signal line between the memory elements 50 shown in FIG. 2B.

도 2a에 도시된 메모리 모듈로서 DDR2 메모리 모듈이 있다. 상기 DDR2 메모리 모듈은 각 메모리 소자(50)를 연결하는 신호 배선이 트리 구조 형태로 이루어진다. 따라서, 상기 제어 신호 및 상기 테스트 패턴 신호가 각 메모리 소자(50)에 동시에 도달한다. As the memory module shown in FIG. 2A, there is a DDR2 memory module. In the DDR2 memory module, signal wirings connecting the memory devices 50 have a tree structure. Thus, the control signal and the test pattern signal arrive at each memory element 50 simultaneously.

도 2b에 도시된 메모리 모듈로서 DDR3 메모리 모듈이 있다. 상기 DDR3 메모리 모듈은 제어 신호 배선과 데이터 신호 배선으로 이루어진다. 상기 제어 신호 배선은 각 메모리 소자에 제어 신호를 전달하며, 각 메모리 소자(50)와 데이지 체인 구조 형태로 연결되므로 그 길이가 각 메모리 소자(50)마다 다르다. 또한, 상기 데이터 신호 배선은 각 메모리 소자(50)에 상기 테스트 패턴 신호를 전달하며, 각 메모리 소자(50)와 트리 구조 형태로 이루어지므로 그 길이가 각 메모리 소자(50)마다 동일하다. 따라서, 상기 제어 신호는 각 메모리 소자(50)에 순차적으로 도달하며, 상기 테스트 패턴 신호는 각 메모리 소자(50)에 동시에 도달한다.As the memory module shown in FIG. 2B, there is a DDR3 memory module. The DDR3 memory module is composed of a control signal line and a data signal line. The control signal line transfers a control signal to each memory element, and is connected to each memory element 50 in a daisy chain structure, and thus the length of the control signal line is different for each memory element 50. In addition, the data signal line transfers the test pattern signal to each memory device 50, and is formed in a tree structure with each memory device 50, and thus the length of the data signal wire is the same for each memory device 50. Therefore, the control signal reaches each memory element 50 sequentially, and the test pattern signal reaches each memory element 50 simultaneously.

상기 MUT 보드에 상기 DDR2 메모리 모듈을 로딩하여 테스트하는 경우, 상기 DDR2 메모리 모듈은 신호 배선의 길이가 동일하므로, 상기 제어 신호 및 상기 테스트 패턴 신호가 각 메모리 소자(50)에 동일하게 도달한다. 따라서, 각 반도체 소자에 도달하는 신호의 지연을 조절하는 구성이 불필요하다. When the DDR2 memory module is loaded and tested on the MUT board, the DDR2 memory module has the same length of signal wiring, so that the control signal and the test pattern signal reach the memory elements 50 in the same manner. Therefore, a configuration for adjusting the delay of the signal reaching each semiconductor element is unnecessary.

하지만, 상기 DDR3 메모리 모듈은 각 메모리 소자(50)별로 제어 신호 배선의 길이가 상이하므로, 상기 제어 신호가 각 메모리 소자(50)에 도달하는데 걸리는 지 연 시간은 모두 다르다. 따라서, 각 메모리 소자(50)에 도달하는 신호의 지연을 조절하는 구성이 필요하다. 예를 들어, 상기 DDR3 메모리 모듈은 제어 신호인 클럭 신호에 따라 동작하는데, 각 메모리 소자(50)에 도달되는 상기 클럭 신호의 도달 시점이 모두 다르므로 데이터가 출력되는 시점도 각 메모리 소자(50)에 대해 모두 다르다. However, since the length of the control signal wires of the DDR3 memory module is different for each memory device 50, the delay time for the control signal to reach each memory device 50 is different. Therefore, a configuration for adjusting the delay of the signal reaching each memory element 50 is required. For example, the DDR3 memory module operates according to a clock signal that is a control signal. Since the arrival times of the clock signals reaching each memory element 50 are different, the time point at which data is output is also included in each memory element 50. All about it is different.

도 3은 상기 클럭 신호에 따른 데이터 신호 변화 관계를 도시한 타이밍도이다. 도 3을 참조하면, 동일한 메모리 클럭 사이클에 대해서 각 메모리 칩에서 출력되는 DQ 데이터의 출력 시점이 다르다. 이는 상기 메모리 칩에 도달하는 상기 클럭 신호의 시간 지연에 따라 도달 시점이 달라서 발생하는 것이다. 즉, 상기 메모리 클럭의 도달 시점이 동일한 경우 출력되는 DQ 데이터, 즉 유효 데이터 윈도우(valid data window)는 A인데 반해, 상기 메모리 클럭의 도달 시점이 다른 경우 출력되는 유효 데이터 윈도우는 B이다. 따라서, 동일한 메모리 클럭에 대하여 상기 메모리 클럭 신호의 도달 시점이 다른 경우 출력되는 유효 데이터 윈도우는 상기 메모리 클럭 신호의 도달 시점이 동일한 경우보다 감소한다. 또한, 상기 메모리 모듈에 인가되는 상기 메모리 클럭 신호의 속도는 점점 빨라지는 추세이므로 그에 따라 상기 출력되는 유효 데이터 윈도우는 상대적으로 더 감소한다. 이는 상기 MUT 보드상의 문제가 아닌 DDR3 메모리 모듈의 특성 때문에 발생하는 것이므로 상기 시간 지연에 따른 문제를 조절할 수 있는 별도의 장치가 필요하다. 3 is a timing diagram illustrating a change relationship of data signals according to the clock signal. Referring to FIG. 3, the output time points of the DQ data output from each memory chip are different for the same memory clock cycle. This is caused by a different arrival time point depending on the time delay of the clock signal reaching the memory chip. That is, the DQ data outputted when the arrival times of the memory clocks are the same, that is, the valid data window is A, whereas the valid data window outputted when the arrival times of the memory clock are different is B. Therefore, the valid data window output when the arrival timing of the memory clock signal is different with respect to the same memory clock is reduced than when the arrival timing of the memory clock signal is the same. Also, since the speed of the memory clock signal applied to the memory module is increasing, the output valid data window is relatively further reduced. This is caused by the characteristics of the DDR3 memory module, not the problem on the MUT board, so a separate device capable of controlling the problem caused by the time delay is needed.

타이밍 제너레이터는 이러한 문제를 해결하기 위한 것으로 테스터 장치(10)에 추가되어야 한다. 그러나, 상기 타이밍 제너레이터는 제조 비용이 고가일 뿐만 아니라, 테스트 장치(10)의 구조를 복잡하게 한다는 단점이 있다. The timing generator is to solve this problem and should be added to the tester device 10. However, the timing generator has a disadvantage in that the manufacturing cost is not only expensive but also complicates the structure of the test apparatus 10.

본 발명은 이러한 문제점을 해결하기 위한 것으로 제1 내지 제N 메모리 소자가 순차적으로 연결된 메모리 모듈에서 상기 제1 내지 제N 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋과 상기 메모리 모듈에 데이터 신호를 공급하기 위한 MUT 입출력 신호 배선쌍에 포함되는 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋을 조절함으로써 타이밍 제너레이터를 필요로 하지 않는 MUT 보드를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem. In a memory module to which first to N th memory elements are sequentially connected, a control signal wiring offset between control signal input terminals of the first to N th memory elements and a data signal to the memory module are provided. It is an object of the present invention to provide a MUT board which does not require a timing generator by adjusting the offset of the MUT input signal wiring and the offset of the MUT output signal wiring included in the MUT input / output signal wiring pair for supplying.

본 발명에 따른 MUT 보드는 제1 내지 제N 메모리 소자의 제어 신호 입력 단자를 데이지 체인 구조로 연결하는 제어 신호 배선을 구비하는 메모리 모듈을 삽입하기 위한 메모리 슬롯; 및 상기 메모리 모듈의 하나 이상의 모듈 입출력 데이터 신호 단자쌍과 각각 연결되는 하나 이상의 MUT 입출력 신호 배선쌍을 포함하는 PCB를 포함하되, 상기 각 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선 및 MUT 출력 신호 배선의 길이의 합은 일정하며, 인접한 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋은 제1 내지 제N 메모리 소자 중 상기 인접한 MUT 입출력 신호 배선쌍에 대응하는 모듈 입출력 데이터 신호 단자쌍에 접속된 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋에 해당하는 것을 특징으로 한다.The MUT board according to the present invention includes a memory slot for inserting a memory module having control signal wires connecting the control signal input terminals of the first to Nth memory elements in a daisy chain structure; And a PCB including at least one MUT input / output signal wire pair each connected to at least one module input / output data signal terminal pair of the memory module, wherein the MUT input signal wire and MUT output signal included in each of the MUT input / output signal wire pairs; The sum of the lengths of the wires is constant, and the offset of the MUT input signal wires included in the adjacent MUT input / output signal wire pairs and the offset of the MUT output signal wires correspond to the adjacent MUT input / output signal wire pairs of the first to Nth memory elements. The control signal wiring offset between the control signal input terminals of the memory elements connected to the module input / output data signal terminal pairs is characterized by the above-mentioned.

이때, 상기 데이지 체인 구조의 제어 신호 배선은 상기 제1 내지 제N 메모리 소자를 순차적으로 연결하며, 그 종단에 터미네이션부를 포함하는 것이 바람직하다.In this case, it is preferable that the daisy chain structure control signal line sequentially connects the first to Nth memory elements and includes a termination portion at an end thereof.

본 발명에 따른 MUT 보드의 각 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선의 길이는 상기 제1 메모리 소자에서 제N 메모리 소자 방향으로 증가하는 것이 바람직하며, 각 MUT 입출력 신호 배선쌍에 포함된 MUT 출력 신호 배선의 길이는 상기 제1 메모리 소자에서 제N 메모리 소자 방향으로 감소하는 것이 바람직하다.The length of the MUT input signal wires included in each MUT input / output signal wire pair of the MUT board according to the present invention preferably increases in the direction from the first memory device to the Nth memory device, and included in each MUT input / output signal wire pair. Preferably, the length of the MUT output signal wire is reduced in the direction from the first memory device to the Nth memory device.

또한, 상기 제어 신호는 클럭 신호, 어드레스 신호 및 컨트롤 신호 중 적어도 어느 하나인 것이 바람직하다.The control signal may be at least one of a clock signal, an address signal, and a control signal.

본 발명에 따른 MUT 보드의 상기 메모리 모듈은 제1 내지 제8 메모리 소자를 포함하는 DDR3 UB-DIMM일 수 있으며, 상기 하나 이상의 MUT 입출력 신호 배선쌍은 제1 내지 제8 MUT 입출력 신호 배선쌍을 포함하는 것이 바람직하다.The memory module of the MUT board according to the present invention may be a DDR3 UB-DIMM including first to eighth memory elements, and the one or more MUT input / output signal wire pairs include first to eighth MUT input / output signal wire pairs. It is desirable to.

이때, 상기 제1 및 제2 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제3 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제4 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제5 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제6 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제7 메모리 소자 사이의 제어 신호 배선 오프셋 및 상기 제1 및 제8 메모리 소자 사이의 제어 신호 배선 오프셋 각각이 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm일 경우, 제1 MUT 입력 신호 배선 및 제2 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제3 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제4 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제5 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제6 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제7 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋과 제1 MUT 입력 신호 배선 및 제8 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋 각각은 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm인 것이 바람직하다. In this case, the control signal wiring offset between the first and second memory elements, the control signal wiring offset between the first and third memory elements, the control signal wiring offset between the first and fourth memory elements, and the first And control signal wiring offset between a fifth memory element, control signal wiring offset between the first and sixth memory elements, control signal wiring offset between the first and seventh memory elements and the first and eighth memory elements. MUT input signal wiring offset between the first MUT input signal wiring and the second MUT input signal wiring, the first MUT input signal when the control signal wiring offset between each is 15mm, 30mm, 45mm, 65mm, 80mm, 95mm and 110mm MUT input signal wiring offset between the wiring and the third MUT input signal wiring, MUT input signal wiring offset between the first MUT input signal wiring and the fourth MUT input signal wiring, the first MUT input signal wiring and MUT input signal wiring offset between the fifth MUT input signal wiring, MUT input signal wiring offset between the first MUT input signal wiring and the sixth MUT input signal wiring, between the first MUT input signal wiring and the seventh MUT input signal wiring Preferably, the MUT input signal wiring offset and the MUT input signal wiring offset between the first MUT input signal wiring and the eighth MUT input signal wiring are respectively 15 mm, 30 mm, 45 mm, 65 mm, 80 mm, 95 mm, and 110 mm.

또한, 제1 MUT 출력 신호 배선 및 제2 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제3 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제4 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제5 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제6 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제7 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋과 제1 MUT 출력 신호 배선 및 제8 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋 각각은 110mm, 95mm, 80mm, 65mm, 45mm, 30mm 및 15mm인 것이 바람직하다.Further, the MUT output signal wiring offset between the first MUT output signal wiring and the second MUT output signal wiring, the MUT output signal wiring offset between the first MUT output signal wiring and the third MUT output signal wiring, and the first MUT output signal wiring And MUT output signal wiring offset between the fourth MUT output signal wiring, MUT output signal wiring offset between the first MUT output signal wiring and the fifth MUT output signal wiring, between the first MUT output signal wiring and the sixth MUT output signal wiring. The MUT output signal wiring offset, the MUT output signal wiring offset between the first MUT output signal wiring and the seventh MUT output signal wiring and the MUT output signal wiring offset between the first MUT output signal wiring and the eighth MUT output signal wiring, respectively. Preference is given to 110 mm, 95 mm, 80 mm, 65 mm, 45 mm, 30 mm and 15 mm.

본 발명에 따른 MUT 보드는 제1 내지 제N 메모리 소자가 순차적으로 연결된 메모리 모듈에서 상기 제1 내지 제N 메모리 소자의 제어 신호 배선 오프셋과 MUT 입력 신호 배선 및 MUT 출력 신호 배선의 오프셋을 조절함으로써 고가의 타이밍 제너레이터를 구비하지 않아도 상기 MUT 보드를 테스트할 수 있다는 장점이 있다.The MUT board according to the present invention is expensive by adjusting the offset of the control signal wiring and the MUT input signal wiring and the MUT output signal wiring of the first to Nth memory elements in a memory module to which the first to Nth memory elements are sequentially connected. The MUT board can be tested without having a timing generator.

또한, 상기 MUT 보드 내의 PCB 신호 배선의 길이만 조절하여 제작하므로, 별도의 테스트 장치를 필요로 하지 않으며, 테스터 장치의 구성이 단순해진다는 장점이 있다. In addition, since only the length of the PCB signal wiring in the MUT board is manufactured, it does not require a separate test device, and there is an advantage in that the configuration of the tester device is simplified.

본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한 다.Preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 MUT 보드의 외관을 도시한 도면이다.4 is a view showing the appearance of a MUT board according to the present invention.

도 4를 참조하면, 본 발명에 따른 MUT 보드(200)는 메모리 슬롯(230) 및 PCB(210)로 구성된다. Referring to FIG. 4, the MUT board 200 according to the present invention is composed of a memory slot 230 and a PCB 210.

메모리 슬롯(230)에는 메모리 모듈(미도시)이 삽입된다.A memory module (not shown) is inserted into the memory slot 230.

PCB(210)에는 메모리 슬롯(230)이 설치되고, 테스트 장치(미도시)와 메모리 슬롯(230)에 삽입된 메모리 모듈(미도시)간에 송수신 되는 신호를 중계한다.The PCB 210 is provided with a memory slot 230, and relays signals transmitted and received between a test device (not shown) and a memory module (not shown) inserted into the memory slot 230.

구체적으로, N개의 메모리 소자를 구비한 메모리 모듈(300)을 MUT 보드(200)에 장착하는 경우를 모식적으로 도시하면 도 5과 같다.Specifically, FIG. 5 is a diagram schematically illustrating a case in which the memory module 300 having N memory elements is mounted on the MUT board 200.

도 5을 참조하면, 제어 신호 배선(610)은 제1 내지 제N 메모리 소자(310-1 내지 310-N)의 제어 신호 입력 단자를 데이지 체인 구조로 연결한다. 이때, 상기 제어 신호는 클럭 신호, 어드레스 신호 및 컨트롤 신호 중 적어도 어느 하나를 포함할 수 있다. 또한, 제어 신호 배선(610)의 종단에 상기 제어 신호를 종단하는 터미네이션(termination)부(330)를 더 포함한다. Referring to FIG. 5, the control signal wire 610 connects the control signal input terminals of the first to Nth memory elements 310-1 to 310 -N in a daisy chain structure. In this case, the control signal may include at least one of a clock signal, an address signal, and a control signal. The terminal further includes a termination unit 330 terminating the control signal at the end of the control signal line 610.

제2 메모리 소자(310-2)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자 사이에는 상기 제어 신호 입력 단자 간의 거리에 해당하는 오프셋(OFF1)이 존재한다. 또한, 제3 메모리 소자(310-3)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자 사이에는 오프셋(OFF2)이 존재한다. 마찬가지로, 제N 메모리 소자(310-N)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자 사이에 대해서는 상기 제어 신호 입력 단자 간의 거리에 해당하는 오프셋(OFF(N-1))이 존재한다.An offset OFF1 corresponding to a distance between the control signal input terminal is present between the control signal input terminal of the second memory element 310-2 and the control signal input terminal of the first memory element 310-1. In addition, an offset OFF2 exists between the control signal input terminal of the third memory element 310-3 and the control signal input terminal of the first memory element 310-1. Similarly, with respect to the control signal input terminal of the N-th memory element 310 -N and the control signal input terminal of the first memory element 310-1, an offset corresponding to the distance between the control signal input terminal (OFF (N−)). 1)) exists.

이때, 제2 내지 제N 메모리 소자(310-2 내지 310-N)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 상기 각 오프셋에 대응하는 시간만큼 지연된다. In this case, the control signal reaching the second to Nth memory elements 310-2 to 310 -N corresponds to the respective offset based on the control signal reaching the first memory element 310-1. Delayed by.

또한, MUT 보드(200)는 제1 내지 제N MUT 입출력 신호 배선쌍(410-1 내지 410-N)을 구비한다. 제1 내지 제N MUT 입출력 신호 배선쌍(410-1 내지 410-N) 각각은 MUT 입력 신호 배선(410a-1 내지 410a-N) 및 MUT 출력 신호 배선(410b-1 내지 410b-N)을 포함한다. Also, the MUT board 200 includes first to Nth MUT input / output signal wire pairs 410-1 to 410 -N. Each of the first to Nth MUT input / output signal wire pairs 410-1 to 410-N includes a MUT input signal wire 410a-1 to 410a-N and a MUT output signal wire 410b-1 to 410b-N. do.

제1 내지 제N MUT 입출력 신호 배선쌍(410-1 내지 410-N) 각각은 제1 내지 제N 모듈 입출력 데이터 신호 단자쌍(510-1 내지 510-N)에 메모리 슬롯(230)을 통하여 연결된다.Each of the first to Nth MUT input / output signal wire pairs 410-1 to 410 -N is connected to the first to Nth module input / output data signal terminal pairs 510-1 to 510 -N through a memory slot 230. do.

제2 메모리 소자(310-2)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 오프셋(OFF1)에 해당하는 시간만큼 늦게 도달하므로, 제2 MUT 입력 신호 배선(410a-2)은 제1 MUT 입력 신호 배선(410a-1)보다 오프셋(OFF1)만큼 더 길게 형성한다. 즉, 제1 MUT 입력 신호 배선(410a-1)을 입력 기본 배선(X)이라 하면, 제2 MUT 입력 신호 배선(410a-2)은 상기 X와 오프셋(OFF1)의 합에 해당하는 길이를 가진다. 따라서, 제2 메모리 소자(310-2)에 도달하는 상기 입력 데이터 신호는 오프셋(OFF1)에 해당하는 시간만큼 늦게 도달한다. Since the control signal reaching the second memory device 310-2 arrives late by a time corresponding to an offset OFF1 based on the control signal reaching the first memory device 310-1, the second MUT The input signal line 410a-2 is formed longer by an offset OFF1 than the first MUT input signal line 410a-1. That is, when the first MUT input signal wire 410a-1 is referred to as the input basic wire X, the second MUT input signal wire 410a-2 has a length corresponding to the sum of the X and the offset OFF1. . Therefore, the input data signal reaching the second memory element 310-2 arrives late by a time corresponding to the offset OFF1.

또한, 제3 메모리 소자(310-3)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 오프셋(OFF2)에 해당하는 시간만 큼 늦게 도달하므로, 제3 MUT 입력 신호 배선(410a-3)은 제1 MUT 입력 신호 배선(410a-1)보다 오프셋(OFF2)만큼 더 길게 형성한다. 즉, 제3 MUT 입력 신호 배선(410a-3)은 상기 X와 오프셋(OFF2)의 합에 해당하는 길이를 가진다. 따라서, 제3 메모리 소자(310-3)에 도달하는 상기 입력 데이터 신호는 오프셋(OFF2)에 해당하는 시간만큼 늦게 도달한다. In addition, since the control signal reaching the third memory element 310-3 arrives late as much as the time corresponding to the offset OFF2 based on the control signal reaching the first memory element 310-1. The third MUT input signal wire 410a-3 is formed longer by an offset OFF2 than the first MUT input signal wire 410a-1. That is, the third MUT input signal wire 410a-3 has a length corresponding to the sum of X and the offset OFF2. Therefore, the input data signal reaching the third memory element 310-3 arrives late by a time corresponding to the offset OFF2.

마찬가지로, 제N 메모리 소자(310-N)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 오프셋(OFF(N-1))에 해당하는 시간만큼 늦게 도달하므로, 제N MUT 입력 신호 배선(410a-N)은 제1 MUT 입력 신호 배선(410a-1)보다 오프셋(OFF(N-1))만큼 더 길게 형성한다. 즉, 제N MUT 입력 신호 배선(410a-N)은 상기 X와 오프셋(OFF(N-1))의 합에 해당하는 길이를 가진다. 따라서, 제N 메모리 소자(310-N)에 도달하는 상기 입력 데이터 신호는 오프셋(OFF(N-1))에 해당하는 시간만큼 늦게 도달한다. Similarly, the control signal reaching the N-th memory element 310 -N is a time corresponding to an offset OFF (N-1) based on the control signal reaching the first memory element 310-1. Since it arrives later, the N-th MUT input signal wires 410a-N are formed longer by an offset (OFF (N-1)) than the first MUT input signal wire 410a-1. That is, the N-th MUT input signal wires 410a-N have a length corresponding to the sum of X and the offset (OFF (N-1)). Therefore, the input data signal reaching the N-th memory element 310 -N arrives late by a time corresponding to the offset (OFF (N-1)).

반대로, 제1 메모리 소자(310-1)에서 출력되는 출력 데이터 신호는 제N 메모리 소자(310-N)에서 출력되는 상기 출력 데이터 신호를 기준으로 오프셋(OFF(N-1))에 해당하는 시간만큼 지연되어 출력되어야하므로, 제1 MUT 출력 신호 배선(410b-1)은 제N MUT 출력 신호 배선(410b-N)보다 오프셋(OFF(N-1))만큼 더 길게 형성한다. 즉, 제N MUT 출력 신호 배선(410b-N)을 출력 기본 배선(Y)이라 하면, 제1 MUT 출력 신호 배선(410b-1)은 상기 Y와 오프셋(OFF(N-1))의 합에 해당하는 길이를 가진다. 따라서, 제1 메모리 소자(310-1)에서 출력되는 상기 출력 데이터 신호는 오프셋(OFF(N-1))에 해당하는 시간만큼 늦게 출력된다.On the contrary, the output data signal output from the first memory element 310-1 corresponds to an offset (OFF (N-1)) based on the output data signal output from the Nth memory element 310 -N. The first MUT output signal line 410b-1 is formed longer by an offset (OFF (N-1)) than the Nth MUT output signal line 410b-N because it is to be delayed and output. That is, when the Nth MUT output signal wire 410b-N is an output basic wire Y, the first MUT output signal wire 410b-1 is equal to the sum of Y and the offset OFF (N-1). It has a corresponding length. Therefore, the output data signal output from the first memory element 310-1 is output late by a time corresponding to the offset OFF (N−1).

또한, 제2 메모리 소자(310-2)에서 출력되는 출력 데이터 신호는 제N 메모리 소자(310-N)에서 출력되는 상기 출력 데이터 신호를 기준으로 오프셋(OFF(N-2))에 해당하는 시간만큼 지연되어 출력되어야하므로, 제2 MUT 출력 신호 배선(410b-2)은 제N MUT 출력 신호 배선(410b-N)보다 오프셋(OFF(N-2))만큼 더 길게 형성한다. 즉, 제2 MUT 출력 신호 배선(410b-1)은 상기 Y와 오프셋(OFF(N-2))의 합에 해당하는 길이를 가진다. 따라서, 제2 메모리 소자(310-2)에서 출력되는 상기 출력 데이터 신호는 오프셋(OFF(N-2))에 해당하는 시간만큼 늦게 출력된다.The output data signal output from the second memory device 310-2 corresponds to an offset (OFF (N-2)) based on the output data signal output from the Nth memory device 310 -N. The second MUT output signal line 410b-2 is formed longer by an offset (OFF (N-2)) than the Nth MUT output signal line 410b-N because it is to be delayed and output. That is, the second MUT output signal wire 410b-1 has a length corresponding to the sum of the Y and the offset OFF (N-2). Therefore, the output data signal output from the second memory element 310-2 is output late by a time corresponding to the offset OFF (N-2).

마찬가지로, 제(N-1) 메모리 소자(310-(N-1))에서 출력되는 출력 데이터 신호는 제N 메모리 소자(310-N)에서 출력되는 상기 출력 데이터 신호를 기준으로 오프셋(OFF1)에 해당하는 시간만큼 지연되어 출력되어야하므로, 제(N-1) MUT 출력 신호 배선(410b-(N-1))은 제N MUT 출력 신호 배선(410b-N)보다 오프셋(OFF1)만큼 더 길게 형성한다. 즉, 제(N-1) MUT 출력 신호 배선(410b-(N-1))은 상기 Y와 오프셋(OFF1)의 합에 해당하는 길이를 가진다. 따라서, 제(N-1) 메모리 소자(310-(N-1))에서 출력되는 상기 출력 데이터 신호는 오프셋(OFF1)에 해당하는 시간만큼 늦게 출력된다.Similarly, the output data signal output from the (N-1) th memory element 310-(N-1) is offset at an offset OFF1 based on the output data signal output from the Nth memory element 310 -N. The (N-1) th MUT output signal wires 410b- (N-1) are formed longer by the offset (OFF1) than the Nth MUT output signal wires 410b-N because they must be delayed and output by a corresponding time. do. That is, the (N-1) th MUT output signal wires 410b-(N-1) have a length corresponding to the sum of the Y and the offset OFF1. Accordingly, the output data signal output from the (N-1) th memory element 310-(N-1) is output late by a time corresponding to the offset OFF1.

즉, 각각의 MUT 입력 신호 배선(410a-1 내지 410a-N) 및 MUT 출력 신호 배선(410b-1 내지 410b-N)의 길이의 합은 일정하다. 또한, 상기 인접한 MUT 입력 신호 배선(410a-1 내지 410a-N)의 해당하는 오프셋 및 상기 인접한 MUT 출력 신호 배선(410b-1 내지 410b-N)의 해당하는 오프셋은 상기 인접한 MUT 입출력 신호 배선쌍(410-1 내지 410-N)에 접속된 제1 내지 제N 메모리 소자(310-1 내지 310-N)의 제 어 신호 입력 단자 사이에 존재하는 오프셋과 동일하다. That is, the sum of the lengths of the respective MUT input signal wires 410a-1 to 410a-N and the MUT output signal wires 410b-1 to 410b-N is constant. Further, corresponding offsets of the adjacent MUT input signal wires 410a-1 to 410a-N and corresponding offsets of the adjacent MUT output signal wires 410b-1 to 410b-N may be determined by the pair of adjacent MUT input / output signal wires ( It is equal to the offset existing between the control signal input terminals of the first to Nth memory elements 310-1 to 310-N connected to 410-1 to 410-N.

도 6은 본 발명에 따른 MUT 보드에 8개의 메모리 소자를 구비한 메모리 모듈을 장착한 경우를 모식적으로 도시한 도면이다.FIG. 6 is a diagram schematically illustrating a case where a memory module having eight memory elements is mounted on a MUT board according to the present invention.

도 6을 참조하면, 제어 신호 배선(610)은 제1 내지 제8 메모리 소자(310-1 내지 310-8)의 제어 신호 입력 단자를 데이지 체인 구조로 연결한다.Referring to FIG. 6, the control signal wire 610 connects the control signal input terminals of the first to eighth memory elements 310-1 to 310-8 in a daisy chain structure.

제1 메모리 소자(310-1)의 제어 신호 입력 단자와 제2 메모리 소자(310-2)의 제어 신호 입력 단자 사이에는 15mm의 오프셋이 존재한다. 또한, 제3 메모리 소자(310-3)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자, 제4 메모리 소자(310-4)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자, 제5 메모리 소자(310-5)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자, 제6 메모리 소자(310-6)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자, 제7 메모리 소자(310-7)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자 및 제8 메모리 소자(310-8)의 제어 신호 입력 단자와 제1 메모리 소자(310-1)의 제어 신호 입력 단자 사이에는 각각 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm의 오프셋이 존재한다.An offset of 15 mm exists between the control signal input terminal of the first memory element 310-1 and the control signal input terminal of the second memory element 310-2. Further, the control signal input terminal of the third memory element 310-3 and the control signal input terminal of the first memory element 310-1, the control signal input terminal of the fourth memory element 310-4 and the first memory The control signal input terminal of the element 310-1, the control signal input terminal of the fifth memory element 310-5, the control signal input terminal of the first memory element 310-1, and the sixth memory element 310-6. Control signal input terminal of the first memory device (310-1), control signal input terminal of the seventh memory device (310-7) and control signal input of the first memory device (310-1) There are offsets of 30 mm, 45 mm, 65 mm, 80 mm, 80 mm, 95 mm and 110 mm, respectively, between the terminal and the control signal input terminal of the eighth memory element 310-8 and the control signal input terminal of the first memory element 310-1. .

이때, 제2 내지 제8 메모리 소자(310-2 내지 310-8)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 상기 각 오프셋에 대응하는 시간만큼 지연된다. In this case, the control signal reaching the second to eighth memory elements 310-2 to 310-8 corresponds to the respective offset based on the control signal reaching the first memory element 310-1. Delayed by.

또한, MUT 보드(200)는 제1 내지 제8 MUT 입출력 신호 배선쌍(410-1 내지 410-8)을 구비한다. 제1 내지 제8 MUT 입출력 신호 배선쌍(410-1 내지 410-8) 각각은 MUT 입력 신호 배선(410a-1 내지 410a-8) 및 MUT 출력 신호 배선(410b-1 내지 410b-8)을 포함한다. In addition, the MUT board 200 includes first to eighth MUT input / output signal wire pairs 410-1 to 410-8. Each of the first to eighth MUT input / output signal wire pairs 410-1 to 410-8 includes a MUT input signal wire 410a-1 to 410a-8 and a MUT output signal wire 410b-1 to 410b-8. do.

제1 내지 제8 MUT 입출력 신호 배선쌍(410-1 내지 410-8) 각각은 제1 내지 제8 메모리 소자(310-1 내지 310-8)의 입출력 단자쌍, 즉 제1 내지 제8 모듈 입출력 데이터 신호 단자쌍(510-1 내지 510-8)에 연결된다.Each of the first to eighth MUT input / output signal wire pairs 410-1 to 410-8 is an input / output terminal pair of the first to eighth memory elements 310-1 to 310-8, that is, the first to eighth module inputs and outputs. Data signal terminal pairs 510-1 to 510-8.

제2 메모리 소자 내지 제8 메모리 소자(310-2 내지 310-8)에 도달하는 상기 제어 신호는 제1 메모리 소자(310-1)에 도달하는 상기 제어 신호를 기준으로 각각 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm에 해당하는 시간만큼 늦게 도달한다. 따라서, 제2 MUT 입력 신호 배선 내지 제8 MUT 입력 신호 배선(410a-2 내지 410a-8)은 제1 MUT 입력 신호 배선(410a-1)보다 각각 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm 만큼 더 길다. 즉, 제2 MUT 입력 신호 배선 내지 제8 MUT 입력 신호 배선(410a-2 내지 410a-8)은 제1 MUT 입력 신호 배선(410a-1)을 입력 기본 배선(X)이라 하면, 상기 X와 각각 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm의 합에 해당하는 길이를 가진다. 따라서, 제2 내지 제8 메모리 소자(310-2 내지 310-8)에 도달하는 상기 입력 데이터 신호는 각각 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm에 해당하는 시간만큼 늦게 도달한다.The control signal reaching the second to eighth memory elements 310-2 to 310-8 may be 15 mm, 30 mm, 45 mm, respectively, based on the control signal reaching the first memory element 310-1. Reach as late as 65mm, 80mm, 95mm and 110mm. Accordingly, the second MUT input signal wires to the eighth MUT input signal wires 410a-2 to 410a-8 are 15 mm, 30 mm, 45 mm, 65 mm, 80 mm, 95 mm, and the first MUT input signal wires 410a-1, respectively. Longer by 110mm That is, the second MUT input signal wirings to the eighth MUT input signal wirings 410a-2 to 410a-8 may each correspond to X when the first MUT input signal wiring 410a-1 is an input basic wiring X. It has a length corresponding to the sum of 15mm, 30mm, 45mm, 65mm, 80mm, 95mm and 110mm. Therefore, the input data signal reaching the second to eighth memory elements 310-2 to 310-8 arrives late by a time corresponding to 15 mm, 30 mm, 45 mm, 65 mm, 80 mm, 95 mm, and 110 mm, respectively.

반대로, 제1 메모리 소자 내지 제7 메모리 소자(310-1 내지 310-8)에서 출력되는 출력 데이터 신호는 제8 메모리 소자(310-8)에서 출력되는 상기 출력 데이터 신호를 기준으로 각각 110mm, 95mm, 65mm, 45mm, 30mm 및 15mm에 해당하는 시간만큼 지연되어 출력되어야 한다. 따라서, 제1 MUT 출력 신호 배선 내지 제7 MUT 출력 신호 배선(410b-1 내지 410b-7)은 제8 MUT 출력 신호 배선(410b-8)보다 각각 110mm, 95mm, 65mm, 45mm, 30mm 및 15mm 만큼 더 길다. 즉, 제8 MUT 출력 신호 배선(410b-8)을 출력 기본 배선(Y)이라 하면, 제1 MUT 출력 신호 배선 내지 제7 MUT 출력 신호 배선(410b-1 내지 410b-7)은 상기 Y와 각각 110mm, 95mm, 65mm, 45mm, 30mm 및 15mm의 합에 해당하는 길이를 가진다. 따라서, 제1 MUT 출력 신호 배선 내지 제7 MUT 출력 신호 배선(410b-1 내지 410b-7)에서 출력되는 상기 출력 데이터 신호는 각각 110mm, 95mm, 65mm, 45mm, 30mm 및 15mm에 해당하는 시간만큼 늦게 출력된다.On the contrary, the output data signals output from the first to seventh memory devices 310-1 to 310-8 are 110 mm and 95 mm, respectively, based on the output data signals output from the eighth memory device 310-8. , 65mm, 45mm, 30mm and 15mm should be delayed by the output time. Accordingly, the first MUT output signal wires to the seventh MUT output signal wires 410b-1 to 410b-7 are 110 mm, 95 mm, 65 mm, 45 mm, 30 mm, and 15 mm, respectively, than the eighth MUT output signal wires 410b-8. Longer. That is, when the eighth MUT output signal wire 410b-8 is an output basic wire Y, the first MUT output signal wires to the seventh MUT output signal wires 410b-1 to 410b-7 are respectively Y. It has a length corresponding to the sum of 110mm, 95mm, 65mm, 45mm, 30mm and 15mm. Accordingly, the output data signals output from the first MUT output signal wirings to the seventh MUT output signal wirings 410b-1 to 410b-7 are delayed by a time corresponding to 110 mm, 95 mm, 65 mm, 45 mm, 30 mm, and 15 mm, respectively. Is output.

이상에서 본 발명에 따른 바람직한 실시예를 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 여타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 보호 범위는 이하의 특허청구범위에 의해서 정해져야 할 것이다.Although the preferred embodiment according to the present invention has been described above, this is merely exemplary and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the protection scope of the present invention should be defined by the following claims.

따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Therefore, the embodiments disclosed in the present specification are intended to illustrate rather than limit the present invention, and the scope and spirit of the present invention are not limited by these embodiments. It is intended that the scope of the invention be interpreted by the following claims, and that all descriptions within the scope equivalent thereto will be construed as being included in the scope of the present invention.

도 1은 종래 기술에 따른 패키징 후의 반도체 소자를 테스트하기 위한 테스트 장치의 구성을 도시한 블럭도.1 is a block diagram showing the configuration of a test apparatus for testing a semiconductor device after packaging according to the prior art;

도 2a은 DDR2 메모리 모듈의 신호 배선을 도시한 개략도.2A is a schematic diagram showing signal wiring of a DDR2 memory module.

도 2b는 DDR3 메모리 모듈의 신호 배선을 도시한 개략도.2B is a schematic diagram showing signal wiring of a DDR3 memory module.

도 3은 도 2b에 도시된 DDR3 메모리 모듈의 클럭 신호에 따른 데이터 신호 변화 관계를 도시한 타이밍도.FIG. 3 is a timing diagram illustrating a data signal change relation according to a clock signal of the DDR3 memory module shown in FIG. 2B.

도 4는 본 발명에 따른 MUT 보드의 외관을 도시한 도면.Figure 4 shows the appearance of the MUT board according to the present invention.

도 5는 본 발명에 따른 MUT 보드에 N개의 메모리 소자를 구비한 메모리 모듈을 장착한 경우를 모식적으로 도시한 도면.5 is a diagram schematically illustrating a case where a memory module having N memory elements is mounted on a MUT board according to the present invention.

도 6은 본 발명에 따른 MUT 보드의 구성의 일실시예를 모식적으로 도시한 도면.6 is a diagram schematically showing an embodiment of a configuration of a MUT board according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

200 : MUT 보드 210 : PCB200: MUT Board 210: PCB

230 : 메모리 슬롯 300 : 메모리 모듈230: memory slot 300: memory module

310-1 내지 310-N : 제1 내지 제N 메모리 소자310-1 to 310-N: first to Nth memory elements

330 : 터미네이션부330 Termination

410a-1 내지 410a-N : 제1 내지 제N MUT 입력 신호 배선410a-1 to 410a-N: first to Nth MUT input signal wiring

410b-1 내지 410b-N : 제1 내지 제N MUT 출력 신호 배선410b-1 to 410b-N: first to Nth MUT output signal wiring

410-1 내지 410-N : 제1 내지 제N MUT 입출력 신호 배선쌍410-1 to 410-N: First to Nth MUT input / output signal wire pairs

510a-1 내지 510a-N : 제1 내지 제N 모듈 입력 데이터 신호 단자510a-1 to 510a-N: first to Nth module input data signal terminals

510b-1 내지 510b-N : 제1 내지 제N 모듈 출력 데이터 신호 단자510b-1 to 510b-N: first to Nth module output data signal terminals

510-1 내지 510-N : 제1 내지 제N 모듈 입출력 데이터 신호 단자쌍510-1 to 510-N: first to Nth module input / output data signal terminal pairs

610 : 제어 신호 배선610: control signal wiring

Claims (10)

제1 내지 제N 메모리 소자의 제어 신호 입력 단자를 데이지 체인 구조로 연결하는 제어 신호 배선을 구비하는 메모리 모듈을 삽입하기 위한 메모리 슬롯; 및A memory slot for inserting a memory module having control signal wires connecting the control signal input terminals of the first to Nth memory elements in a daisy chain structure; And 상기 메모리 모듈의 하나 이상의 모듈 입출력 데이터 신호 단자쌍과 각각 연결되는 하나 이상의 MUT 입출력 신호 배선쌍을 포함하는 PCBPCB including one or more MUT input / output signal wire pairs respectively connected to one or more module input / output data signal terminal pairs of the memory module 를 포함하되, Including, 상기 각 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선 및 MUT 출력 신호 배선의 길이의 합은 일정하며, 인접한 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선의 오프셋 및 MUT 출력 신호 배선의 오프셋은 제1 내지 제N 메모리 소자 중 상기 인접한 MUT 입출력 신호 배선쌍에 대응하는 모듈 입출력 데이터 신호 단자쌍에 접속된 메모리 소자의 제어 신호 입력 단자간의 제어 신호 배선 오프셋에 해당하는 것을 특징으로 하는 MUT 보드.The sum of the lengths of the MUT input signal wires and the MUT output signal wires included in each MUT input / output signal wire pair is constant, and the offset of the MUT input signal wires included in the adjacent MUT input / output signal wire pairs and the offset of the MUT output signal wires are And a control signal wiring offset between control signal input terminals of a memory device connected to a module input / output data signal terminal pair corresponding to the adjacent MUT input / output signal wiring pair among the first to Nth memory elements. 제1항에 있어서,The method of claim 1, 상기 데이지 체인 구조의 제어 신호 배선은 상기 제1 내지 제N 메모리 소자를 순차적으로 연결하며, 그 종단에 터미네이션부를 포함하는 것을 특징으로 하는 MUT 보드.The control signal line of the daisy chain structure sequentially connects the first to N-th memory elements, and a termination unit comprising a termination part at an end thereof. 제2항에 있어서,The method of claim 2, 각 MUT 입출력 신호 배선쌍에 포함된 MUT 입력 신호 배선의 길이는 상기 제1 메모리 소자에서 제N 메모리 소자 방향으로 증가하는 것을 특징으로 하는 MUT 보드.And a length of the MUT input signal wire included in each MUT input / output signal wire pair increases from the first memory device toward the N-th memory device. 제2항에 있어서,The method of claim 2, 각 MUT 입출력 신호 배선쌍에 포함된 MUT 출력 신호 배선의 길이는 상기 제1 메모리 소자에서 제N 메모리 소자 방향으로 감소하는 것을 특징으로 하는 MUT 보드.And a length of the MUT output signal wire included in each MUT input / output signal wire pair decreases from the first memory device toward the N-th memory device. 제1항에 있어서,The method of claim 1, 상기 제어 신호는 클럭 신호, 어드레스 신호 및 컨트롤 신호 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 MUT 보드.And the control signal comprises at least one of a clock signal, an address signal, and a control signal. 제1항에 있어서,The method of claim 1, 상기 메모리 모듈은 제1 내지 제8 메모리 소자를 포함하는 DDR3 UB-DIMM인 것을 특징으로 하는 MUT 보드.The memory module is a MUT board, characterized in that the DDR3 UB-DIMM including a first to eighth memory device. 제6항에 있어서,The method of claim 6, 상기 하나 이상의 MUT 입출력 신호 배선쌍은 제1 내지 제8 MUT 입출력 신호 배선쌍을 포함하는 것을 특징으로 하는 MUT 보드.And the at least one MUT input / output signal wire pair comprises a first to eighth MUT input / output signal wire pairs. 제7항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제3 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제4 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제5 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제6 메모리 소자 사이의 제어 신호 배선 오프셋, 상기 제1 및 제7 메모리 소자 사이의 제어 신호 배선 오프셋 및 상기 제1 및 제8 메모리 소자 사이의 제어 신호 배선 오프셋 각각은 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm인 것을 특징으로 하는 MUT 보드.Control signal wiring offset between the first and second memory elements, Control signal wiring offset between the first and third memory elements, Control signal wiring offset between the first and fourth memory elements, The first and second 5 control signal wiring offset between the memory elements, control signal wiring offset between the first and sixth memory elements, control signal wiring offset between the first and seventh memory elements and between the first and eighth memory elements MUT board, characterized in that each of the control signal wiring offset is 15mm, 30mm, 45mm, 65mm, 80mm, 95mm and 110mm. 제8항에 있어서,The method of claim 8, 제1 MUT 입력 신호 배선 및 제2 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제3 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제4 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제5 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제6 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋, 제1 MUT 입력 신호 배선 및 제7 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋과 제1 MUT 입력 신호 배선 및 제8 MUT 입력 신호 배선 사이의 MUT 입력 신호 배선 오프셋 각각은 15mm, 30mm, 45mm, 65mm, 80mm, 95mm 및 110mm인 것을 특징으로 하는 MUT 보드.MUT input signal wiring offset between the first MUT input signal wiring and the second MUT input signal wiring, MUT input signal wiring offset between the first MUT input signal wiring and the third MUT input signal wiring, the first MUT input signal wiring and the first MUT input signal wiring offset between MUT input signal wiring, MUT input signal wiring offset between first MUT input signal wiring and fifth MUT input signal wiring, MUT between first MUT input signal wiring and sixth MUT input signal wiring The input signal wiring offset, the MUT input signal wiring offset between the first MUT input signal wiring and the seventh MUT input signal wiring, and the MUT input signal wiring offset between the first MUT input signal wiring and the eighth MUT input signal wiring, respectively, 15 mm, MUT board, characterized in that 30mm, 45mm, 65mm, 80mm, 95mm and 110mm. 제8항에 있어서,The method of claim 8, 제1 MUT 출력 신호 배선 및 제2 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제3 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제4 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제5 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제6 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋, 제1 MUT 출력 신호 배선 및 제7 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋과 제1 MUT 출력 신호 배선 및 제8 MUT 출력 신호 배선 사이의 MUT 출력 신호 배선 오프셋 각각은 110mm, 95mm, 80mm, 65mm, 45mm, 30mm 및 15mm인 것을 특징으로 하는 MUT 보드.MUT output signal wiring offset between the first MUT output signal wiring and the second MUT output signal wiring, MUT output signal wiring offset between the first MUT output signal wiring and the third MUT output signal wiring, the first MUT output signal wiring and the first MUT output signal wire offset between the MUT output signal wires, MUT output signal wire offset between the first MUT output signal wire and the fifth MUT output signal wire, MUT between the first MUT output signal wire and the sixth MUT output signal wire. The output signal wiring offset, the MUT output signal wiring offset between the first MUT output signal wiring and the seventh MUT output signal wiring and the MUT output signal wiring offset between the first MUT output signal wiring and the eighth MUT output signal wiring are 110 mm, respectively. MUT board, characterized in that 95mm, 80mm, 65mm, 45mm, 30mm and 15mm.
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