KR100987677B1

KR100987677B1 - Apparatus driving of liquid crystal display device

Info

Publication number: KR100987677B1
Application number: KR1020030091802A
Authority: KR
Inventors: 남현택
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2010-10-13
Also published as: KR20050060236A

Abstract

본 발명의 실시 예에 따른 액정표시장치의 구동장치는 화상을 표시하는 액정패널과, 외부로부터 공급되는 데이터를 디지털 데이터로 변환하는 타이밍 제어부와, 상기 타이밍 제어부에 실장되어 감마전압을 공급하는 감마 전압부와, 상기 타이밍 제어부에 실장되어 상기 감마 전압부로부터의 감마전압을 이용하여 상기 디지털 데이터를 아날로그 데이터로 변환하는 데이터 변환부와, 상기 데이터 변환부로부터 공급되는 상기 아날로그 데이터를 상기 액정패널에 순차적으로 공급하는 다수의 아날로그 쉬프트 레지스터를 구비하며, 상기 다수의 아날로그 쉬프트 레지스터는, 스타트 펄스를 순차적으로 쉬프트시켜 샘플링신호를 발생하는 다수의 쉬프트 레지스터와, 상기 샘플링신호에 따라 상기 데이터 변환부로부터 공급되는 상기 아날로그 데이터를 상기 액정패널에 순차적으로 공급하는 다수의 아날로그 스위치를 각각 구비하는 것을 특징으로 한다.An apparatus for driving a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel for displaying an image, a timing controller for converting data supplied from the outside into digital data, and a gamma voltage mounted on the timing controller to supply a gamma voltage. And a data converter mounted on the timing controller to convert the digital data into analog data using the gamma voltage from the gamma voltage unit, and the analog data supplied from the data converter to the liquid crystal panel. And a plurality of analog shift registers, the plurality of analog shift registers being supplied from the data converter in accordance with the sampling signal and a plurality of shift registers for generating a sampling signal by sequentially shifting a start pulse. The analog data It characterized in that it comprises a plurality of analog switches to sequentially supplied to the liquid crystal panel each group.

Description

Driving device for liquid crystal display device {APPARATUS DRIVING OF LIQUID CRYSTAL DISPLAY DEVICE}

도 1은 일반적인 액정표시장치의 구동장치를 개략적으로 나타내는 평면도.1 is a plan view schematically showing a driving device of a general liquid crystal display device;

도 2는 도 1에 도시된 타이밍 제어부를 나타내는 블록도.FIG. 2 is a block diagram illustrating a timing controller shown in FIG. 1. FIG.

도 3은 도 1에 도시된 데이터 구동 집적회로를 나타내는 블록도.FIG. 3 is a block diagram illustrating a data driving integrated circuit shown in FIG. 1. FIG.

도 4는 본 발명의 실시 예에 따른 액정표시장치의 구동장치를 개략적으로 나타내는 평면도.4 is a plan view schematically illustrating a driving device of a liquid crystal display according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 타이밍 제어부를 나타내는 블록도.FIG. 5 is a block diagram illustrating a timing controller shown in FIG. 4. FIG.

도 6은 도 4에 도시된 A부분을 나타내는 도면.FIG. 6 is a view showing a portion A shown in FIG. 4; FIG.

도 7은 도 4에 도시된 아날로그 쉬프트 레지스터를 나타내는 회로도.FIG. 7 is a circuit diagram illustrating the analog shift register shown in FIG. 4. FIG.

도 8은 도 7에 도시된 아날로그 쉬프트 레지스터에 공급되는 아날로그 데이터 및 제어신호들을 나타내는 파형도.
FIG. 8 is a waveform diagram showing analog data and control signals supplied to the analog shift register shown in FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2, 102 : 액정패널 4 : 데이터 구동 집적회로2, 102: liquid crystal panel 4: data driving integrated circuit

6, 106 : TCP 8, 108 : 데이터 PCB 6, 106: TCP 8, 108: data PCB

10 : 신호 제어부 12, 112 : 감마 전압부10: signal control unit 12, 112: gamma voltage unit

14, 150 : 쉬프트 레지스터부 16 : 래치부14, 150: shift register portion 16: latch portion

18, 118, 158 : DAC부 20, 120 : P 디코딩부18, 118, 158: DAC section 20, 120: P decoding section

22, 162 : N 디코딩부 24, 124, 164 : 멀티플렉서부22, 162: N decoding section 24, 124, 164: multiplexer section

26, 126, 166 : 출력 버퍼부 30, 130 : 타이밍 제어부26, 126, 166: output buffer section 30, 130: timing control section

32, 132 : 데이터 처리부 34, 134 : 제어신호 발생부32, 132: data processor 34, 134: control signal generator

104 : 아날로그 쉬프트 레지스터 152 : 쉬프트 레지스터104: analog shift register 152: shift register

170 : 아날로그 샘플링부 172 : 아날로그 스위치
170: analog sampling unit 172: analog switch

본 발명은 액정표시장치에 관한 것으로, 특히 데이터 구동회로의 구조를 단순화시킬 수 있도록 한 액정표시장치의 구동장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a driving device of a liquid crystal display device which can simplify the structure of a data driving circuit.

통상의 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 이러한, 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비젼(Television)이나 랩탑(Lap-Top)형 퍼스널 컴퓨터(Personal Computer) 등의 표시기로서 상품화되고 있다. A typical liquid crystal display (LCD) displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel. Such a liquid crystal display device can be miniaturized compared to the CRT and commercialized as a display such as a portable television or a laptop-type personal computer.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 화소전압신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다. 데이터 드라이버와 게이트 드라이버는 다수개의 집적회로(Integrated Circuit; 이하, IC라 함)로 집적화된다. 집적화된 데이터 구동 IC와 게이트 구동 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package;이하, TCP라 함) 상에 실장되어 탭(TAB; Tape Automated Bonding) 방식으로 액정패널에 접속되거나, COG(Chip On Glass) 방식으로 액정패널 상에 실장된다.A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel. In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to any one of the data lines via source and drain terminals of a thin film transistor, which is a switching element. The gate terminal of the thin film transistor is connected to any one of the gate lines through which the pixel voltage signal is applied to the pixel electrodes of one line. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, and a common voltage generator for driving the common electrode. The gate driver sequentially supplies the scanning signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a gate signal is supplied to any one of the gate lines. The common voltage generator supplies a common voltage signal to the common electrode. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell. The data driver and the gate driver are integrated into a plurality of integrated circuits (hereinafter, referred to as ICs). Each of the integrated data driver IC and the gate driver IC is mounted on a tape carrier package (hereinafter referred to as TCP) and connected to a liquid crystal panel using a tape automated bonding (TAB) method, or a chip on glass ) Is mounted on the liquid crystal panel.

도 1은 종래 액정표시장치의 데이터 구동장치를 개략적으로 도시한 것으로, 데이터 구동장치는 TCP(6)를 통해 액정패널(2)과 접속되어진 데이터 구동 IC들(4)과, TCP(6)를 통해 데이터 구동 IC들(4)과 접속되어진 데이터 인쇄회로기판(Printed Circuit Board; 이하, PCB라 함)(8)과, 데이터 PCB(8) 상에 실장되어 데이터 구동 IC들(4)을 제어함과 아울러 디지털 데이터(Data)를 공급하는 타이밍 제어부(30)를 구비한다.FIG. 1 schematically shows a data driving device of a conventional liquid crystal display device. The data driving device includes data driving ICs 4 and TCP 6 connected to the liquid crystal panel 2 through TCP 6. Data printed circuit boards (hereinafter referred to as PCBs) 8 connected to the data driving ICs 4 and mounted on the data PCB 8 to control the data driving ICs 4. And a timing controller 30 for supplying digital data.

데이터 PCB(8)는 타이밍 제어부(30)로부터의 출력되는 각종 제어신호들 및 데이터 신호들과 파워부(도시하지 않음)로부터의 구동전압신호들을 데이터 구동 IC들(4)로 중계하는 역할을 한다.The data PCB 8 relays various control signals and data signals output from the timing controller 30 and drive voltage signals from a power unit (not shown) to the data driver ICs 4. .

타이밍 제어부(30)는 도 2에 도시된 바와 같이 외부로부터의 각종 제어신호들에 기초하여 게이트 드라이버를 제어하는 게이트 제어신호들(GSP, GSC, GOE 등)을 발생하고, 데이터 구동 IC들(4)을 제어하는 데이터 제어신호들(SSP, SSC, SOE, POL, REV 등)을 발생한다. 또한, 타이밍 제어부(30)는 외부로부터 공급되는 데이터를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 구동 IC들(4) 각각에 공급한다.As shown in FIG. 2, the timing controller 30 generates gate control signals (GSP, GSC, GOE, etc.) for controlling the gate driver based on various control signals from the outside, and the data driving ICs 4. ) To generate data control signals (SSP, SSC, SOE, POL, REV, etc.). In addition, the timing controller 30 arranges the data supplied from the outside to be suitable for driving the liquid crystal panel 2 and supplies the data to each of the data driving ICs 4.

이를 위해, 타이밍 제어부(30)는 외부로부터 공급되는 데이터를 액정패널(2)에 알맞도록 정렬하여 재배치하는 데이터 처리부(32)와, 외부로부터 입력되는 각종 제어신호를 이용하여 게이트 제어신호들(GSP, GSC, GOE 등) 및 데이터 제어신호들(SSP, SSC, SOE, POL, REV 등)을 생성하는 제어신호 생성부(34)를 구비한다.To this end, the timing controller 30 uses the data processor 32 to align and rearrange data supplied from the outside to the liquid crystal panel 2 and the gate control signals GSP using various control signals input from the outside. And a control signal generator 34 for generating data control signals (SSP, SSC, SOE, POL, REV, etc.) and GSC, GOE, etc.).

데이터 처리부(32)는 외부로부터 입력된 데이터(R, G, B)를 액정패널(2)의 구동에 알맞도록 오드 데이터(ODD Data) 및 이븐 데이터(EVEN Data)로 정렬하고, 정렬된 디지털 데이터(Data)를 데이터 구동 IC들(4) 각각에 공급한다.The data processor 32 sorts the data R, G, and B inputted from the outside into odd data and even data so as to be suitable for driving the liquid crystal panel 2, and sorts the digital data. (Data) is supplied to each of the data driving ICs 4.

제어신호 발생부(32)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 데이터 제어신호들(SSP, SSC, SOE, REV, POL등)을 발생하여 데이터 구동 IC들(4) 각각에 공급함과 아울러 게이트 제어신호들(GSC, GSP, GOE 등)을 발생하여 도시하지 않은 게이트 구동 IC들에 공급한다.The control signal generator 32 transmits a data enable (DE) signal, a horizontal sync signal (Hsync), a vertical sync signal (Vsync), and a data (RGB) transmission timing indicating a valid data section input from the outside. The dot clock DCLK is used to generate data control signals SSP, SSC, SOE, REV, and POL, and supply the data control signals to each of the data driver ICs 4 and control the gate control signals GSC. , GSP, GOE, etc.) are supplied to gate driving ICs not shown.

TCP(6)는 액정패널(2)의 상단부에 마련된 데이터 패드들과 전기적으로 접속됨과 아울러 데이터 PCB(8)에 마련된 출력 패드들과 전기적으로 접속된다. 데이터 구동 IC들(4)은 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환하여 액정패널(2) 상의 데이터라인들에 공급한다.The TCP 6 is electrically connected to the data pads provided at the upper end of the liquid crystal panel 2 and also to the output pads provided at the data PCB 8. The data driving ICs 4 convert the digital data into analog data AData and supply them to the data lines on the liquid crystal panel 2.

이를 위하여, 데이터 구동 IC들(4) 각각은 도 3에 도시된 바와 같이 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(14)와, 샘플링신호에 응답하여 디지털 데이터(Data)를 순차적으로 래치하여 동시에 출력하는 래치부(16)와, 래치부(16)로부터의 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환하는 디지털-아날로그 변환부(이하, DAC부라 함)(18)와, DAC부(18)로부터의 아날로그 데이 터(AData)를 완충하여 출력하는 출력 버퍼부(26)를 구비한다. To this end, each of the data driving ICs 4 includes a shift register 14 for supplying a sequential sampling signal as shown in FIG. 3, and sequentially latches digital data in response to the sampling signal. An output latch unit 16, a digital-to-analog converter (hereinafter referred to as a DAC unit) 18 for converting digital data (Data) from the latch unit 16 into analog data (AData), and a DAC unit ( And an output buffer section 26 for buffering and outputting analog data (AData) from 18).

또한, 데이터 구동 IC(4)는 타이밍 제어부(30)로부터 공급되는 데이터 제어신호들(SSP, SSC, SOE, REV, POL 등)과 디지털 데이터(Data)를 중계하는 신호 제어부(10)와, DAC부(18)에서 필요로 하는 정극성 및 부극성 감마전압들을 공급하는 감마 전압부(12)를 추가로 구비한다. 이러한 구성을 가지는 데이터 구동 IC들(4) 각각은 n개씩의 데이터라인들(DL1 내지 DLn)을 구동하게 된다.In addition, the data driver IC 4 includes a signal controller 10 for relaying data control signals (SSP, SSC, SOE, REV, POL, etc.) and digital data (Data) supplied from the timing controller 30, and a DAC. A gamma voltage unit 12 for supplying the positive and negative gamma voltages required by the unit 18 is further provided. Each of the data driving ICs 4 having such a configuration drives n data lines DL1 to DLn.

신호제어부(10)는 타이밍 제어부(30)로부터의 각종 데이터 제어신호들(SSP, SSC, SOE, REV, POL 등)과 디지털 데이터(Data)가 해당 구성요소들로 출력되도록 제어한다. The signal controller 10 controls various data control signals (SSP, SSC, SOE, REV, POL, etc.) and digital data (Data) from the timing controller 30 to be output to the corresponding components.

감마 전압부(12)는 기준 감마전압 발생부(도시하지 않음)로부터 입력되는 다수개의 기준 감마전압을 그레이별로 세분화하여 출력한다.The gamma voltage unit 12 subdivides and outputs a plurality of reference gamma voltages inputted from the reference gamma voltage generation unit (not shown) for each gray.

쉬프트 레지스터부(14)에 포함된 n개의 쉬프트 레지스터들은 신호제어부(10)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 순차적으로 쉬프트시켜 샘플링신호로 출력한다.The n shift registers included in the shift register unit 14 sequentially shift the source start pulse SSP from the signal controller 10 according to the source sampling clock signal SSC and output the sampling signal.

래치부(16)는 쉬프트 레지스터부(14)로부터의 샘플링신호에 응답하여 신호 제어부(10)로부터의 디지털 데이터(Data)를 일정단위씩 순차적으로 샘플링하여 래치하게 된다. 이를 위하여 래치부(16)는 n개의 디지털 데이터(Data)를 래치하기 위해 n개의 래치들로 구성되고, 그 래치들 각각은 디지털 데이터(Data)의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다. 특히 타이밍제어부(30)는 전송주파수를 줄이기 위하여 디지털 데이터(Data)를 이븐 데이터(EVEN Data)와 오드 데이터(ODD Data)로 나누어 각각의 전송라인을 통해 동시에 출력하게 된다. 여기서 이븐 데이터(EVEN Data)와 오드 데이터(ODD Data) 각각은 적(R), 녹(G), 청(B) 데이터를 포함한다. 이에 따라, 래치부(16)는 샘플링신호마다 신호 제어부(10)를 경유하여 공급되는 이븐 데이터(EVEN Data)와 오드 데이터(ODD Data) 즉 6개의 디지털 데이터(Data)를 동시에 래치하게 된다. 이어서, 래치부(16)는 신호 제어부(10)로부터의 소스 출력 이네이블신호(SOE)에 응답하여 래치된 n개의 데이터들(Data)을 동시에 출력한다 . 이 경우, 래치부(16)는 데이터반전 선택신호(REV)에 응답하여 트랜지션 비트수가 줄어들게끔 변조된 디지털 데이터(Data)들을 복원시켜 출력하게 된다. 이는 타이밍 제어부(30)에서 데이터 전송시 전자기적 간섭(EMI)을 최소화하기 위하여 트랜지션되는 비트수가 기준치를 넘어서는 디지털 데이터(Data)들은 트랜지션 비트수가 줄어들게끔 변조하여 공급하기 때문이다.The latch unit 16 sequentially samples and latches digital data Data from the signal control unit 10 by a predetermined unit in response to a sampling signal from the shift register unit 14. To this end, the latch unit 16 includes n latches for latching n digital data, each of which corresponds to the number of bits (3 or 6 bits) of the digital data. Has a size. In particular, the timing controller 30 divides digital data into even data and odd data in order to reduce the transmission frequency and outputs the same through the respective transmission lines. Herein, each of the even data and the odd data includes red, green, and blue data. Accordingly, the latch unit 16 simultaneously latches even data and odd data, that is, six digital data data, supplied through the signal controller 10 for each sampling signal. Subsequently, the latch unit 16 simultaneously outputs the latched n data Data in response to the source output enable signal SOE from the signal controller 10. In this case, the latch unit 16 restores and outputs the modulated digital data to reduce the number of transition bits in response to the data inversion selection signal REV. This is because the timing controller 30 modulates and supplies digital data such that the number of transition bits exceeds the reference value in order to minimize electromagnetic interference (EMI) during data transmission.

DAC부(18)는 래치부(16)로부터의 디지털 데이터(Data)를 동시에 정극성 및 부극성의 아날로그 데이터(AData)로 변환하여 출력하게 된다. 이를 위하여, DAC부(18)는 래치부(16)에 공통 접속된 P(Positive) 디코딩부(20) 및 N(Negative) 디코딩부(22)와, P 디코딩부(20) 및 N 디코딩부(22)의 출력신호를 선택하기 위한 멀티플렉서(MUX; 24)를 구비한다.The DAC unit 18 simultaneously converts the digital data Data from the latch unit 16 into analog data AData of positive and negative polarity and outputs the analog data. To this end, the DAC unit 18 is a P (Positive) decoding unit 20 and a N (Negative) decoding unit 22 commonly connected to the latch unit 16, a P decoding unit 20 and an N decoding unit ( And a multiplexer (MUX) 24 for selecting an output signal of 22).

P 디코딩부(20)에 포함되는 n개의 P 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 데이터들(Data)을 감마 전압부(12)로부터의 정극성 감마전압들을 이용하여 정극성 아날로그 데이터(AData)로 변환하게 된다. N 디코딩부(22)에 포함되는 n개의 N 디코더들은 래치부(16)로부터 동시에 입력되는 n개의 데이터들(Data) 을 감마 전압부(12)로부터의 부극성 감마전압들을 이용하여 부극성 아날로그 데이터(AData)로 변환하게 된다. 멀티플렉서부(24)에 포함되는 n개의 멀티플렉서들은 신호제어부(10)로부터의 극성제어신호(POL)에 응답하여 P 디코더(20)로부터의 정극성 아날로그 데이터(AData) 또는 N 디코더(22)로부터의 부극성 아날로그 데이터(AData)를 선택하여 출력하게 된다.The n P decoders included in the P decoding unit 20 receive the n data Data input from the latch unit 16 at the same time, using the positive analog gamma voltages from the gamma voltage unit 12. Will be converted to (AData). The n N decoders included in the N decoding unit 22 use the n data Data simultaneously input from the latch unit 16 to the negative analog data using the negative gamma voltages from the gamma voltage unit 12. Will be converted to (AData). The n multiplexers included in the multiplexer section 24 are supplied from the positive analog data AData from the P decoder 20 or from the N decoder 22 in response to the polarity control signal POL from the signal controller 10. Negative analog data (AData) is selected and output.

출력버퍼부(26)에 포함되는 n개의 출력버퍼들은 n개의 데이터라인들(D1 내지 Dn)들에 직렬로 각각 접속되어진 전압추종기(Voltage follower) 등으로 구성된다. 이러한 출력버퍼들은 DAC부(18)로부터의 아날로그 데이터(AData)들을 신호완충하여 데이터라인들(DL1 내지 DLn)에 공급하게 된다.The n output buffers included in the output buffer unit 26 are composed of a voltage follower connected to the n data lines D1 to Dn in series. The output buffers buffer the analog data AData from the DAC unit 18 and supply the same to the data lines DL1 to DLn.

이와 같은, 일반적인 액정표시장치의 구동장치는 타이밍 제어부(30)로부터 출력되는 디지털 데이터(Data)를 감마 전압부(12)로부터 정극성 및 부극성 감마전압이 공급되는 데이터 구동 IC(4)의 DAC부(18)를 이용하여 아날로그 데이터(AData)로 변환하여 액정패널(2)에 공급하여 액정패널(2)에 원하는 화상을 표시하게 된다.The driving device of the general liquid crystal display device includes a DAC of the data driving IC 4, in which the digital data Data output from the timing controller 30 is supplied from the gamma voltage unit 12 to the positive and negative gamma voltages. The unit 18 converts the analog data into AData and supplies the same to the liquid crystal panel 2 to display a desired image on the liquid crystal panel 2.

이러한, 일반적인 액정표시장치의 구동장치는 각각의 데이터 구동 IC(4)가 독립적인 감마 전압부(12) 및 DAC부(18)를 이용하여 타이밍 제어부(30)로부터 공급되는 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환하게 된다. 이에 따라, 일반적인 액정표시장치의 구동장치는 동일한 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환할 경우 데이터 구동 IC(4)들 각각의 감마 전압부(12)를 구성하는 내부 R-String의 편차로 인하여 출력되는 아날로그 데이터(AData) 간의 편차가 발생하게 된다. Such a driving device of a general liquid crystal display device uses digital data (Data) supplied from the timing controller 30 using each of the data driver ICs 4 using the independent gamma voltage unit 12 and the DAC unit 18. Convert to analog data (AData). Accordingly, the driving device of the general liquid crystal display device converts the same digital data into analog data (AData) so that the internal R-String constituting the gamma voltage unit 12 of each of the data driving ICs 4 may be reduced. Due to the deviation, the deviation between the output analog data (AData) occurs.

또한, 일반적인 액정표시장치의 구동장치는 데이터 구동 IC(4) 각각이 상술한 바와 같이 쉬프트 레지스터부(14), 래치부(16), DAC부(18) 및 출력 버퍼부(26)로 구성되기 때문에 구조가 복잡하며 많은 입력핀들이 필요하게 된다. 그리고, 일반적인 액정표시장치의 구동장치는 데이터 구동 IC(4) 각각의 수와 동일한 TCP(6)가 필요하게 된다.
In addition, the driving device of the general liquid crystal display device is that each of the data driving ICs 4 is composed of a shift register section 14, a latch section 16, a DAC section 18, and an output buffer section 26 as described above. This makes the structure complicated and requires many input pins. In addition, the driving device of the general liquid crystal display device requires the same TCP 6 as the number of each of the data driving ICs 4.

따라서, 본 발명의 목적은 데이터 구동회로의 구조를 단순화시킬 수 있도록 한 액정표시장치의 구동장치를 제공하는데 있다.
Accordingly, an object of the present invention is to provide a driving device of a liquid crystal display device which can simplify the structure of a data driving circuit.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 화상을 표시하는 액정패널과, 외부로부터 공급되는 데이터를 디지털 데이터로 변환하는 타이밍 제어부와, 상기 타이밍 제어부에 실장되어 감마전압을 공급하는 감마 전압부와, 상기 타이밍 제어부에 실장되어 상기 감마 전압부로부터의 감마전압을 이용하여 상기 디지털 데이터를 아날로그 데이터로 변환하는 데이터 변환부와, 상기 데이터 변환부로부터 공급되는 상기 아날로그 데이터를 상기 액정패널에 순차적으로 공급하는 다수의 아날로그 쉬프트 레지스터를 구비하며, 상기 다수의 아날로그 쉬프트 레지스터는, 스타트 펄스를 순차적으로 쉬프트시켜 샘플링신호를 발생하는 다수의 쉬프트 레지스터와, 상기 샘플링신호에 따라 상기 데이터 변환부로부터 공급되는 상기 아날로그 데이터를 상기 액정패널에 순차적으로 공급하는 다수의 아날로그 스위치를 각각 구비하는 것을 특징으로 한다.In order to achieve the above object, the driving apparatus of the liquid crystal display according to the embodiment of the present invention is mounted on the liquid crystal panel for displaying an image, a timing controller for converting data supplied from the outside into digital data, and the timing controller A gamma voltage unit for supplying a gamma voltage, a data converter mounted in the timing controller to convert the digital data into analog data using the gamma voltage from the gamma voltage unit, and the analog supplied from the data converter. A plurality of analog shift registers for sequentially supplying data to the liquid crystal panel, wherein the plurality of analog shift registers comprise a plurality of shift registers for sequentially shifting start pulses to generate a sampling signal, and according to the sampling signal. Supply from the data converter And a plurality of analog switches, each of which sequentially supplies the analog data to the liquid crystal panel.

상기 액정표시장치의 구동장치에서 상기 타이밍 제어부는 상기 외부로부터의 데이터를 디지털 데이터로 변환하고, 변환된 디지털 데이터를 오드 및 이븐 데이터로 정렬하는 데이터 처리부와, 상기 데이터 변환부 및 상기 다수의 아날로그 쉬프트 레지스터를 제어하기 위한 제어신호들을 생성하는 제어신호 발생부를 구비하는 것을 특징으로 한다.In the driving device of the liquid crystal display, the timing controller converts the data from the outside into digital data and arranges the converted digital data into odd and even data, the data converter and the plurality of analog shifts. And a control signal generator for generating control signals for controlling the register.

상기 액정표시장치의 구동장치에서 상기 데이터 변환부는 상기 감마 전압부로부터의 감마전압을 이용하여 상기 디지털 오드 데이터를 정극성의 아날로그 오드 데이터와 부극성의 아날로그 오드 데이터로 동시에 변환하는 제 1 디지털 아날로그 변환부와, 상기 제어신호 발생부로부터의 극성제어신호에 따라 상기 정극성의 아날로그 오드 데이터와 부극성의 아날로그 오드 데이터를 선택적으로 출력하는 제 1 선택부와, 상기 제 1 선택부로부터 선택되어져 출력되는 상기 정극성의 아날로그 오드 데이터와 부극성의 아날로그 오드 데이터를 완충하여 상기 다수의 아날로그 쉬프트 레지스터로 출력하는 제 1 출력부와, 상기 감마 전압부로부터의 감마전압을 이용하여 상기 디지털 이븐 데이터를 정극성의 아날로그 이븐 데이터와 부극성의 아날로그 이븐 데이터로 동시에 변환하는 제 2 디지털 아날로그 변환부와, 상기 제어신호 발생부로부터의 극성제어신호에 따라 상기 정극성의 아날로그 이븐 데이터와 부극성의 아날로그 이븐 데이터를 선택적으로 출력하는 제 2 선택부와, 상기 제 2 선택부로부터 선택되어져 출력되는 상기 정극성의 아날로그 이븐 데이터와 부극성의 아날로그 이븐 데이터를 완충하여 상기 다수의 아날로그 쉬프트 레지스터로 출력하는 제 2 출력부를 구비하는 것을 특징으로 한다.In the driving device of the liquid crystal display, the data converter converts the digital odd data into positive analog odd data and negative analog odd data simultaneously using the gamma voltage from the gamma voltage unit. And a first selector for selectively outputting the positive analog odd data and the negative analog odd data according to the polarity control signal from the control signal generator, and the positive electrode selected and output from the first selector. The first and second outputs buffer the negative analog odd data and the negative analog odd data and output the negative analog odd data to the plurality of analog shift registers, and the digital even data using the gamma voltage from the gamma voltage unit. Analog Ibn with negative polarity A second digital analog converter for simultaneously converting into data; a second selector for selectively outputting the positive analog even data and the negative analog even data according to the polarity control signal from the control signal generator; And a second output unit configured to buffer the positive analog even data and the negative analog even data selected and output from the second selection unit to output the buffers to the plurality of analog shift registers.

상기 액정표시장치의 구동장치에서 상기 제 1 디지털 아날로그 변환부는 상 기 감마전압부로부터의 정극성 감마전압을 이용하여 상기 디지털 오드 데이터를 상기 정극성의 아날로그 오드 데이터로 디코딩하는 제 1 정극성 디코더와, 상기 감마전압부로부터의 부극성 감마전압을 이용하여 상기 디지털 오드 데이터를 상기 부극성의 아날로그 오드 데이터로 디코딩하는 제 1 부극성 디코더를 구비하는 것을 특징으로 한다.A first positive decoder for decoding the digital odd data into the positive analog odd data using the positive gamma voltage from the gamma voltage unit in the driving device of the liquid crystal display; And a first negative polarity decoder for decoding the digital odd data into the negative analog odd data using the negative gamma voltage from the gamma voltage unit.

상기 액정표시장치의 구동장치에서 상기 제 2 디지털 아날로그 변환부는 상기 감마전압부로부터의 정극성 감마전압을 이용하여 상기 디지털 이븐 데이터를 상기 정극성의 아날로그 이븐 데이터로 디코딩하는 제 2 정극성 디코더와, 상기 감마전압부로부터의 부극성 감마전압을 이용하여 상기 디지털 이븐 데이터를 상기 부극성의 아날로그 이븐 데이터로 디코딩하는 제 2 부극성 디코더를 구비하는 것을 특징으로 한다.A second positive decoder for decoding the digital even data into the positive analog even data by using the positive gamma voltage from the gamma voltage unit in the driving device of the liquid crystal display; And a second negative polarity decoder which decodes the digital even data into the negative analog even data by using the negative gamma voltage from the gamma voltage unit.

상기 액정표시장치의 구동장치는 상기 타이밍 제어부가 실장되는 데이터 인쇄회로기판과, 상기 액정패널과 상기 데이터 인쇄회로기판간에 접속되는 테이프 캐리어 패키지와, 상기 테이프 캐리어 패키지에 형성되어 상기 데이터 변환부로부터의 아날로그 데이터와 상기 제어신호 발생부로부터의 제어신호를 상기 다수의 아날로그 쉬프트 레지스터에 전달하는 신호배선을 더 구비하는 것을 특징으로 한다.The driving device of the liquid crystal display device includes a data printed circuit board on which the timing controller is mounted, a tape carrier package connected between the liquid crystal panel and the data printed circuit board, and a tape carrier package formed from the data converter. And a signal wiring for transmitting analog data and control signals from the control signal generator to the plurality of analog shift registers.

상기 액정표시장치의 구동장치에서 상기 다수의 쉬프트 레지스터는, 상기 테이프 캐리어 패키지의 신호배선을 통해 상기 제어신호 발생부로부터 공급되는 클럭신호에 따라 스타트 펄스를 순차적으로 쉬프트시켜 상기 샘플링신호를 발생하고, 상기 다수의 아날로그 스위치는, 상기 다수의 쉬프트 레지스터로부터의 상기 샘플링신호에 따라 상기 신호배선을 통해 상기 데이터 변환부로부터 공급되는 상기 정극성의 또는 부극성의 아날로그 오드 데이터와 상기 정극성의 또는 부극성의 아날로그 이븐 데이터를 상기 액정패널에 순차적으로 공급하는 것을 특징으로 한다.In the driving device of the liquid crystal display, the plurality of shift registers sequentially shift the start pulses according to a clock signal supplied from the control signal generator through signal wiring of the tape carrier package to generate the sampling signal. The plurality of analog switches may include the positive or negative analog odd data and the positive or negative analog data supplied from the data converter through the signal wiring in accordance with the sampling signals from the plurality of shift registers. The even data is sequentially supplied to the liquid crystal panel.

상기 액정표시장치의 구동장치에서 상기 스타트 펄스는 소스 스타트 펄스(SSP)이고, 상기 클럭신호는 소스 쉬프트 클럭(SSC)인 것을 특징으로 한다.In the driving apparatus of the liquid crystal display, the start pulse is a source start pulse SSP, and the clock signal is a source shift clock SSC.

상기 액정표시장치의 구동장치에서 다수의 아날로그 스위치 중 기수번째 아날로그 스위치에는 상기 정극성의 또는 부극성의 아날로그 오드 데이터가 공급되고, 우수번째 아날로그 스위치에는 상기 정극성의 또는 부극성의 아날로그 이븐 데이터가 공급되는 것을 특징으로 한다.The positive or negative analog odd data is supplied to an odd-numbered analog switch among a plurality of analog switches in the driving device of the LCD, and the positive or negative analog even data is supplied to an even-numbered analog switch. It is characterized by.

상기 액정표시장치의 구동장치에서 상기 다수의 아날로그 스위치 각각은 COG(Chip On Glass) 방식에 의해 상기 액정패널 상에 실장되는 것을 특징으로 한다.In the driving device of the liquid crystal display, each of the plurality of analog switches is mounted on the liquid crystal panel by a chip on glass (COG) method.

상기 액정표시장치의 구동장치에서 상기 다수의 아날로그 스위치 각각은 상기 테이프 캐리어 패키지에 실장되는 것을 특징으로 한다.In the driving device of the liquid crystal display, each of the plurality of analog switches is mounted on the tape carrier package.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 8.

도 4를 참조하면, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 액정패널(102)과, 외부로부터 공급되는 데이터(R, G, B)를 디지털 데이터(Data)로 정렬하고 정렬된 디지털 데이터(Data)를 아날로그 데이터(Adata)로 변환하는 타이밍 제어부(130)와, 액정패널(102)의 비표시영역에 실장되어 타이밍 제어부(130)로부터의 아날로그 데이터(Adata)를 액정패널(102)에 순차적으로 공급하는 다수의 아날로그 쉬프트 레지스터(104)와, 액정패널(102)의 패드영역에 접속되는 다수의 테이프 캐리어 패키지(Tape Carrier Package;이하, TCP라 함)(106)와, TCP(106)를 통해 다수의 아날로그 쉬프트 레지스터(104)와 접속되고 타이밍 제어부(130)가 실장된 데이터 인쇄회로기판(Printed Circuit Board; 이하, PCB라 함)(108)을 구비한다.Referring to FIG. 4, the driving device of the liquid crystal display according to the exemplary embodiment of the present invention arranges the liquid crystal panel 102 and the data R, G, and B supplied from the outside into digital data, and is aligned. The timing controller 130 converts the digital data into analog data Adata, and the analog data Adata from the timing controller 130 is mounted in the non-display area of the liquid crystal panel 102. ), A plurality of analog shift registers 104 sequentially supplied to the plurality, a plurality of Tape Carrier Packages (hereinafter referred to as TCP) 106 connected to the pad area of the liquid crystal panel 102, and TCP ( A data printed circuit board 108, which is connected to a plurality of analog shift registers 104 and mounted with a timing controller 130, is provided through a 106.

액정패널(102)에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널(102)에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 아날로그 데이터(AData)가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다.In the liquid crystal panel 102, the liquid crystal cells are positioned in the region where the gate lines and the data lines are arranged to cross each other, and the gate lines and the data lines are arranged to intersect. The liquid crystal panel 102 is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to any one of the data lines via source and drain terminals of a thin film transistor, which is a switching element. The gate terminal of the thin film transistor is connected to any one of the gate lines through which analog data (AData) is applied to the pixel electrodes of one line.

데이터 PCB(108)는 타이밍 제어부(130)로부터의 출력되는 각종 제어신호들 및 아날로그 데이터(AData)와 파워부(도시하지 않음)로부터의 구동전압신호들을 다수의 아날로그 쉬프트 레지스터(104)로 중계하는 역할을 한다.The data PCB 108 relays various control signals output from the timing controller 130 and driving voltage signals from analog data (AData) and power units (not shown) to the plurality of analog shift registers 104. Play a role.

타이밍 제어부(130)는 외부로부터 공급되는 데이터(RGB)를 액정패널(102)의 구동에 알맞도록 디지털 데이터(Data)로 정렬하고, 정렬된 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환하여 다수의 쉬프트 레지스터(104)로 공급한다. 또한, 타이밍 제어부(130)는 외부로부터 공급되는 각종 제어신호들에 기초하여 디지 털 데이터(Data)를 아날로그 데이터(AData)를 변환하기 위한 데이터 제어신호들(SSP, SSC, SOE, POL, REV 등)을 발생하고, 액정패널(102)의 게이트 라인들을 구동하기 위한 게이트 제어신호들(GSP, GSC, GOE 등)을 발생한다.The timing controller 130 arranges the data RGB supplied from the outside into digital data suitable for driving the liquid crystal panel 102, and converts the sorted digital data into analog data. Supply to multiple shift registers 104. In addition, the timing controller 130 may control data control signals SSP, SSC, SOE, POL, REV, etc., for converting digital data to analog data based on various control signals supplied from the outside. ) And gate control signals GSP, GSC, and GOE for driving the gate lines of the liquid crystal panel 102.

이를 위해, 타이밍 제어부(130)는 도 5에 도시된 바와 같이 외부로부터 공급되는 데이터를 액정패널(102)에 알맞도록 디지털 데이터(Data)로 정렬하고, 오드 디지털 데이터(ODD Data) 및 이븐 디지털 데이터(EVNE Data)를 나누어 재배치하는 데이터 처리부(132)와, 외부로부터 입력되는 각종 제어신호를 이용하여 게이트 제어신호들(GSP, GSC, GOE 등) 및 데이터 제어신호들(SSP, SSC, SOE, POL, REV 등)을 생성하는 제어신호 발생부(134)와, 감마전압을 공급하는 감마 전압부(140)와, 감마 전압부(140)로부터 공급되는 감마전압을 이용하여 데이터 처리부(132)로부터 공급되는 오드 디지털 데이터(ODD Data)를 아날로그 오드 데이터(ODD AData)로 변환하는 제 1 디지털-아날로그 변환부(이하, DAC부라 함)(118)와, 제 1 DAC부(118)로부터의 아날로그 오드 데이터(ODD AData)를 완충하여 출력하는 제 1 출력 버퍼부(126)와, 감마 전압부(140)로부터 공급되는 감마전압을 이용하여 데이터 처리부(132)로부터 공급되는 이븐 디지털 데이터(EVEN Data)를 아날로그 이븐 데이터(EVEN AData)로 변환하는 제 2 DAC부(158)와, 제 2 DAC부(158)로부터의 아날로그 이븐 데이터(EVEN AData)를 완충하여 출력하는 제 2 출력 버퍼부(166)를 구비한다.To this end, the timing controller 130 aligns the data supplied from the outside into digital data to fit the liquid crystal panel 102, as shown in FIG. 5, and also controls the odd digital data and the even digital data. The data processor 132 divides and rearranges (EVNE Data), gate control signals (GSP, GSC, GOE, etc.) and data control signals (SSP, SSC, SOE, POL) using various control signals input from the outside. , REV, etc.) from the data processor 132 using the control signal generator 134 to generate the gamma voltage, the gamma voltage unit 140 to supply the gamma voltage, and the gamma voltage supplied from the gamma voltage unit 140. A first digital-to-analog converter (hereinafter referred to as a DAC unit) 118 for converting odd digital data (ODD Data) into analog odd data (ODD AData), and analog odd data from the first DAC unit 118. First to buffer and output the (ODD AData) A second to convert even digital data (EVEN Data) supplied from the data processor 132 into analog even data (EVEN AData) using the output buffer unit 126 and the gamma voltage supplied from the gamma voltage unit 140. The DAC unit 158 and a second output buffer unit 166 buffering and outputting analog even data EVEN AData from the second DAC unit 158 are provided.

데이터 처리부(132)는 도시하지 않은 다수의 메모리를 이용하여 외부로부터 입력된 데이터(R, G, B)를 액정패널(102)의 구동에 알맞도록 오드 데이터(ODD Data) 및 이븐 데이터(EVEN Data)로 정렬하고, 정렬된 디지털 오드 데이터(ODD Data)를 제 1 DAC부(118)에 공급함과 아울러 디지털 이븐 데이터(EVEN Data)를 제 2 DAC부(158)에 공급한다.The data processor 132 uses the plurality of memories (not shown) to send the data R, G, and B inputted from the outside so as to be suitable for driving the liquid crystal panel 102. ) And supplies the sorted digital odd data (ODD Data) to the first DAC unit 118, and supplies digital even data (EVEN Data) to the second DAC unit 158.

제어신호 발생부(132)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 데이터 제어신호들(SSP, SSC, SOE, REV, POL등)을 발생하고, 게이트 제어신호들(GSC, GSP, GOE 등)을 발생하게 된다. 이러한, 게이트 제어신호들(GSC, GSP, GOE 등)은 도시하지 않은 게이트 구동 IC들로 공급된다. 또한, 데이터 제어신호들(SSP, SSC, SOE, POL 등) 중 소스 쉬프트 클럭(SSC) 및 소스 출력 이네이블(SOE)은 데이터 PCB(108) 및 TCP(106)를 경유하여 다수의 쉬프트 레지스터(104)로 공급되고, 극성제어신호(POL)는 제 1 및 제 2 DAC부(118, 158)에 공급된다.The control signal generator 132 transmits a data enable (DE) signal, a horizontal sync signal (Hsync), a vertical sync signal (Vsync), and a data (RGB) transmission timing indicating a valid data section input from the outside. Data control signals (SSP, SSC, SOE, REV, POL, etc.) are generated using a dot clock (DCLK) to determine, and gate control signals (GSC, GSP, GOE, etc.) are generated. The gate control signals GSC, GSP, GOE, and the like are supplied to gate driving ICs not shown. In addition, among the data control signals SSP, SSC, SOE, and POL, the source shift clock SSC and the source output enable SOE may include a plurality of shift registers via the data PCB 108 and the TCP 106. 104, and the polarity control signal POL is supplied to the first and second DAC units 118 and 158.

감마 전압부(112)는 기준 감마전압 발생부(도시하지 않음)로부터 입력되는 다수개의 기준 감마전압을 그레이별로 세분화하여 제 1 및 제 2 DAC부(118, 158)에 공급한다.The gamma voltage unit 112 divides a plurality of reference gamma voltages input from the reference gamma voltage generator (not shown) for each gray and supplies them to the first and second DAC units 118 and 158.

제 1 DAC부(118)는 데이터 처리부(132)로부터의 디지털 오드 데이터(ODD Data)를 동시에 정극성 및 부극성의 아날로그 오드 데이터(ODD AData)로 변환하여 출력하게 된다. 이를 위하여, 제 1 DAC부(118)는 데이터 처리부(132)의 출력단자에 공통 접속된 제 1 P(Positive) 디코딩부(120) 및 제 1 N(Negative) 디코딩부(122)와, 제 1 P 디코딩부(120) 및 제 1 N 디코딩부(122)의 출력신호를 선택하기 위한 제 1 멀티플렉서부(MUX; 124)를 구비한다.The first DAC unit 118 converts the digital odd data (ODD Data) from the data processing unit 132 into positive and negative analog odd data (ODD AData) simultaneously and outputs the same. To this end, the first DAC unit 118 may include a first positive decoding unit 120 and a first negative decoding unit 122 commonly connected to the output terminal of the data processing unit 132, and a first N decoding unit 122. And a first multiplexer (MUX) 124 for selecting output signals of the P decoding unit 120 and the first N decoding unit 122.

제 1 P 디코딩부(120)는 P 디코더를 이용하여 데이터 처리부(132)로부터 입력되는 디지털 오드 데이터(Data)를 감마 전압부(112)로부터의 정극성 감마전압들을 이용하여 정극성의 아날로그 오드 데이터(ODD AData)로 변환하게 된다. 제 1 N 디코딩부(122)는 N 디코더를 이용하여 데이터 처리부(132)로부터 입력되는 디지털 오드 데이터(ODD Data)를 감마 전압부(112)로부터의 부극성 감마전압들을 이용하여 부극성의 아날로그 오드 데이터(ODD AData)로 변환하게 된다. 제 1 멀티플렉서부(124)는 멀티플렉서를 이용하여 제어신호 발생부(134)로부터의 극성제어신호(POL)에 응답하여 제 1 P 디코딩부(120)로부터 공급되는 정극성의 아날로그 오드 데이터(ODD AData) 또는 제 1 N 디코딩부(122)로부터 공급되는 부극성의 아날로그 오드 데이터(ODD AData)를 선택하여 출력하게 된다.The first P decoding unit 120 may convert the digital odd data Data input from the data processing unit 132 using the P decoder to use the positive analog odd data using the positive gamma voltages from the gamma voltage unit 112. ODD AData). The first N decoding unit 122 uses the N decoder to input the digital odd data (ODD Data) input from the data processing unit 132 using the negative gamma voltages from the gamma voltage unit 112. It is converted into data (ODD AData). The first multiplexer 124 uses the multiplexer to supply the positive analog odd data ODD AData supplied from the first P decoding unit 120 in response to the polarity control signal POL from the control signal generator 134. Alternatively, the negative analog odd data ODD AData supplied from the first N decoding unit 122 is selected and output.

제 1 출력버퍼부(126)는 제 1 DAC부(118)로부터의 아날로그 오드 데이터(ODD AData)들을 신호완충하여 다수의 쉬프트 레지스터(104) 각각에 공급한다.The first output buffer unit 126 signals the analog odd data (ODD AData) from the first DAC unit 118 and supplies them to each of the plurality of shift registers 104.

제 2 DAC부(158)는 데이터 처리부(132)로부터의 디지털 이븐 데이터(EVEN Data)를 동시에 정극성 및 부극성의 아날로그 이븐 데이터(EVEN AData)로 변환하여 출력하게 된다. 이를 위하여, 제 2 DAC부(158)는 데이터 처리부(132)의 출력단자에 공통 접속된 제 2 P(Positive) 디코딩부(160) 및 제 2 N(Negative) 디코딩부(162)와, 제 2 P 디코딩부(160) 및 제 2 N 디코딩부(162)의 출력신호를 선택하기 위한 제 2 멀티플렉서부(MUX; 164)를 구비한다. The second DAC unit 158 converts the digital even data (EVEN Data) from the data processing unit 132 into positive and negative analog even data (EVEN AData) at the same time. To this end, the second DAC unit 158 may include a second positive (P) decoding unit 160 and a second negative (N) decoding unit 162 commonly connected to the output terminal of the data processing unit 132, and a second unit. And a second multiplexer unit (MUX) 164 for selecting output signals of the P decoding unit 160 and the second N decoding unit 162.

제 2 P 디코딩부(160)는 P 디코더를 이용하여 데이터 처리부(132)로부터 입력되는 디지털 이븐 데이터(EVEN Data)를 감마 전압부(112)로부터의 정극성 감마전압들을 이용하여 정극성의 아날로그 이븐 데이터(EVEN AData)로 변환하게 된다. 제 2 N 디코딩부(162)는 N 디코더를 이용하여 데이터 처리부(132)로부터 입력되는 디지털 오드 데이터(ODD Data)를 감마 전압부(112)로부터의 부극성 감마전압들을 이용하여 부극성의 아날로그 이븐 데이터(EVEN AData)로 변환하게 된다. 제 2 멀티플렉서부(164)는 멀티플렉서를 이용하여 제어신호 발생부(134)로부터의 극성제어신호(POL)에 응답하여 제 2 P 디코딩부(160)로부터 공급되는 정극성의 아날로그 이븐 데이터(EVEN AData) 또는 제 2 N 디코딩부(162)로부터 공급되는 부극성의 아날로그 이븐 데이터(EVEN AData)를 선택하여 출력하게 된다.The second P decoding unit 160 converts the digital even data (EVEN Data) input from the data processing unit 132 using the P decoder to the positive analog even data using the positive gamma voltages from the gamma voltage unit 112. Convert to (EVEN AData). The second N decoding unit 162 receives the digital odd data (ODD Data) input from the data processing unit 132 using the N decoder, using the negative analog even using the negative gamma voltages from the gamma voltage unit 112. It will be converted to data (EVEN AData). The second multiplexer unit 164 uses a multiplexer to supply analog analog even data (EVEN AData) supplied from the second P decoding unit 160 in response to the polarity control signal POL from the control signal generator 134. Alternatively, the negative analog even data (EVEN AData) supplied from the second N decoding unit 162 is selected and output.

제 2 출력버퍼부(166)는 제 2 DAC부(158)로부터의 아날로그 이븐 데이터(EVEN AData)들을 신호완충하여 다수의 쉬프트 레지스터(104) 각각에 공급한다.The second output buffer unit 166 buffers the analog even data EVEN AData from the second DAC unit 158 and supplies each of the plurality of shift registers 104.

다수의 TCP(106)는 탭(TAB; Tape Automated Bonding) 방식에 의해 액정패널(102)의 상단부에 마련된 데이터 패드들과 전기적으로 접속됨과 아울러 데이터 PCB(108)에 마련된 출력 패드들과 전기적으로 접속된다. 이러한, TCP(106)는 도 6에 도시된 바와 같이 타이밍 제어부(130)로부터 출력되는 아날로그 오드 데이터(ODD AData) 및 아날로그 이븐 데이터(EVEN AData)와, 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 다수의 쉬프트 레지스터(104)로 공급하기 위한 신호배선(133)이 형성된다. The plurality of TCPs 106 are electrically connected to data pads provided at the upper end of the liquid crystal panel 102 by a tape automated bonding (TAB) method, and also to output pads provided at the data PCB 108. do. As illustrated in FIG. 6, the TCP 106 includes the analog odd data ODD AData and the analog even data EVEN AData, the source shift clock SSC, and the source start pulses output from the timing controller 130. Signal wiring 133 for supplying the SSP to the plurality of shift registers 104 is formed.

이에 따라, 타이밍 제어부(130)로부터 출력되는 아날로그 오드 데이터(ODD AData) 및 아날로그 이븐 데이터(EVEN AData)와, 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)는 데이터 PCB(108) 및 다수의 TCP(106)의 신호배선(133)을 경유하여 다수의 쉬프트 레지스터(104)로 공급된다.Accordingly, the analog odd data (ODD AData) and the analog even data (EVEN AData), the source shift clock (SSC) and the source start pulse (SSP) output from the timing controller 130 are controlled by the data PCB 108 and the plurality of data. It is supplied to the plurality of shift registers 104 via the signal wiring 133 of the TCP 106.

다수의 아날로그 쉬프트 레지스터(104) 각각은 타이밍 제어부(130)로부터 공급되는 아날로그 오드 데이터(ODD AData) 및 아날로그 이븐 데이터(EVEN AData)를 샘플링하여 액정패널(102)의 데이터라인들에 순차적으로 공급한다.Each of the plurality of analog shift registers 104 samples the analog odd data ODD AData and the analog even data EVEN AData supplied from the timing controller 130 and sequentially supplies them to the data lines of the liquid crystal panel 102. .

이를 위해, 다수의 아날로그 쉬프트 레지스터(104) 각각은 도 7에 도시된 바와 같이 타이밍 제어부(130)로부터 아날로그 오드 데이터(ODD AData) 및 아날로그 이븐 데이터(EVEN AData)가 공급되는 n개의 아날로그 스위치(172)를 포함하는 아날로그 샘플링부(170)와, 타이밍 제어부(130)로부터 공급되는 소스 스타트 펄스(SSP)를 순차적으로 쉬프트시켜 샘플링신호를 순차적으로 발생하는 n개의 쉬프트 레지스터(SR1 내지 SRn)를 포함하는 쉬프트 레지스터부(150)를 구비한다.To this end, each of the plurality of analog shift registers 104 includes n analog switches 172 to which analog odd data ODD AData and analog even data EVEN AData are supplied from the timing controller 130 as shown in FIG. 7. And n shift registers SR1 to SRn sequentially generating the sampling signal by sequentially shifting the source start pulse SSP supplied from the timing controller 130. The shift register unit 150 is provided.

이러한, 다수의 아날로그 쉬프트 레지스터(104) 각각은 COG(Chip On Glass) 방식에 의해 액정패널(102)의 비표시영역에 실장된다. 한편, 다수의 아날로그 쉬프트 레지스터(104) 각각은 다수의 TCP(106) 상에 실장되어 데이터 PCB(108)와 액정패널(102)간에 접속될 수 있다.Each of the analog shift registers 104 is mounted in a non-display area of the liquid crystal panel 102 by a chip on glass (COG) method. Meanwhile, each of the plurality of analog shift registers 104 may be mounted on the plurality of TCPs 106 and connected between the data PCB 108 and the liquid crystal panel 102.

n개의 아날로그 스위치(172) 중 기수번째 아날로그 스위치(172) 각각의 입력단자는 아날로그 오드 데이터(ODD AData) 공급라인에 접속되고 출력단자는 액정패널(102)의 기수번째 데이터 라인에 접속되고, 우수번째 아날로그 스위치(172) 각각 의 입력단자는 아날로그 이븐 데이터(ODD AData) 공급라인에 접속되고 출력단자는 액정패널(102)의 기수번째 데이터 라인에 접속된다.The input terminal of each of the odd-numbered analog switches 172 of the n analog switches 172 is connected to an analog-odd data supply line, and the output terminal is connected to an odd-numbered data line of the liquid crystal panel 102. The input terminal of each of the analog switches 172 is connected to an analog even data (ODD AData) supply line and the output terminal is connected to an odd data line of the liquid crystal panel 102.

n개의 쉬프트 레지스터(SR1 내지 SRn) 각각은 타이밍 제어부(130)로부터 공급되는 소스 스타트 펄스(SSP)를 타이밍 제어부(130)로부터 공급되는 소스 쉬프트 클럭(SSC)에 따라 순차적으로 쉬프트시켜 샘플링 신호를 생성하고 생성된 샘플링 신호를 다수의 아날로그 스위치(172) 각각에 공급한다.Each of the n shift registers SR1 to SRn sequentially shifts the source start pulse SSP supplied from the timing controller 130 according to the source shift clock SSC supplied from the timing controller 130 to generate a sampling signal. The generated sampling signal is supplied to each of the plurality of analog switches 172.

이에 따라, 다수의 아날로그 쉬프트 레지스터(104) 각각은 도 8에 도시된 바와 같이 n개의 쉬프트 레지스터(SR1 내지 SRn)로부터 순차적으로 공급되는 샘플링신호에 따라 아날로그 오드 데이터(ODD AData) 공급라인 및 아날로그 이븐 데이터(ODD AData) 공급라인으로부터 공급되는 아날로그 오드 데이터(ODD AData) 및 아날로그 이븐 데이터(EVEN AData)를 순차적으로 샘플링하여 액정패널(102)의 데이터라인(DL1 내지 DLn)에 공급한다. 다시 말하여, n개의 아날로그 스위치(172) 중 기수번째 아날로그 스위치(172)는 다수의 쉬프트 레지스터(SR1 내지 SRn) 중 기수번째 쉬프트 레지스터(SR1, SR3 내지 SRn-1)로부터 순차적으로 공급되는 샘플링신호에 따라 아날로그 오드 데이터(ODD AData)를 샘플링하여 액정패널(102)의 기수번째 데이터 라인에 순차적으로 공급하고, 우수번째 쉬프트 레지스터(SR2, SR4 내지 SRn)로부터 순차적으로 공급되는 샘플링신호에 따라 아날로그 이븐 데이터(EVEN AData)를 샘플링하여 액정패널(102)의 우수번째 데이터 라인에 순차적으로 공급한다.Accordingly, each of the plurality of analog shift registers 104 includes an analog odd data supply line and an analog even according to sampling signals sequentially supplied from the n shift registers SR1 to SRn, as shown in FIG. 8. The analog odd data ODD AData and the analog even data EVEN AData supplied from the data ODD AData supply line are sequentially sampled and supplied to the data lines DL1 through DLn of the liquid crystal panel 102. In other words, the odd-numbered analog switches 172 of the n number of analog switches 172 are sequentially supplied from the odd-numbered shift registers SR1 and SR3 to SRn-1 among the plurality of shift registers SR1 to SRn. The analog odd data (ODD AData) is sampled and sequentially supplied to the odd-numbered data lines of the liquid crystal panel 102, and the analog even data is sequentially supplied according to the sampling signals sequentially supplied from the even-numbered shift registers SR2, SR4 to SRn. The data EVEN AData is sampled and sequentially supplied to the even-numbered data line of the liquid crystal panel 102.

이와 같은, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 타이밍 제 어부(130)의 내부에 집적화된 감마 전압부(112)의 R-String과, DAC부(118, 158) 및 출력 버퍼부(126, 166)를 이용하여 아날로그 데이터(AData)를 출력하고, 액정패널(102)에 실장된 다수의 아날로그 쉬프트 레지스터(104)를 이용하여 타이밍 제어부(130)로부터 공급되는 아날로그 데이터(AData)를 샘플링하여 액정패널(102)에 순차적으로 공급하여 액정패널(102)에 원하는 화상을 표시하게 된다.As described above, the driving apparatus of the liquid crystal display according to the exemplary embodiment of the present invention includes an R-String, a DAC unit 118 and 158, and an output buffer of the gamma voltage unit 112 integrated in the timing control unit 130. Analog data AData is output using the units 126 and 166 and analog data AData is supplied from the timing controller 130 using a plurality of analog shift registers 104 mounted on the liquid crystal panel 102. Is sampled and sequentially supplied to the liquid crystal panel 102 to display a desired image on the liquid crystal panel 102.

이러한, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 타이밍 제어부(104) 내부의 감마 전압부(112)와 DAC부(118, 158)를 이용하여 액정패널(102)에 공급되는 아날로그 데이터(AData)를 생성함으로써 종래의 다수의 데이터 구동 IC들 간의 편차를 없앨 수 있다. 따라서, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 하나의 감마 전압부(112)만을 사용함으로써 동일한 디지털 데이터(Data)를 아날로그 데이터(AData)로 변환할 경우에 종래에서 발생되는 아날로그 데이터(AData)의 편차를 없앨 수 있다.The driving device of the liquid crystal display according to the exemplary embodiment of the present invention is analog data supplied to the liquid crystal panel 102 by using the gamma voltage unit 112 and the DAC units 118 and 158 in the timing controller 104. By generating (AData), the deviation between a plurality of conventional data driving ICs can be eliminated. Therefore, the driving device of the liquid crystal display according to the exemplary embodiment of the present invention uses analog data generated by converting the same digital data to analog data by using only one gamma voltage unit 112. The deviation of (AData) can be eliminated.

또한, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 데이터 라인들을 구동하기 위한 데이터 구동회로로 다수의 아날로그 쉬프트 레지스터(104)만을 사용함으로써 데이터 구동회로의 구조를 단순화시킬 수 있다. 그리고, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 다수의 아날로그 쉬프트 레지스터(104)의 개수보다 적은 TCP(106)를 사용하기 때문에 액정표시장치의 단가를 감소시킬 수 있다.
In addition, the driving apparatus of the liquid crystal display according to the exemplary embodiment of the present invention can simplify the structure of the data driving circuit by using only the plurality of analog shift registers 104 as the data driving circuit for driving the data lines. In addition, since the driving apparatus of the liquid crystal display according to the exemplary embodiment of the present invention uses fewer TCPs than the number of analog shift registers 104, the unit cost of the liquid crystal display may be reduced.

상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시장치의 구동장치는 외부로부터 공급되는 아날로그 데이터를 디지털 데이터로 변환하고, 내부 감마 전압부로부터 공급되는 정극성 및 부극성 감마전압을 이용하여 변환된 디지털 데이터를 정극성 아날로그 데이터와 부극성 아날로그 데이터를 변환하여 출력하는 타이밍 제어부와, 타이밍 제어부로부터 공급되는 정극성 아날로그 데이터와 부극성 아날로그 데이터를 샘플링하여 액정패널에 순차적으로 공급하는 다수의 아날로그 쉬프트 레지스터를 구비한다. 이에 따라, 본 발명은 데이터 라인들을 구동하기 위한 데이터 구동회로로 다수의 아날로그 쉬프트 레지스터만을 사용함으로써 데이터 구동회로의 구조를 단순화시킬 수 있다. 그리고, 본 발명은 다수의 아날로그 쉬프트 레지스터의 개수보다 적은 TCP를 사용하기 때문에 액정표시장치의 단가를 감소시킬 수 있다. As described above, the driving apparatus of the liquid crystal display according to the exemplary embodiment of the present invention converts analog data supplied from the outside into digital data, and converts using the positive and negative gamma voltages supplied from the internal gamma voltage unit. A timing controller for converting and outputting the digital data to the positive analog data and the negative analog data, and a plurality of analog shifts for sampling the positive analog data and the negative analog data supplied from the timing controller and sequentially supplying them to the liquid crystal panel With a register. Accordingly, the present invention can simplify the structure of the data driving circuit by using only a plurality of analog shift registers as the data driving circuit for driving the data lines. In addition, since the present invention uses less TCP than the number of analog shift registers, the cost of the liquid crystal display device can be reduced.

또한, 본 발명은 하나의 감마 전압부를 사용하여 디지털 데이터를 아날로그 데이터로 변환하기 때문에 종래에서와 같이 다수의 데이터 구동집적회로에 내장되는 다수의 감마 전압부간의 편차를 없애 액정패널에 공급되는 아날로그 데이터간의 편차를 없앨 수 있다.In addition, the present invention converts digital data into analog data using one gamma voltage unit, and thus, analog data supplied to the liquid crystal panel by eliminating the deviation between the plurality of gamma voltage units embedded in the plurality of data driving integrated circuits as in the related art. You can eliminate the deviation.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims

A liquid crystal panel displaying an image,

A timing controller for converting data supplied from the outside into digital data;

A gamma voltage unit mounted to the timing controller to supply a gamma voltage;

A data converter mounted on the timing controller to convert the digital data into analog data using the gamma voltage from the gamma voltage unit;

A plurality of analog shift registers for sequentially supplying the analog data supplied from the data converter to the liquid crystal panel,

The plurality of analog shift registers,

A plurality of shift registers that sequentially shift start pulses to generate a sampling signal,

And a plurality of analog switches which sequentially supply the analog data supplied from the data converter to the liquid crystal panel according to the sampling signal.

The method of claim 1,

The timing controller,

A data processor for converting the data from the outside into digital data and sorting the converted digital data into odd and even data;

And a control signal generator for generating control signals for controlling the data converter and the plurality of analog shift registers.

The method of claim 2,

The data converter,

A first digital analog converter for simultaneously converting the digital odd data into positive analog odd data and negative analog odd data by using the gamma voltage from the gamma voltage unit;

A first selector for selectively outputting the positive analog odd data and the negative analog odd data according to the polarity control signal from the control signal generator;

A first output unit configured to buffer the positive analog odd data and the negative analog odd data selected and output from the first selector and to output the buffers to the plurality of analog shift registers;

A second digital analog converter for simultaneously converting the digital even data into positive analog even data and negative analog even data using the gamma voltage from the gamma voltage unit;

A second selector for selectively outputting the positive analog even data and the negative analog even data according to the polarity control signal from the control signal generator;

And a second output unit configured to buffer the positive analog even data and the negative analog even data selected and output from the second selector to output the buffers to the plurality of analog shift registers. Device.

The method of claim 3, wherein

The first digital analog converter,

A first positive decoder which decodes the digital odd data into the positive analog odd data using the positive gamma voltage from the gamma voltage unit;

And a first negative polarity decoder which decodes the digital odd data into the negative analog odd data by using the negative gamma voltage from the gamma voltage portion.

The method of claim 3, wherein

The second digital analog converter,

A second positive decoder which decodes the digital even data into the positive analog even data using the positive gamma voltage from the gamma voltage unit;

And a second negative polarity decoder which decodes the digital even data into the negative analog even data by using the negative gamma voltage from the gamma voltage portion.

The method of claim 3, wherein

A data printed circuit board on which the timing controller is mounted;

A tape carrier package connected between the liquid crystal panel and the data printed circuit board;

And a signal wiring formed on the tape carrier package to transfer analog data from the data converter and control signals from the control signal generator to the plurality of analog shift registers. Device.

The method of claim 6,

The plurality of shift registers,

Generating a sampling signal by sequentially shifting a start pulse according to a clock signal supplied from the control signal generator through signal wiring of the tape carrier package,

The plurality of analog switches,

The positive or negative analog odd data and the positive or negative analog even data supplied from the data converter are connected to the liquid crystal panel according to the sampling signals from the plurality of shift registers. A drive device for a liquid crystal display device, characterized by supplying sequentially.

The method of claim 7, wherein

The start pulse is a source start pulse (SSP),

And the clock signal is a source shift clock (SSC).

The method of claim 7, wherein

The odd-numbered analog switch is supplied with the odd or negative analog odd data, and the even-numbered analog switch is supplied with the positive or negative analog even data. Drive system.

The method of claim 7, wherein

Each of the plurality of analog switches is mounted on the liquid crystal panel by a chip on glass (COG) method.

The method of claim 7, wherein

Wherein each of the plurality of analog switches is mounted on the tape carrier package.