KR100974363B1 - 집적 회로용 전력 관리 장치 및 컴퓨팅 시스템 - Google Patents

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Abstract

이 출원의 개시된 청구 대상의 실시예에 따르면, 복수의 전압 조정기("VR")를 갖는 전력 관리 시스템이 사용되어 다수-코어 프로세서의 코어에 전력을 공급할 수 있다. 각 VR은 코어 또는 코어 일부에 전력을 공급할 수 있다. 상이한 VR이 다수-코어 프로세서의 코어/부분에 복수의 전압을 제공할 수 있다. VR의 출력 전압의 값은 전압 조정기가 전력을 공급하는 코어/부분의 지시 하에서 변조될 수 있다. 일 실시예에서, 복수의 VR은 단일 다이의 코어와 통합될 수 있다. 다른 실시예에서, 복수의 VR을 갖는 전력 관리 시스템은 다수-코어 프로세서의 다이로부터 분리되는 다이("VR 다이")상에 존재할 수 있다. VR 다이는 다수-코어 프로세서 다이와 동일한 패키지에 포함될 수 있다.

Description

집적 회로용 전력 관리 장치 및 컴퓨팅 시스템{POWER DELIVERY AND POWER MANAGEMENT OF MANY-CORE PROCESSORS}
본 발명은 전반적으로 프로세서에 관한 것으로, 특히 다수의 코어를 갖는 프로세서에 관한 것이다.
프로세스 기술 스케일링(process technology scaling)은 다수-코어 수퍼-스칼라 마이크로프로세서(many-core super-scalar microprocessors)를 가능하게 해 왔는데, 가령, 하나의 다이상에 256개의 프로세서 코어가 존재할 수 있다. 이 프로세스 기술 스케일링은 디바이스 크기를 작게 하고 공급 전압을 낮춤으로써 달성된다. 다수-코어 프로세서는 단일-코어 또는 멀티-코어 프로세서보다 우수한 성능을 갖는데, 이는 다수 코어가 병렬로 동작할 수 있어서 더 우수한 성능을 달성하기 때문이다. 또한, 다수-코어 프로세서는 단일-코어 또는 멀티-코어 프로세서보다 낮은 전력을 소비하는데, 이는 최대 전압이 동일할지라도 통상적으로 다수-코어 프로세서 내의 각 코어가 단일-코어 또는 멀티-코어 프로세서 내의 코어보다 낮은 전압 공급을 요구하기 때문이다. 다수-코어 프로세서 내부에서는 단일-코어 또는 멀티-코어 프로세서에서보다 기본 구성요소(가령, 트랜지스터)가 더 작고, 라인이 더 얇으며, 구성요소/라인 사이의 거리가 더 미세하므로, 다수-코어 프로세서는 열에 덜 저항적이다. 따라서, 다수-코어 프로세서에 의한 전력 소비를 감소시키는 것이 바람직하다.
다수-코어 프로세서를 사용하는 통상적인 컴퓨터 시스템에서, 다수-코어 프로세서 내의 모든 코어에는 동일한 전압이 공급된다. 마더보드상의 전압 조정기("VR")는 단일 전압("Vcc")을 다수-코어 프로세서 내의 모든 코어 및 저장 유닛(가령, 메모리와 캐시)에 공급하고, 다른 전압("Vtt")을 프로세서 내의 모든 입력/출력("I/O") 유닛에 공급한다.
그러나, 다수-코어 프로세서 내의 코어는 상이한 공급 전압을 요구할 수 있다. 코어의 동작은 애플리케이션, 코어 온도, 과도 전류 소비, 신뢰도 및 기타 요인에 의존한다. 예를 들어, 일부 애플리케이션에서, 어떤 코어는, 다른 코어가 변동 및 시간 의존 열화로 인해 신뢰할 수 없다고 간주된 후에 기능하도록 요구될 때까지 활동적이지 않을 수 있다. 이들 비활동적 코어는 매우 낮은 공급 전압만을 요구하거나 단순히 차단될 수 있다. 이들 활동적 코어에 있어서, 그들의 전압 요구조건은 상이할 수 있다. 하나의 코어 내부에서도, 비활동적 부분은 차단되고 비동작 주요 부분(non-performance critical parts)은 활동 전력을 절감하기 위해 낮은 전압으로 놓여질 수 있다. 따라서, 가변 코어-레벨 또는 서브코어-레벨 Vcc 변조 및 고속 활동/차단이 현저한 전력 절감을 제공할 수 있다. 전압을 다수-코어 프로세서로 전송하는 이러한 바람직한 특징은 하나의 Vcc 공급이 아닌 다중-Vcc 공급을 요구한다.
마더보드 VR를 통해 다수-코어 프로세서에 다중-VCC를 공급하는 것은 난해하다. 각 Vcc 공급은 여러 위상을 가질 수 있고 각 위상은 자신 고유의 인덕터를 가져야 한다. 마더보드상의 외부 VR 모듈("VRM")은 마더보드가 그렇게 많은 인덕터를 수용할 수 없기 때문에 다수-Vcc 솔루션을 가능하게 할 것 같지 않다. 또한, 마더보드 기반 전력 전송 시스템은 마더보드, 또는 소켓, 또는 패키지상에 다수-코어 프로세서의 코어 각각 및/또는 다른 유닛에 개별 공급 전압을 라우팅하기에 충분한 면적을 갖지 않는다. 또한, 마더보드 VR의 응답 시간(통상적으로 밀리초)은 코어의 전압 필요의 변경(통상적으로 나노초)에 응답하기에 충분히 빠르지 않다. 그러므로, 다중-VCC가 다수-코어 프로세서에 공급될 수 있고 코어로의 전압 공급이 신속히 활성화되거나 차단될 수 있는 해결책을 갖는 것이 바람직하다.
개시된 청구대상의 특징 및 장점은 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 다수-코어 프로세서가 사용될 수 있는 예시적 컴퓨팅 시스템을 도시하고 있다.
도 2는 다수-코어 프로세서가 사용될 수 있는 다른 예시적 컴퓨팅 시스템을 도시하고 있다.
도 3은 다수-코어 프로세서가 사용될 수 있는 또 다른 예시적 컴퓨팅 시스템을 도시하고 있다.
도 4는 예시적 다수-코어 프로세서의 구조를 도시하고 있다.
도 5는 자신 고유의 전압 조정기를 구비한 각 코어를 갖는 예시적 다수-코어 프로세서의 구조를 도시하고 있다.
도 6은 코어를 둘러싸는 전압 조정기를 갖는 다른 예시적 다수-코어 프로세서의 구조를 도시하고 있다.
도 7은 다수-코어 프로세서 전력 관리를 위한 예시적 방안을 도시하고 있다.
도 8은 다수-코어 프로세서에 전력을 전송하고 전력을 관리하는 일례를 도시하고 있다.
도 9는 다수-코어 프로세서에 전력을 전송하고 전력을 관리하는 다른 예를 도시하고 있다.
본 출원에 개시된 청구 대상의 실시예에 따르면, 복수의 VR을 갖는 전력 관리 시스템이 사용되어 다수-코어 프로세서의 코어에 전력을 공급할 수 있다. 각 VR은 적어도 하나의 코어에 전력을 공급할 수 있다. 상이한 VR은 다수-코어 프로세서의 코어에 복수의 Vcc를 제공할 수 있다. VR의 출력 전압의 값은 전압 조정기가 전력을 공급하는 코어의 지시 하에서 변조될 수 있다. 일실시예에서, 복수의 VR은 단일 다이의 코어와 통합될 수 있다. 예를 들어, 각 코어는 코어의 다이 영역에 인접하여 위치되는 자신 고유의 VR을 가질 수 있다. 다른 실시예에서, 복수의 VR과 코어는 하나의 다이를 공유하며 VR이 다이의 코어를 둘러쌀 수 있다.
다른 실시예에서, 복수의 VR을 갖는 전력 관리 시스템은 다수-코어 프로세서의 다이로부터 분리되는 다이("VR 다이")상에 존재할 수 있다. 다수-코어 프로세서 다이와 VR 다이 사이의 개별 전압 식별("VID") 상호접속부가 사용되어 각 코어의 Vcc 필요를 규정하는 데 사용될 수 있다. VR 다이는 다수-코어 프로세서 다이와 동일한 패키지에 포함될 수 있다. 일례에서, VR 다이는 패키지 기판과 다수-코어 프로세서 다이 사이에 개재될 수 있다. 다른 예에서, VR 다이는 패키지 기판의 한 측에 장착되고 다수-코어 프로세서 다이는 패키지 기판의 반대 측에 장착된다.
본 출원의 개시된 청구 대상의 실시예에 따르면, 다수-코어 프로세서의 코어는 그 동작 상태에 따라 상이한 전압이 공급될 수 있는데, 이는 다수-코어 프로세서에 의한 전력 소비를 현저히 감소시킬 수 있다. 또한, 개시된 청구 대상의 실시예에 따른 전력 관리 시스템은 코어에 의한 특정 전압 필요에 신속히 반응할 수 있다.
개시된 청구 대상의 "일 실시예"에 대한 명세서의 참조는, 그 실시예와 관련하여 설명되는 특정 형상, 구조 또는 특징이 개시된 청구 대상의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 명세서 전반의 다양한 위치에 보이는 "일 실시예에서"의 문구가 나타나는 것은 반드시 동일한 실시예를 지칭하는 것이 아니다.
도 1은 다수-코어 프로세서가 사용될 수 있는 예시적 컴퓨팅 시스템(100)을 도시하고 있다. 컴퓨터 시스템(100)은 시스템 상호접속부(115)와 결합되는 하나 이상의 프로세서(110)를 포함할 수 있다. 프로세서(110)는 복수의 VR(도면에서는 도시 생략)을 갖는 전력 관리 시스템(105)에 의해 전력이 공급되는 다수-코어 프로세서일 수 있다. 상이한 VR은 상이한 전압을 제공할 수 있고 각 VR의 출력 전압은 VR이 전력을 공급하는 코어의 지시(direction) 하에 변조될 수 있다. 전력 관리 시스템은 다수-코어 프로세서와 동일한 다이에 존재할 수 있다. 전력 관리 시스템은 또한 프로세서 다이와 동일한 패키지에 장착되는 VR 다이를 갖는 다수-코어 프로세서로부터 분리되는 다이에 존재할 수도 있다.
또한, 컴퓨팅 시스템(100)은 시스템 상호접속부(115)에 결합되는 칩셋(130)을 포함할 수 있다. 칩셋(130)은 하나 이상의 집적 회로 또는 칩을 포함할 수 있다. 칩셋(130)은, 예를 들어, BIOS 펌웨어, 키보드, 마우스, 저장 장치, 네트워크 인터페이스 등과 같은 컴퓨팅 시스템(100)의 다른 구성요소들(160)과의 데이터 전송을 지원하는 하나 이상의 디바이스 인터페이스(135)를 포함할 수 있다. 칩셋(130)은 PCI(Peripheral Component Interconnect) 버스(170)에 결합될 수 있다. 칩셋(130)은 PCI 버스(170)에 인터페이스를 제공하는 PCI 브릿지(145)를 포함할 수 있다. PCI 브릿지(145)는 프로세서(110) 및 기타 구성요소(160)와, 가령, 오디오 장치(180) 및 디스크 드라이브(190)와 같은 주변 장치 사이의 데이터 경로를 제공할 수 있다. 도시하지 않았지만, 다른 장치도 PCI 버스(170)에 결합될 수 있다.
또한, 칩셋(130)은 메인 메모리(150)에 결합되는 메모리 제어기(125)를 포함할 수 있다. 메인 메모리(150)는 프로세서(110) 또는 시스템에 포함되는 임의의 다른 장치에 의해 실행되는 데이터 및 인스트럭션 시퀀스를 저장할 수 있다. 메모리 제어기(125)는 프로세서(110) 및 컴퓨팅 시스템(100)의 다른 장치와 관련되는 메모리 트랜잭션에 응답하여 메인 메모리(150)에 액세스할 수 있다. 일 실시예에서, 메모리 제어기(150)는 프로세서(110) 또는 어떤 다른 회로에 위치될 수 있다. 메인 메모리(150)는 메모리 제어기(125)가 데이터를 판독하고 기록하는 어드레싱 가능한 저장 위치를 제공하는 다양한 메모리 장치일 수 있다. 메인 메모리(150)는 DRAM(Dynamic Random Access Memory) 장치, SDRAM(Synchronous DRAM) 장치, DDR(Double Data Rate) SDRAM 장치 또는 기타 메모리 장치와 같은 하나 이상의 상이한 종류의 메모리 장치를 포함할 수 있다.
도 2는 다수-코어 프로세서가 사용될 수 있는 다른 예시적 컴퓨팅 시스템(200)을 도시하고 있다. 시스템(200)은 프로세서 220A와 같은 복수의 프로세서를 포함할 수 있다. 시스템(200)의 하나 이상의 프로세서는 다수의 코어를 가질 수 있다. 다수-코어 프로세서에 의해 요구되는 전력은 복수의 VR(도면에서는 도시 생략)을 갖는 전력 관리 시스템(가령, 240A, 240M)에 의해 공급될 수 있다. 상이한 VR이 상이한 전압을 공급할 수 있고, 각 VR의 출력 전압은 VR이 전력을 공급하는 코어의 지시에서 변조될 수 있다. 전력 관리 시스템은 다수-코어 프로세서와 동일한 다이에 존재할 수 있다. 전력 관리 시스템은 프로세서 다이와 동일한 패키지에 장착되는 VR 다이를 갖는 다수-코어 프로세서로부터 분리되는 다이에 존재할 수도 있다. 시스템(200)의 프로세서는 시스템 상호접속부(210)를 사용하여 서로 접속될 수 있다. 시스템 상호접속부(210)는 FSB(Front Side Bus)일 수 있다. 각 프로세서는 시스템 상호접속부를 통해 메모리(230)와 입력/출력(I/O) 장치에 접속될 수 있다.
도 3은 다수-코어 프로세서가 사용될 수 있는 또 다른 예시적 컴퓨팅 시스템(300)을 도시하고 있다. 시스템(300)에서, 복수의 프로세서(가령, 320A, 320B, 320C 및 320D)를 접속시키는 시스템 상호접속부(310)는 링크 기반 점 대 점 접속이다. 각 프로세서는 링크 허브(가령, 330A, 330B, 330C 및 330D)를 통해 시스템 상호접속부에 접속할 수 있다. 일부 실시예에서, 링크 허브는 메모리 제어기와 공동 위치될 수 있는데, 이는 시스템 메모리로의 트래픽을 조정한다. 하나 이상의 프로세서가 다수의 코어를 가질 수 있다. 다수-코어 프로세서에 의해 필요한 전력은 복수의 VR(도면에서는 도시 생략)을 갖는 전력 관리 시스템(가령, 340A, 340B, 340C 및 340D)에 의해 공급될 수 있다. 상이한 VR은 상이한 전압을 제공할 수 있으며, 각 VR의 출력 전압은 VR이 전력을 공급하는 코어의 지시에서 변조될 수 있다. 전력 관리 시스템은 다수-코어 프로세서와 동일한 다이에 존재할 수 있다. 전력 관리 시스템은 프로세서 다이와 동일한 패키지에 장착되는 VR을 갖는 다수-코어 프로세서로부터 분리되는 다이에 존재할 수도 있다.
도 1, 2 또는 3에서, 다수-코어 프로세서는 프로세서에 의해 발생되는 열을 발산시키는(dissipate) 냉각 시스템에 열적으로 결합될 수 있다. 냉각 시스템은 다수-코어 프로세서 패키지의 상부에 부착되는 열 확산기(a heat spreader)를 포함할 수 있다. 열 확산기는 다수-코어 프로세서로부터의 열을 열 확산기를 둘러싸는 주변 공기로 발산시키는 것을 돕는다. 일 실시예에서, 냉각 시스템은 열 파이프를 포함할 수 있는데, 그 한쪽 단부는 다수-코어 프로세서 패키지의 상부에 열적으로 결합되고, 반대쪽 단부는 열 교환기에 열적으로 결합된다. 열 파이프는 다수-코어 프로세서로부터의 열을 컴퓨팅 시스템 외부로 열을 발산할 수 있는 열 교환기로 전달하는 것을 돕는다.
도 4는 예시적 다수-코어 프로세서(400)의 구조를 도시하고 있다. 프로세서(400)는 2차원(2D) 상호접속 패브릭(430)상에 위치되는 8×8 코어 어레이(가령, 코어 410A)를 포함한다. 각 코어는 그 로컬 메모리를 가질 수 있다(도면에서는 도시 생략). 또한, 상호접속 패브릭(430)에 부착되는 공유 메모리(가령, 420A, 420B 및 420C)가 존재할 수 있다. 프로세서(400)의 코어는 입력/출력("I/O") 상호접속 영역에 의해 둘러싸인다. I/O 상호접속부는 전형적으로 주변(가령, 북쪽, 남쪽, 동쪽, 서쪽 경계)에 존재하여 코어로의 효율적인 수직 전류 전송을 가능하게 한다. 간략히 하기 위해, 도 4는 프로세서 다이의 서쪽 I/O 유닛(440A) 및 동쪽 I/O 유닛(440B)만을 도시하고 있다. I/O 상호접속부는 어떤 다른 실시예의 코어들 사이에 내장될 수 있다는 것을 유의하자. 단일 코어 또는 단지 몇 개의 코어를 갖는 프로세서와 비교할 때, 다수-코어 프로세서의 코어의 개수는 다수이다. 결과적으로, 다수-코어 프로세서의 각 코어의 크기는 단일 코어 또는 다중-코어 프로세서의 코어와 비교할 때 작다. 도 4는 64개의 코어만을 갖는 예시적 프로세서(400)를 도시하고 있지만, 다수-코어 프로세서의 코어의 개수는 변할 수 있으며 64보다 훨씬 클 수 있다(가령, 256, 512, 1024).
다수-코어 프로세서의 구성요소는 단일-코어 또는 다중-코어 프로세서의 구성요소보다 크기가 작으므로, 열에 덜 저항적이다. 따라서, 다수-코어 프로세서에 의한 전력 소비를 감소시키는 것이 바람직하다. 다수-코어 프로세서를 사용하는 전형적인 컴퓨터 시스템에서, 다수-코어 프로세서의 코어 모두에는 동일한 전압이 공급된다. 마더보드상의 전압 조정기("VR")는 단일 전압("Vcc")을 다수-코어 프로세서의 모든 코어 및 저장 유닛(가령, 메모리 및 캐시)에 공급하고, 프로세서의 입력/출력("I/O") 유닛 모두에 다른 전압("Vtt")을 공급한다. 이러한 단일 Vcc 전력 관리 방안의 결과로서, 다수-코어 프로세서는 실제로 필요한 것보다 많은 전력을 소비하는데, 이는 코어들이 상이한 공급 전압을 요구할 수 있기 때문이다.
코어의 동작은 애플리케이션, 코어 온도, 과도 전류 소비, 신뢰도 및 기타 요소에 의존한다. 예를 들어, 일부 애플리케이션에서, 어떤 코어는, 다른 코어가 변동 및 시간 의존 열화로 인해 신뢰할 수 없다고 간주된 후에 기능하도록 요구될 때까지 활동적이지 않을 수 있다. 이들 비활동적 코어는 매우 낮은 공급 전압만을 요구하거나 단순히 차단될 수 있다. 이들 활동적 코어에 있어서, 그들의 전압 요구조건은 상이할 수 있다. 하나의 코어 내부에서도, 비활동적 부분은 차단되고 비동작 주요 부분은 활동 전력을 절감하기 위해 낮은 전압으로 놓여질 수 있다. 따라서, 가변 코어-레벨 또는 서브코어-레벨 Vcc 변조 및 고속 활동/차단이 현저한 전력 절감을 제공할 수 있다. 다수-코어 프로세서에 대한 전력 관리 시스템을 사용하여 코어/서브코어-레벨 Vcc 변조 및 고속 활성화/차단을 달성하는 여러 방안이 존재할 수 있다.
도 5는, 가변 코어/서브코어-레벨 Vcc 변조 및 고속 활성화/차단 특징을 제공할 수 있는 전력 관리 시스템에 의해 다수-코어 프로세서에 전력이 공급되는 예시적 구조(500)를 도시하고 있다. 구조(500)의 코어 및 공유 메모리의 배치는 도 4에 도시된 것과 유사하다. 그러나, 구조(500)에서는 각 코어가 자신 고유의 로컬 VR(가령, 코어 410A에 대한 VR 510A)을 갖는다. 또한, 각 I/O 상호접속 유닛은 자신 고유의 로컬 VR(가령, I/O 유닛 440A에 대한 VR 520A, I/O 유닛 440B에 대한 VR 520B)을 갖는다. 코어에 대한 각 로컬 VR의 출력 전압은 코어 제어 하에서 변조될 수 있다. 예를 들어, 코어가 활동적이고 고주파수로 동작할 필요가 있는 경우에는 코어는 VR로 하여금 고전압을 공급하라고 지시하는 신호를 그 로컬 VR로 송신할 수 있고, 코어가 비연산 집약적 작업을 수행하고 고주파수로 동작할 필요가 없는 경우에는 코어는 그 로컬 VR로 하여금 저전압을 공급하도록 요청할 수 있으며, 코어가 활동적이지 않은 경우에는 코어는 그 로컬 VR로 하여금 그 전력 공급을 차단하도록 지시할 수 있다. 로컬 VR이 코어로부터 이러한 신호를 수신하는 경우, 로컬 VR은 신속히 기능하여 요청되는 대로 전압을 공급할 것이다. I/O 유닛은 외부 구성요소와 통신해야 하므로, 그들의 전압 공급은 변조되지 않는 것이 바람직할 수 있다.
도 5는 코어당 하나의 VR을 도시하고 있지만, 일 실시예에서 하나의 VR에 의해 전력이 공급되는 복수의 코어가 존재할 수 있다. 예를 들어, 각 열에는 하나의 VR이 존재하고 각 행에는 하나의 VR이 존재하며 이들 VR은 다수-코어 프로세서의 코어 모두에 의해 공유된다. 다른 실시예에서, 각 코어에 대해 하나 이상의 VR이 존재할 수 있으며, 상이한 VR 공급 전압이 코어 내부의 상이한 부분에 공급되어 코어의 상이한 부분이 상이한 Vcc로 기능할 수 있다. 구조(500)에 의해 도시된 바와 같이, VR은 코어와 동일한 다이에 존재하거나 전력을 공급하는 코어에 매우 근접할 수 있다. VR과 코어 사이의 이러한 근접한 통합은 전력 공급 경로를 최소화하는 것을 도우므로 저항성 및 유도성 손실을 현저히 감소시킨다.
도 6은 가변 코어/서브코어-레벨 Vcc 변조 및 고속 활성화/차단 특징을 제공할 수 있는 전력 관리 시스템에 의해 다수-코어 프로세서에 전력이 공급되는 다른 예시적 구조(600)를 도시하고 있다. 구조(600)의 코어와 공유 메모리의 배열은 도 4에 도시된 것과 유사하다(공유 메모리 및 상호접속 패브릭은 도 6에는 도시 생략). 코어(가령, 620A)는 스위치를 통해 상호접속 패브릭에 부착된다. I/O 유닛(630A, 630B, 630C 및 630D)은 서쪽 I/O 유닛, 북쪽 I/O 유닛, 동쪽 I/O 유닛 및 남쪽 I/O 유닛이다. 도 5에 도시된 구조(500)에서와 같이, 구조(600)에서 VR(가령, VR 640A)은 코어와 I/O 유닛과 동일한 다이에 존재하지만, 도 5에 도시된 바와 동일한 방식으로 코어 및/또는 I/O 유닛과 통합되지는 않는다. 구조(600)에서, VR은 코어 및 I/O 유닛의 다이 영역(610)을 둘러싼다. 각 VR은 적어도 하나의 코어 및/또는 하나의 I/O 유닛에 전력을 공급한다. 그러나, 도 600에서, VR은 I/O 영역 외부에 존재하고, VR은 일 실시예에서 I/O 영역의 내부에 존재하지만 코어 영역의 외부에 존재할 수 있다. 각 VR의 출력 전압은 VR이 전력을 공급하는 코어의 제어 하에서 변조될 수 있다. 도 6에는 도시되지 않았지만, 일부 VR은 도 5에 도시된 것과 유사한 방식으로 통합되며 다른 VR은 코어의 다이 영역을 둘러쌀 수 있다.
(도 5에 도시된) 예(500) 또는 (도 6에 도시된) 예(600) 어디에서도, 다수-코어 프로세서의 코어와 VR 모두를 지지하는 다이는 컴퓨티 시스템에서 마더보드에 코어와 VR을 접속시키는 복수의 빈(bins)을 갖는 패키지 기판상에 장착될 수 있다.
도 5 및 6에서, VR 및 코어는 단일 다이를 공유한다("온-다이 VR(on-die VR)"). 이러한 온-다이 VR 장치는 VR로부터 코어로의 전력 전송 경로를 단축하는 것을 도우므로 전송 경로상의 저항성 및 유도성 전력 손실을 감소시킨다. 또한, 그들의 전력을 공급하는 VR과 코어는 동일한 다이상에서 서로 근접하므로, 코어로부터 대응 VR로 VID를 라우팅하는 것이 상대적으로 쉽다. 그러나, 각 VR은 복수의 위상을 가지며 각 위상은 고유의 인덕터를 가질 필요가 있다. 도 5 및 6에 도시된 것과 같은 온-다이 VR 장치는 온-다이 인덕터 프로세싱 기술을 마이크로프로세서 프로세싱 기술로 통합할 것을 요구한다. 다수-코어 마이크로프로세서의 제조에 이러한 통합을 구현하는 것은 고비용일 수 있다.
도 7은 다수의 Vcc를 다수-코어 프로세서로 전송하는 다른 예(700)를 도시하고 있다. 이 예(700)에서, 다수 VR(가령, VR 730A)을 갖는 전력 관리 시스템은 다수-코어 프로세서 다이(710)로부터 분리된 다이("VR 다이")(720)상에 존재한다. VR 다이는 VR 모듈("VRM")로도 지칭될 수 있다. VR 다이상에서, 유닛(740A 및 740B)은 다수-코어 프로세서 다이상의 서쪽 I/O 유닛(440A) 및 동쪽 I/O 유닛(440B)으로부터 VID 요청 신호를 각각 수신할 수 있다. 일 실시예에서, 다수-코어 프로세서 다이상의 각 코어는 VRM 내의 자신의 대응 VR을 가질 수 있는데, 가령, 코어(410A)는 자신 고유의 VR(730A)을 가질 수 있고, 각 I/O 유닛은 VRM 내의 자신 고유의 VR을 가질 수 있는데, 가령, 서쪽 I/O 유닛(440A) 및 동쪽 I/O 유닛(440B)은 740A와 740B에 포함되는 그들 고유의 VR을 각각 가질 수 있다. 다른 실시예에서, 하나 이상의 코어 및/또는 I/O 유닛이 VRM 내의 하나의 VR을 공유할 수 있다. 또 다른 실시예에서, 다수-코어 프로세서상의 코어 및/또는 I/O 유닛은 코어 및/또는 I/O 유닛의 상이한 부분에 전압을 공급하는 하나 이상의 VR을 가질 수 있다.
다수-코어 프로세서 및 그 대응 RM은 분리되는 다이에 위치되므로, 프로세서상의 다양한 전력 입력에서 Vcc를 특정하기 위해 다수-코어 프로세서로부터 VRM으로 라우팅되는 개별 VID 상호접속부가 존재할 수 있다. 예를 들어, VID 상호접속부(750A 및 750B)는 VID 요청 신호를 서쪽 I/O 유닛(440A)으로부터 유닛(740A)으로, 동쪽 I/O 유닛(440B)으로부터 유닛(740B)으로 전송할 수 있다. 또한, VR 다이는 활동적 및 누설 전력 제어를 위해 바디 바이어스 신호(body bias signals)를 다수-코어 프로세서에 제공할 수 있다. VR이 개별 다이에 존재하므로, 다수-코어 프로세서에서 VR과 코어를 통합할 필요가 없으며, 따라서 다수-코어 프로세서의 제조에 온-다이 인덕터 프로세싱 기술을 사용할 필요가 없다(온-다이 인덕터 프로세싱은 VR 다이상에서 수행된다).
개별 VR 다이는 동일한 패키지의 다수-코어 프로세서 다이와 패키징될 수 있다. 도 8은 하나의 패키지에서 VR 다이와 다수-코어 프로세서 다이를 함께 패키징하는 일례(800)를 도시하고 있다. 도면에 도시된 바와 같이, VR 다이(820)는 다수-코어 다이(810) 및 패키지 기판(830) 사이에 개재된다. VR 다이상의 각 VR은 다수-코어 프로세서 다이를 바라보는 측상의 적어도 하나의 전압 출력점(가령, 880B 및 890B)를 갖는다. VR 다이상의 각 출력점에 대응하여, VR 다이를 바라보는 다수-코어 프로세서 다이의 한 측에는 전압 수신점(가령, 880A 및 890A)이 존재한다. 전압 출력점 및 수신점의 각 쌍은, VR 다이와 다수-코어 프로세서가 도 8에 도시된 바와 같이 함께 패키징되는 경우에 서로 전자적으로(electronically) 결합되는 형태로 구성될 수 있다. 예를 들어, 각 전압 출력점은 접속 프로젝션의 형태로 구성될 수 있고 그 대응 전압 수신점은 접속 패드 형태로 구성될 수 있다. 2개의 다이가 함께 패키징되는 경우, 각 접속 프로젝션은 그 대응 접속 패드와 물리적으로 콘택트할 것이다. 또한, VR 다이와 다수-코어 프로세서 다이 모두에 VID 신호에 대한 접속점이 존재할 수 있다. VR 다이상의 VID 접속점과 다수-코어 프로세서 다이의 대응 접속점은 전압 출력 및 입력 접속점과 유사한 형태로 구성될 수 있다.
VR 다이가 장착되는 측이 아닌 측에 패키지 기판에 장착되는 (도 8에는 도시 생략된) 복수의 접속 수단(핀, 땜납 볼, 구리 퍽(copper pucks) 등)이 존재할 수 있다. 이러한 접속 수단은 적어도 부분적으로 패키지 기판 외부를 투영하여 VR 다이와 다수-코어 프로세서 다이를 컴퓨팅 시스템의 마더보드에 접속할 수 있다. 전형적으로, 다수-코어 프로세서는 그 다이상에 I/O 유닛을 통해 마더보드와 접속되는데, 이는 전형적으로 도 4에 도시된 다수-코어 프로세서 다이의 경계상에 위치된다. 패키지 기판의 복수의 접속 수단에 접속되는 다수-코어 프로세서 다이상의 I/O 유닛에 있어서, TSV(through silicon vias)(가령, 850B 및 870B)는 VR 다이상의 영역에 구성될 수 있으며, 다수-코어 프로세서 다이상의 I/O 영역에 대응한다. 다수-코어 프로세서 다이와 패키지 기판의 복수의 접속 수단 사이의 접속부 외에도, VR 다이와 패키지 기판의 복수의 접속 수단 사이에도 접속부(가령, 840 및 860)가 존재한다. 이들 접속부는 전력 입력 및/또는 VR 다이로의 제어 신호를 위한 것일 수 있다.
도 9는 하나의 패키지에 VR 다이와 다수-코어 프로세서 다이를 함께 패키징하는 다른 예(900)를 도시하고 있다. 도면에 도시된 바와 같이, 패키지 기판(930)은 다수-코어 다이(910) 및 VR 다이(920) 사이에 개재될 수 있다. VR 다이상의 각 VR은 패키지 기판을 바라보는 측에 적어도 하나의 전압 출력점(가령, 980B 및 990B)을 갖는다. VR 다이상의 각 출력점에 대응하여, 패키지 기판을 바라보는 다수-코어 프로세서 다이의 측에 전압 수신점이 존재한다. 전압 출력점과 수신점의 각 쌍은 패키지 기판의 접속 라인을 통해 서로 전자적으로 결합될 수 있다. 또한, VR 다이와 다수-코어 프로세서 다이(가령, 950A, 950B, 960A 및 960B) 모두에 VID 신호에 대한 접속점이 존재할 수 있다. VR 다이상의 VID 접속점과 다수-코어 프로세서 다이상의 그 대응 접속점은 전압 출력 및 입력 접속점을 결합하는 데 사용되는 것과 유사한 방식으로 서로 전자적으로 결합될 수 있다.
패키지 기판에 장착되는 (도 9에는 도시하지 않은) 복수의 접속 수단(핀, 땜납 볼, 구리 퍽 등)이 존재할 수 있다. 복수의 접속 수단은 컴퓨팅 시스템의 마더보드에 VR 다이와 다수-코어 프로세서 다이를 접속시키는 패키지 기판 외부를 적어도 부분적으로 투영할 수 있다. 전형적으로, 다수-코어 프로세서는 그 다이상에 I/O 유닛을 통해 마더보드와 접속되는데, 이는 전형적으로 도 4에 도시된 다수-코어 프로세서 다이의 경계상에 위치된다. 다수-코어 프로세서 다이와 패키지 기판의 복수의 접속 수단 사이의 접속 외에도, VR 다이와 패키지 기판의 복수의 접속 수단 사이에도 접속부(가령, 940 및 970)가 존재한다. 이들 접속부는 VR 다이로의 전력 입력 및/또는 제어 신호를 위한 것일 수 있다.
(도 8에 도시된) 예(800) 또는 (도 9에 도시된) 예(900) 어디에서도, VR 다이와 다수-코어 프로세서 다이의 패키지에 열적으로 결합되는 냉각 시스템이 존재할 수 있다. 예를 들어, 예(800)에서, 냉각 시스템은 다수-코어 프로세서 다이의 상부면에 근접한 측으로부터 패키지에 열적으로 결합될 수 있고, 예(900)에서, 냉각 시스템은 다수-코어 프로세서 다이의 상부면에 근접한 측 및/또는 VR 다이의 하부면에 근접한 측으로부터 패키지에 열적으로 결합될 수 있다.
개시된 청구 대상의 실시예는 다수-코어 프로세서와 관련하여 설명하였지만, 이 출원에 개시된 것은 복수의 부분/유닛 및 부분/유닛-레벨 Vcc 변조 및 고속 전력 활성화/차단이 필요할 수 있는 임의의 집적 회로에 대한 전력 전송 및 전력 관리를 위해 사용될 수 있다.
개시된 청구 대상의 실시예는 도 1 내지 9의 블록과 흐름도를 참조하여 설명하였지만, 개시된 청구 대상을 구현하는 많은 다른 방법이 대신 사용될 수 있다는 것을 당업자는 인식할 것이다. 예를 들어, 흐름도의 블록의 실행 순서가 변경되거나, 개시된 블록도/흐름도의 블록의 일부가 변경되거나 삭제되거나 결합될 수 있다.
이상의 설명에서, 개시된 청구 대상의 다양한 측면을 설명하였다. 설명을 위해, 청구 대상의 완전한 이래를 제공하기 위해 특정 숫자, 시스템 및 구성을 설정하였다. 하지만, 이 명세서의 이점을 갖는 당업자에게 특정 세부 사항 없이 청구 대상이 실시될 수 있다는 것은 명백할 것이다. 다른 예에서, 개시된 청구 대상을 모호하게 하지 않도록 잘 알려진 특징, 구성요소 또는 모듈이 생략되거나 간략 화되거나 결합되거나 분할된다.
개시된 청구 대상은 실시예를 참조였지만, 이 설명은 제한하기 위한 것이 아니다. 실시예의 다양한 변형 및 다른 실시예도 개시된 청구 대상의 범위 내에 존재하는 것으로 고려된다는 것은 당업자에게 명백할 것이다.

Claims (20)

  1. 집적 회로용 전력 관리 장치로서,
    패키지 기판과,
    전압 조정기 모듈의 제 1 다이 - 상기 제 1 다이는 상기 패키지 기판상에 장착되고, 상기 전압 조정기 모듈은 복수의 전압 조정기를 포함함 - 와,
    상기 집적 회로의 제 2 다이 - 상기 패키지 기판, 상기 제 1 다이 및 상기 제 2 다이는 동일 패키지상에 패키징되고, 상기 집적 회로는 복수의 전자 유닛을 포함함 - 를 포함하되,
    상기 제 1 다이의 각 전압 조정기는 상기 제 2 다이에 전자적으로(electronically) 결합되어, 상기 제 2 다이의 하나 이상의 전자 유닛에 전력을 공급하고 또한 바디 바이어스 신호(body bias signals)를 제공하는
    집적 회로용 전력 관리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 다이는 상기 복수의 전자 유닛에 대한 입력/출력(I/O) 상호접속부를 포함하고, 상기 I/O 상호접속부는 전압 식별("VID") 신호에 대한 상호접속부를 포함하며, 상기 VID 신호는 상기 제 1 다이의 전압 조정기로의 특정 값을 갖는 전압 공급에 대한 상기 제 2 다이의 전자 유닛으로부터의 요구를 포함하며, 상기 요구를 수신하면 상기 전압 조정기는 상기 전자 유닛에 상기 특정 값의 전압을 공급하는
    집적 회로용 전력 관리 장치.
  3. 제 2 항에 있어서,
    상기 패키지 기판은 상기 제 1 다이와 상기 제 2 다이 사이에 존재하는
    집적 회로용 전력 관리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 다이는 상기 제 2 다이와 상기 패키지 기판 사이에 존재하는
    집적 회로용 전력 관리 장치.
  5. 제 4 항에 있어서,
    상기 VID 신호에 대한 상호접속부는 상기 제 1 다이에 전자적으로 결합되어, 상기 제 2 다이의 상기 복수의 전자 유닛 각각으로부터의 상기 VID 신호를 상기 제 1 다이의 상기 복수의 전압 조정기 중 하나 이상으로 전송하는
    집적 회로용 전력 관리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 다이의 각 전압 조정기는 상기 제 2 다이의 하나 이상의 전자 유닛과 정렬되고, 상기 전압 조정기는 상기 전자 유닛에 전력을 공급하는
    집적 회로용 전력 관리 장치.
  7. 제 1 항에 있어서,
    상기 집적 회로는 다수-코어 프로세서(many-core processor)를 포함하고, 상기 다수-코어 프로세서는 복수의 코어를 포함하며, 상기 복수의 전자 유닛 각각은 상기 복수의 코어 중 하나를 포함하는
    집적 회로용 전력 관리 장치.
  8. 집적 회로용 전력 관리 장치로서,
    패키지 기판과,
    상기 패키지 기판상에 장착되는 다이 - 상기 다이는 상기 집적 회로 및 복수의 전압 조정기를 포함하고, 상기 집적 회로는 복수의 전자 유닛을 포함함 - 를 포함하되,
    상기 복수의 전압 조정기 각각은 상기 복수의 전자 유닛 중 하나 이상의 전자 유닛에게 전력을 공급하고 또한 바디 바이어스 신호를 제공하는
    집적 회로용 전력 관리 장치.
  9. 제 8 항에 있어서,
    상기 다이는 상기 복수의 전자 유닛에 대한 입력/출력(I/O) 상호접속부 및 전압 식별("VID") 신호에 대한 상호접속부를 포함하며, 상기 VID 신호는 전압 조정기로의 특정 값을 갖는 전압 공급에 대한 전자 유닛으로부터의 요구를 포함하고,
    상기 요구를 수신하면, 상기 전압 조정기는 상기 특정 값의 전압을 상기 전자 유닛에 공급하는
    집적 회로용 전력 관리 장치.
  10. 제 8 항에 있어서,
    상기 복수의 전압 조정기는 상기 다이의 상기 복수의 전자 유닛과 통합되는
    집적 회로용 전력 관리 장치.
  11. 제 8 항에 있어서,
    상기 복수의 전압 조정기는 상기 다이의 상기 복수의 전자 유닛 주변에 존재하는
    집적 회로용 전력 관리 장치.
  12. 제 8 항에 있어서,
    상기 집적 회로는 다수-코어 프로세서를 포함하고, 상기 다수-코어 프로세서는 복수의 코어를 포함하며, 상기 복수의 전자 유닛 각각은 상기 복수의 코어 중 하나를 포함하는
    집적 회로용 전력 관리 장치.
  13. 컴퓨팅 시스템으로서,
    복수의 코어를 포함하는 다수-코어 프로세서와,
    상기 다수-코어 프로세서에 대한 데이터를 저장하는 비휘발성 메모리와,
    상기 복수의 코어에 전력을 공급하는 복수의 전압 조정기를 포함하되,
    상기 복수의 전압 조정기 각각은 상기 전압 조정기가 전력을 공급하는 상기 복수의 코어 중 하나 이상("전력 수신체")에 전자적으로 결합되고, 상기 전력 수신체에 의해 요구된 특정 값을 갖는 전압 공급을 상기 전력 수신체에 제공하며, 바디 바이어스 신호를 상기 전력 수신체에 제공하는
    컴퓨팅 시스템.
  14. 제 13 항에 있어서,
    전압 식별("VID") 신호에 대한 상호접속부를 더 포함하되,
    상기 VID 신호는 상기 복수의 전압 조정기 중 하나로의 특정 값을 갖는 전압 공급에 대한 상기 복수의 코어 중 하나로부터의 요구를 포함하며,
    상기 요구를 수신하면, 상기 전압 조정기는 상기 특정 값의 전압을 상기 코어에 공급하는
    컴퓨팅 시스템.
  15. 제 13 항에 있어서,
    상기 복수의 전압 조정기는 제 1 다이상에 존재하고, 상기 복수의 코어는 제 2 다이상에 존재하며, 상기 제 1 다이 및 상기 제 2 다이는 동일 패키지의 패키지 기판과 패키징되고, 상기 제 1 다이의 각 전압 조정기는 상기 제 2 다이에 전자적으로 결합되어 상기 제 2 다이의 하나 이상의 코어로 전력을 공급하는
    컴퓨팅 시스템.
  16. 제 15 항에 있어서,
    상기 패키지 기판은 상기 제 1 다이와 제 2 다이 사이에 존재하는
    컴퓨팅 시스템.
  17. 제 15 항에 있어서,
    상기 제 1 다이는 상기 제 2 다이와 상기 패키지 기판 사이에 존재하는
    컴퓨팅 시스템.
  18. 제 13 항에 있어서,
    상기 복수의 코어 및 상기 복수의 전압 조정기는 다이상에 존재하고, 상기 다이는 패키지 기판과 패키지되는
    컴퓨팅 시스템.
  19. 제 18 항에 있어서,
    상기 복수의 전압 조정기는 상기 다이의 상기 복수의 코어와 통합되는
    컴퓨팅 시스템.
  20. 제 18 항에 있어서,
    상기 복수의 전압 조정기는 상기 다이의 상기 복수의 전자 유닛의 주변에 존재하는
    컴퓨팅 시스템.
KR1020087007642A 2005-09-28 2006-09-26 집적 회로용 전력 관리 장치 및 컴퓨팅 시스템 KR100974363B1 (ko)

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