KR100971457B1 - 변조된 코딩 신호를 수신하기 위한 수신기, 방법, 및 프로세서 프로그램 제품, 그러한 수신기에서 사용되는 비-선형 보상기, 및 위상-편이-키잉 변조기와 차동 코더를 가진 송신기를 포함하는 송수신기 - Google Patents

변조된 코딩 신호를 수신하기 위한 수신기, 방법, 및 프로세서 프로그램 제품, 그러한 수신기에서 사용되는 비-선형 보상기, 및 위상-편이-키잉 변조기와 차동 코더를 가진 송신기를 포함하는 송수신기 Download PDF

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Abstract

(차동-4-)위상-편이-키잉 복조기(4)와 디코더(19)로 구성된 차동 감지기(10)을 포함하는 수신기에, 디코딩 프로세스를 향상하고 부정확한 결정의 수를 줄이기 위해, 간섭 항(의 일부)에 대한 디코더 출력 신호를 보상하기 위한 비-선형 보상기(20)가 제공된다. 비-선형 보상기(20)는 디코더 출력 신호의 항들의 계수를 예측하기 위한 채널 예측기(22)와 상기 디코더 출력 신호의 항을 제거하기 위한 제거기(21, 23)를 포함한다. 수신기는 블루투스 환경을 위해 설계되었다. 디코더 출력 신호 uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1bkbk+1 + H에 있어서, 제거기는, uk로부터 bk를 추출하는 것의 복잡성을 줄이기 위해, H-항과 B-항을 제거한다. 슬라이서는, 디코더 출력 신호의 가능한 값들이 서로에 대해 더 잘 구분될 수 있도록, 상기 디코더 출력 신호를 추가로 보상하기 위해 보상된 디코더 출력 신호를 분리한다.

Description

변조된 코딩 신호를 수신하기 위한 수신기, 방법, 및 프로세서 프로그램 제품, 그러한 수신기에서 사용되는 비-선형 보상기, 및 위상-편이-키잉 변조기와 차동 코더를 가진 송신기를 포함하는 송수신기 {RECEIVER, METHOD AND PROCESSOR PROGRAM PRODUCT FOR RECEIVING MODULATED CODED SIGNALS, NON-LINEAR COMPENSATOR FOR USE IN THE RECEIVER, AND TRANSCEIVER COMPRISING A TRANSMITTER WITH A DIFFERENTIAL CODER AND A PHASE-SHIFT-KEYING MODULATOR}
본 발명은 변조된 코딩 신호를 수신하기 위한 수신기로서, 상기 신호를 복조하기 위한 위상-편이-키잉(phase-shift-keying) 복조기를 포함하고, 상기 신호를 디코딩하기 위한 차동 감지기(검출기)를 포함하는 수신기에 관한 것이다.
본 발명은 또한 변조된 코딩 신호를 수신하기 위한 수신기에서 사용되는 비선형 보상기로서, 상기 신호를 복조하기 위한 위상-편이-키잉 복조기를 포함하고 상기 신호를 디코딩하기 위한 차동 감지기를 포함하는 수신기에서 사용되는 비-선형 보상기에 관한 것이고, 송수신기로서, 변조된 코딩 신호를 송신하기 위한 차동-위상-변조 변조기와 차동 코더를 가진 송신기를 포함하고, 상기 신호를 복조하기 위한 위상-편이-키잉 복조기와 상기 신호를 디코딩하기 위한 차동 감지기로 상기 변조된 코딩 신호를 수신하기 위한 수신기를 포함하는 송수신기에 관한 것이며, 변조된 코딩 신호를 수신하기 위한 방법으로서, 위상-편이-키잉 복조를 통해 상기 신호를 복조하는 단계와 상기 신호를 디코딩하는 단계를 포함하는 방법에 관한 것이고, 변조된 코딩 신호를 수신하기 위한 프로세서 프로그램 제품으로서, 위상-편이-키잉 복조를 통해 상기 신호를 복조하는 기능과 상기 신호를 디코딩하는 기능을 포함하는 프로세서 프로그램 제품에 관한 것이다.
그러한 수신기는, 예를 들어, 1 또는 10 미터와 같은 단거리에서 무선 통신을 위한 소비자 곱에서 사용되는, 예컨대, 송수신기의 부분을 형성한다. 상기 위상-편이-키잉 복조기는, 예컨대, π/4 - 차동 - 4 - 위상 - 편이 - 변조 복조기(π/4-DQPSK 복조기)를 포함하는 차동 - 4 - 위상 - 편이 - 변조(differential - quadrature - phase - shift - keying) 복조기에 대응한다.
종래 기술의 수신기는, US 6,127,884로부터, 즉, 상기 문서의 도 1에서 변조된 코딩 신호를 복조하기 위한 두 개의 믹서(mixer)와 위상 편이기(phase shifter)로 구성된 차동-4-위상-편이 키 복조기를 포함하고 상기 신호를 디코딩하기 위한 차동 감지기를 포함하는 변조된 코딩 신호를 수신하기 위한 수신기 부분을 가진 송수신기를 개시하는, US 6,127,884로부터 알려져 있다. 상기 송수신기는 상기 변조된 코딩 신호를 송신하기 위한 인코더와 변조기를 포함하는 송신기 부분을 추가로 포함한다.
알려진 수신기는, 특히, 상기 디코딩 프로세스가 간섭 항을 포함하는 디코더 출력 신호 때문에 초래되는 부정확한 결정을 포함할 수 있다는 점에서 불리하다.
본 발명의 목적은, 특히, 상기 디코딩 프로세스가 향상되는 서론에서 정의된 것과 같은 수신기를 제공하는 것이다.
본 발명에 따른 수신기는 상기 차동 감지기가 디코더 출력 신호를 보상하기 위한 디코더에 연결된 비-선형 보상기를 포함한다는 것을 특징으로 한다.
디코더 출력 신호를 보상하기 위한 상기 비-선형 보상기는, 예를 들어, 적어도 부분적으로 상기 디코더 출력 신호에 존재하는 간섭 항(의 부분)을 보상할 것이다. 결과로서, 상기 디코딩 프로세스는 부정확한 결정을 덜 포함할 것이다.
본 발명은, 특히, 상기 디코더 출력 신호가 부정확한 결정을 초래하는 간섭 항을 포함할 수 있다는 통찰에 근거하며, 특히, 이러한 항들(의 부분)이 적어도 부분적으로 보상될 수 있다는 기본적인 아이디어에 근거한다.
본 발명은, 특히, 향상된 디코딩 프로세스를 가진 수신기를 제공하려는 문제를 해결하고, 특히, 상기 디코딩 프로세스가 부정확한 결정을 덜 포함할 것이라는 점에서 유리하다.
청구항 2에서 정의된 것과 같은 본 발명에 따른 수신기의 제 1 실시예는 상기 비-선형 보상기가 상기 디코더 출력 신호의 적어도 하나의 항의 적어도 하나의 계수를 예측하기 위한 채널 예측기와, 상기 디코더 출력 신호의 적어도 하나의 항을 제거하기 위한 제거기를 포함한다는 점에서 유리하다.
상기 채널 예측기는 상기 디코더 출력 신호의 하나 이상의 간섭 항들 그리고 아마도 하나 이상의 비-간섭 항들의 계수를 예측하고, 상기 제거기는 상기 디코더 출력 신호의 적어도 하나의 간섭 항을 제거한다.
청구항 3에서 정의된 것과 같은 본 발명에 따른 수신기의 제 2 실시예는 상기 수신기가 블루투스(Bluetooth) 환경에 대해 설계되었다는 점에서 유리하다.
1 Mbit/s의 비트율로 2.45GHz 대역에서의 알려진 가우시안 주파수 편이 키잉(G-FSK) 기술에 비교했을 때, 상기 Π/4-DQPSK 복조기와 상기 디코더 및 상기 비-선형 보상기를 포함하는 상기 수신기는 적어도 이 비트율의 두배로(예컨대, 2Mbit/s) 전송을 허용한다.
청구항 4에서 정의된 것과 같은 본 발명에 따른 수신기의 제 3 실시예는 상기 디코더 출력 신호가 uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1b kbk+1 + H로 정의되며 상기 제거기가 H-항을 제거한다는 점에서 유리하다.
상기 H-항의 상기 제거는 uk로부터 bk를 추출하는 것의 복잡성을 줄일 것이다. bk-1 및/또는 bk 및/또는 bk+1와 결합되지 않는 하나의 유일한 항으로서의 H-항은 유리하게 제거될 수 있다. 더 일반적으로, uk = f(bk-1, bk, bk+1 ) + H이고, H가 제거/보상된다.
청구항 5에 정의된 것과 같은 본 발명에 따른 수신기의 제 4 수신기는 상기 제거기가, 상기 채널 예측기로부터 H-계수를 수신하여 상기 H-항이 제거되도록, 상기 H-항을 가진 상기 디코더 출력 신호에 결합하기 위한 결합기를 포함한다는 점에서 유리하다.
상기 결합기는 양의(다시 말해서: 원래의) H-계수를 수신하여 이 양의 H-계수를 상기 디코더 출력 신호로부터 차감하거나, 또는, 음의(다시 말해서:반전된) H-계수를 수신하여 이 음의 H-계수를 상기 디코더 출력 신호에 더한다.
청구항 6에 정의된 것과 같은 본 발명에 따른 수신기의 제 5 실시예는, 상기 디코더 출력 신호가 uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1bk bk+1 + H로서 정의되며 상기 제거기가 Bbk-1-항을 제거한다는 점에서 유리하다.
상기 Bbk-1-항의 상기 제거는 uk로부터 bk를 추출하는 것의 복잡성을 줄일 것이다. 더 일반적으로, uk = f(bk-1, bk, bk+1) + H이고, 상기 Bbk-1-항이 제거/보상된다.
청구항 7에서 정의된 것과 같은 본 발명에 따른 수신기의 제 6 실시예는 상기 제거기가 상기 채널 예측기로부터 나오는 B-계수와 상기 비-선형 보상기의 출력단으로부터 나오는 TS만큼 지연되는 bk-1신호의 곱을 수신하여 상기 Bbk-1-항이 제거되도록 상기 디코더 출력 신호와 상기 Bbk-1-항을 결합하는 결합기를 포함한다는 점에서 유리하다.
상기 결합기는 양의(다시 말해서: 원래의) 곱을 수신하여 이 양의 곱을 상기 디코더 출력 신호로부터 차감하거나, 또는 음의(다시 말해서: 반전된) 곱을 수신하고 이 음의 곱을 상기 디코더 출력 신호에 더한다.
청구항 8항에 정의된 것과 같은 본 발명에 따른 수신기의 제 7실시예는 상기 제거기가 상기 결합기와 상기 비-선형 보상기의 상기 출력단의 사이에 위치하여 보상된 디코더 출력 신호를 슬라이싱(slicing)하는 슬라이서(slicer)를 포함한다는 점에서 유리하다.
상기 슬라이서는 디코더 출력 신호의 가능한 값들이 서로로부터 더 잘 구분될 수 있도록 상기 디코더 출력 신호를 추가로 보상할 것이다. 차동-4-위상-편이-키잉 복조의 경우, 가능한 값들의 개수는 4와 동일하다. 차동-위상-편이-키잉 복조의 경우, 가능한 값들의 개수는 2와 동일하다. 8-차동-위상-편이-키잉 복조의 경우, 가능한 값들의 개수는 8과 동일하다.
복소수 영역(complex domain)에서 모두 동작하는 차감/추가하기 위한 상기 결합기와 곱하여 상기 곱을 생성하기 위한 곱셈기 때문에, 각각의 복소수 결합(차감/추가)은 두 개의 실수 결합을 포함할 것이란 것과 각각의 복소수 곱셈이 네 개의 실수 곱셈 및 세 개의 실수 결합을 포함할 것이란 것이 주지되어야 한다.
본 발명에 따른 프로세서 프로그램 제품의, 본 발명에 따른 방법의, 본 발명에 따른 송수신기의, 본 발명에 따른 비-선형 보상기의 실시예는 본 발명에 따른 수신기의 실시예와 대응한다.
본 발명의 이러한 그리고 다른 양상은 이후에 개시된 실시예를 참조로 명백할 것이다.
도 1은 본 발명에 따른 비-선형 보상기를 포함하는 본 발명에 따른 수신기를 블록도의 형태로 도시하는 도면.
도 1은 안테나에 연결되고 수신 인터페이스(3)(예를 들어, 필터, 전치증폭기 등과 같은)의 입력단에 연결된 출력단을 가지는 안테나 인터페이스(2)를 포함하는 송수신기(1)를 개시한다. 수신 인터페이스(3)의 출력단은 (Π/4-)차동-4-위상-편이-키잉 복조기(4) 즉 (Π/4-)DQPSK 복조기(4)의 입력단에 연결되고, 복조기(4)의 출력단은 추가의 수신 인터페이스(5)(예를 들어, 추가의 필터, 추가의 증폭기, 컨버터 등)의 입력단에 연결되고, 수신 인터페이스(5)의 출력단은 차동 감지기(10)의 입력단에 연결된다. 수신 인터페이스(3), (Π/4-)DQPSK 복조기(4), 추가의 수신 인터페이스(5) 및 차동 감지기(10)는 함께 수신기(의 일부)를 형성한다.
안테나 인터페이스(2)는 전송 인터페이스(6)(예를 들어, 필터, 증폭기 등과 같은)의 출력단에 연결된 입력단을 가지고, 전송 인터페이스(6)의 입력단은 (Π/4-)차동-4-위상-편이-키잉 변조기(7) 즉 (Π/4-)DQPSK 변조기(7)의 출력단에 연결되고, 변조기(7)의 입력단은 추가의 전송 인터페이스(8)(예를 들어, 추가의 필터, 추가의 증폭기, 컨버터 등과 같은)의 출력단에 연결되며, 전송 인터페이스(8)의 입력단은 차동 코더(30)의 출력단에 연결된다. 전송 인터페이스(6), (Π/4-)DQPSK 변조기(7), 추가의 전송 인터페이스(8), 및 차동 코더(30)는 함께 송신기(의 일부)를 형성한다.
차동 감지기(10)는 입력 인터페이스(11)(예컨대, 필터 등과 같은)를 포함하고, 입력 인터페이스(11)의 입력단은 차동 감지기(10)의 입력단에 연결되고, 감지기(10)의 출력은 제 1 곱셈기(12)의 제 1 입력단과 제 1 지연 블록(13)의 입력단에 연결된다. 제 1 지연 블록(13)의 출력단은 공액 블록(14)의 입력단에 연결되고, 블록(14)의 출력단은 제 1 곱셈기(12)의 제 2 입력단에 연결되고, 곱셈기(12)의 출력단은 샘플러(15)의 입력단에 연결된다. 샘플러(15)의 출력단은 비-선형 보상기(20)의 입력단에 연결된다. 입력 인터페이스(11), 제 1 곱셈기(12), 제 1 지연 블록(13), 공액 블록(14), 및 샘플러(15)는 함께 디코더(19)(의 일부)를 형성한다.
비-선형 보상기(20)는 제 1 결합기(21)를 포함하고, 결합기(21)의 제 1 입력단은 상기 비-선형 보상기(20)의 상기 입력단에 연결되고, 또한 비-선형 보상기(20)는 입력단이 상기 비-선형 보상기(20)의 상기 입력단에 연결된, 채널 예측기(22)를 포함한다. 채널 예측기(22)의 제 1 출력단은 제 1 결합기(21)의 제 2 입력단에 연결되고, 채널 예측기(22)의 제 2 출력단은 제 2 곱셈기(24)의 제 1 입력단에 연결된다. 제 1 결합기(21)의 출력단은 제 2 결합기(23)의 제 1 입력단에 연결되고, 결합기(23)의 제 2 입력은 제 2 곱셈기(24)의 출력단에 연결된다. 제 2 결합기(25)의 출력단은 슬라이서(25)의 입력단에 연결되고, 슬라이서(25)의 출력단은 제 2 지연 블록(26)의 입력단에 연결되고, 블록(26)의 출력단은 제 2 곱셈기(24)의 제 2 입력단에 연결된다. 제 1 결합기(21) 및 제 2 결합기(22)는 함께 제거기(의 일부)를 형성한다.
슬라이서(25)의 출력단은 비-선형 보상기(20)와 차동 감지기(10)의 출력단을 형성하고, 데이터 프로세서(40)의 입력단에 연결되고, 데이터 프로세서(40)의 출력단은 인코더(32)를 포함하는 차동 코더(30)의 입력단에 연결되고, 인코더(32)의 입력단은 상기 차동 코더(30)의 상기 입력단을 형성하고 인코더(32)의 출력단이 출력 인터페이스(31)(예를 들어, 필터등과 같은)의 입력단에 연결되며, 출력 인터페이스(21)의 출력단은 차동 코더(30)의 출력단을 형성한다.
본 발명에 따른 수신기(3, 4, 5, 10)와 본 발명에 따른 비-선형 보상기(20)를 포함하는 송수신기(1)는 다음과 같이 동작한다. 모두 도시되지 않은 또 다른 송수신기의 또 다른 송신기로부터 나오고 또 다른 차동 코더에 의해 코딩되고 또 다른 차동-4-위상-편이-키잉 변조기에 의해 변조된 신호는, 안테나 인터페이스(2)의 안테나를 통해 도달하고 복조되도록 수신 인터페이스(3)를 통해 복조기(4)로 흐른다. 복조 후에, 복조된 하지만 여전히 코딩된 신호는 추가의 수신 인터페이스(5)를 통해 차동 감지기(10)로 흐른다. 차동 감지기(10)에서 이러한 코딩된 신호들은 디코더(19)를 통해 디코딩되고 비-선형 보상기(20)를 통해 보상된다.
디코더(19)는 입력 인터페이스(11)를 통해 상기 코딩된 신호를 인터페이스하고 이 인터페이스된 코딩된 신호를 공액 블록(14)을 통해 복소수 공액 인터페이스되고 제 1 지연 블록(13)을 통해 시간-간격(TS)만큼(예를 들어, 심벌 기간과 대응하는) 지연된, 코딩 신호에 제 1 곱셈기(12)를 통해 곱함으로써, 상기 코딩된 신호를 디코딩한다. 최종적으로, 곱셈 결과 신호는 디코더 출력 신호를 얻기 위해 샘플러(15)를 통해 샘플링된다.
이 디코더 출력 신호는, 예를 들어, bk-1가 하나의 시간-간격(TS)만큼 지연된 bk-신호이고 bk *가 bk-신호의 공액 복소수이고, Abk가 비-간섭 항이고, A가 비-간섭 계수이며, 모든 다른 항이 간섭 항이고, B-H가 간섭 계수 등인, uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1bkbk+1 + H로 정의된다. 상기 디코더 출력 신호는 제 1 결합기(21)와 채널 예측기(22)에 공급되고, 이 채널 예측기(22)는 H-계수를 예측하고 이를 제 1 결합기에 공급하고, 제 1 결합기는 상기 디코더 출력 신호에 (H-계수가 반전되어 공급되는 경우에)더하거나 (H-계수가 비-반전되어 공급되는 경우)차감한다. 결과적으로, H-항은 제거된다.
상기 H-항의 상기 제거는 uk로부터 bk를 추출하는 것의 복잡성을 줄일 것이다. bk-1 및/또는 bk 및/또는 bk+1과 결합하지 않는 하나의 유일한 항로서의 H-항은 유리하게 제거될 수 있다. 더 일반적으로, uk = f(bk-1, bk, bk+1) + H이고, H가 제거/보상된다.
채널 예측기(22)는 B-계수를 추가로 예측하고 이를 제 2 곱셈기(24)로 공급하며 제 2 곱셈기(24)는 이를 {bk-1이 제 2 지연 블록(26)에 의해 하나의 시간-간격(TS)만큼 지연된 bk-신호일 때}제 2 지연 블록(26)으로부터 나오는 bk-1-신호와 곱하고, H-항이 이미 제거된, 상기 디코더 출력 신호에 (B-계수가 반전되어 공급되는 경우) 더하거나 (B-계수가 비-반전되어 공급되는 경우) 차감한다. 결과로서, 전체 Bbk-1-항 역시 제거된다.
상기 Bbk-1-항의 상기 제거는 uk로부터 bk를 추출하는 것의 복잡성을 줄일 것이다. 더 일반적으로, uk = f(bk-1, bk, bk+1) + H이고 Bbk-1 -항이 제거/보상된다.
슬라이서(25)는 보상된 디코더 출력 신호를 슬라이싱하는데, 이것은 디코더 출력 신호의 가능한 값들이 서로서로 더 잘 구분될 수 있도록, 상기 디코더 출력 신호를 추가로 보상하는 것으로서 간주될 수 있다.
비-선형 보상기(20)의 출력단의 보상된 디코더 출력 신호는, 예를 들어 추가 의 데이터 처리 목적을 위해 예를 들어 임계치 감지기 또는 등가 유닛을 통해 수신된 심볼에 대해 예를 들어 결정을 하기 위한 (예를 들어, 심볼-대-비트-변환기를 포함하는) 데이터 프로세서(40)에 공급된다.
(예를 들어, 비트-대-심볼-변환기를 포함하는) 예를 들어 둘 다 도시되지 않은 데이터 프로세서(40)로부터 나오고 또 다른 송수신기의 또 다른 수신기로 전송될 bn-신호로 정의된 신호는 차동 코더(30)의 인코더(32)에 의해 코딩되고, 예를 들어, cn = cn-1bn으로 정의되고, 출력 인터페이스(31)와 추가의 전송 인터페이스(8)를 통해, 변조되도록 변조기(7)로 흐른다. 변조 후에, 변조된 코딩 신호는 전송 인터페이스(6)와 안테나 인터페이스(2)를 통해, 전송되도록 상기 안테나로 흐른다.
본 발명은, 특히, 상기 디코더 출력 신호는 부정확한 결정을 초래하는 간섭 항을 포함할 수 있다는 통찰에 근거하고, 특히, 이러한 간섭 항들(의 부분)이 적어도 부분적으로 보상될 수 있다는 기본적인 아이디어에 근거한다.
본 발명은, 특히, 향상된 디코딩 프로세스를 가진 수신기를 제공하려는 문제를 해결하고, 특히, 상기 디코딩 프로세스가 부정확한 결정을 덜 포함할 것이란 점에서 유리하다.
1 Mbit/s에서 2.45 GHz 대역의 알려진 가우시안 주파수 편이 키잉(G-FSK) 기술에 비교하면, 상기 Π/4-DQPSK 복조기와 상기 디코더와 상기 비-선형 보상기를 포함하는 상기 수신기는 적어도 이 비트율의 두 배(예를 들어 2 Mbit/s과 같이)에서의 전송을 허용한다.
감산/가산을 위한 결합기 때문에 그리고 복소수 영역에서 모두 동작하는 곱하여 상기 곱들을 생성하기 위한 곱셈기 때문에, 각각의 복소수 결합(감산/가산)은 두 개의 실수 결합을 포함할 것이란 것과 각각의 복소수 곱셈이 네 개의 실수 곱셈 및 세 개의 실수 결합을 포함할 것이란 것이 주지되어야 한다.
상기 채널 예측기는 일반적으로 널리 알려져 있으며, 예를 들어 송신기로부터 수신기로 정기적으로 보내지고 상기 수신기에게 이전에 알려진 독립적인 훈련 시퀀스의 사용에 근거한다. 상기 복조기, 변조기, 인터페이스, 곱셈기, 결합기, 지연 블록, 공액 블록, 샘플러, 슬라이서 및 인코더는 그 자체가 일반적으로 널리 알려져 있다. 예를 들어, 상기 송수신기는 랩탑 카드, 이동 전화기, 프린터, 휴대 디바이스, 디지털 카메라, 헤드세트, ISDN 접속 지점, 자동차 내장 하부 시스템, 산업 응용 및/또는 오디오/비디오 연관 장비를 위한 무선 장치의 일부를 형성한다.
특히, 디코더(19)(의 일부) 및/또는 비-선형 보상기(20)는 데이터 프로세서(40)와 잘 통합될 수 있다. 특히, 디코더(19) 및/또는 비-선형 보상기(20)에서, 각각의 블록은 100% 하드웨어, 100% 소프트웨어 또는 둘 다의 혼합일 수 있다.
4 Mbits 또는 10 Mbit/s와 같은 더 높은 비트율이 추구될 때, 비-선형 보상기의 사용의 장점은 더욱 명백해질 것이다. 이러한 환경 하에서, 상기 A-H의 예측은 더 복잡한 보상을 제공하고 송수신기 동작을 추가로 향상하도록 사용될 수 있다.
일반적으로, 패킷 프리앰블(preamble)이 수신기에서 채널 예측을 지원하는데 사용된다. 프리앰블은, 수신기에서 이전에 알려진, 변조된 심볼로 변환된, 임의의 수의 비트를 포함한다.
<xk-M> = 1/Nㆍxi-M의 SUM(i=0부터 i=N-1)를 주어진 고유 지연 M에서 처음 N개의 샘플에 대한 평균 함수로 하자.
7개의 평균 항이 도입되었다(이러한 7개의 평균 항은 상기 채널 예측기에서 계산되어야 한다)
μ1 = <uk>
μ2 = <bk uk>
μ3 = <bk-1 uk>
μ4 = <bk+1 uk>
μ5 = <bk bk-1 uk>
μ6 = <bk bk+1 uk>
μ7 = <bk-1 bk bk+1 uk>
그런 후 알려진 프리앰블 시퀀스와 uk의 구조를 고려하면서, 계수(A 내지 H)는 다음과 같이 표현될 수 있다:
A = f1(μ)
B = f2(μ)
C = f3(μ)
D = G*
E = f4(μ)
F = f5(μ)
G = f6(μ)
H = f7(μ)
이 때, f1 내지 f7은 알려진 프리앰블 시퀀스 특성 및 uk와 μ = {μ1, μ2, μ3, μ4, μ5, μ6, μ7}의 구조으로부터 도출된 함수이다.
상술한 바와 같이 본 발명은 변조된 코딩 신호를 수신하기 위한 수신기로서, 상기 신호를 복조하기 위한 위상-편이-키잉(phase-shift-keying) 복조기를 포함하고, 또한 상기 신호를 디코딩하기 위한 차동 감지기를 포함하는 수신기에 응용될 수 있다.

Claims (12)

  1. 변조된 코딩 신호를 수신하기 위한 수신기로서,
    상기 신호를 복조하기 위한 위상-편이-키잉 복조기와,
    상기 신호를 디코딩하기 위한 디코더를 구비하는 차동 감지기
    를 포함하며,
    상기 차동 감지기는 디코더 출력 신호를 보상하기 위해 상기 디코더의 출력단에 연결된 비-선형 보상기를 더 포함하고,
    상기 비-선형 보상기는 상기 디코더 출력 신호의 적어도 하나의 항의 적어도 하나의 계수를 예측하기 위한 채널 예측기와, 상기 디코더 출력 신호로부터 상기 적어도 하나의 항을 제거하기 위한 제거기를 포함하는 것을 특징으로 하는, 수신기.
  2. 제 1 항에 있어서, 상기 디코더 출력 신호는, uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1bkbk+1 + H 로 정의되며, A는 비-간섭 계수이고, B 내지 H는 간섭 계수이고, bk-1은 하나의 시간 간격(Ts)만큼 지연된 bk 신호이며, bk *는 bk 신호의 공액 복소수이며, 상기 제거기는 디코딩된 출력 신호로부터 H 항을 제거하는 것을 특징으로 하는, 수신기.
  3. 제 1 항에 있어서, 상기 디코더 출력 신호는, uk = Abk + Bbk-1 + Cbk+1 + Dbk * + Ebk-1bk + Fbkbk+1 + Gbk-1bkbk+1 + H 로 정의되며, A는 비-간섭 계수이고, B 내지 H는 간섭 계수이고, bk-1은 하나의 시간 간격(Ts)만큼 지연된 bk 신호이며, bk *는 bk 신호의 공액 복소수이며, 상기 제거기는 디코딩된 출력 신호로부터 Bbk-1 항을 제거하는 것을 특징으로 하는, 수신기.
  4. 제 3 항에 있어서, 상기 제거기는,
    상기 채널 예측기로부터 나오는 B 계수와, 상기 비-선형 보상기의 출력단으로부터 나오고 Ts 만큼 지연된 bk-1 신호의 곱(Bbk-1)을 수신하여, 디코더 출력 신호로부터 상기 bk-1 항이 제거되도록, 상기 디코더 출력 신호를 상기 Bbk-1 항과 결합하는 결합기와,
    상기 결합기와 상기 비-선형 보상기의 상기 출력단 사이에 위치되어 보상된 디코더 출력 신호를 슬라이싱하기 위한 슬라이서
    를 포함하는 것을 특징으로 하는, 수신기.
  5. 송수신기로서,
    변조된 코딩 신호를 전송하기 위해 차동 코더와 위상-편이-키잉 변조기를 구비하는 송신기와,
    상기 변조된 코딩 신호를 수신하기 위해, 상기 신호를 복조하기 위한 위상-편이-키잉 복조기와, 상기 신호를 디코딩하기 위한 디코더를 구비하는 차동 감지기를 가지는 수신기
    를 포함하며,
    상기 차동 감지기는 디코더 출력 신호를 보상하기 위해 상기 디코더의 출력단에 연결된 비-선형 보상기를 포함하며,
    상기 비-선형 보상기는, 상기 디코더 출력 신호의 적어도 하나의 항의 적어도 하나의 계수를 예측하기 위한 채널 예측기와, 상기 디코더 출력 신호로부터 상기 적어도 하나의 항을 제거하기 위한 제거기를 포함하는 것을 특징으로 하는, 송수신기.
  6. 변조된 코딩 신호를 수신하기 위한 방법으로서,
    변조된 코딩 신호를 수신하는 단계와,
    위상-편이-키잉 복조를 통해 상기 신호를 복조하는 단계와,
    상기 신호를 디코딩하는 단계와,
    디코딩된 신호를 비-선형 보상하는 단계
    를 포함하며,
    상기 비-선형 보상하는 단계는,
    상기 디코딩된 신호의 적어도 하나의 항의 적어도 하나의 계수를 예측하는 하부 단계와,
    예측된 적어도 하나의 계수에 대응하는 디코딩된 신호로부터 적어도 하나의 항을 제거하는 하부 단계
    를 포함하는, 변조된 코딩 신호를 수신하기 위한 방법.
  7. 컴퓨터 프로그램을 저장하고 있는 컴퓨터 판독가능한 기록 매체로서,
    상기 컴퓨터 프로그램은, 프로세서에 의해 실행될 때, 프로세서로 하여금,
    변조된 코딩 신호를 수신하는 기능과,
    위상-편이-키잉 복조를 통해 상기 신호를 복조하는 기능과,
    상기 신호를 디코딩하는 기능과,
    디코딩된 신호를 비-선형 보상하는 기능
    을 수행하게 하며,
    상기 비-선형 보상하는 기능은,
    상기 디코딩된 신호의 적어도 하나의 항의 적어도 하나의 계수를 예측하는 하부 기능과,
    예측된 적어도 하나의 계수에 대응하는 디코딩된 신호로부터 적어도 하나의 항을 제거하는 하부 기능
    을 포함하는 것을 특징으로 하는, 컴퓨터 판독가능한 기록 매체.
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  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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