KR100969622B1

KR100969622B1 - Liquid Crystal Display Panel and Method of Fabricating the same

Info

Publication number: KR100969622B1
Application number: KR1020030024467A
Authority: KR
Inventors: 김종대; 김성진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-04-17
Filing date: 2003-04-17
Publication date: 2010-07-14
Also published as: KR20040090328A

Abstract

본 발명은 콘트라스트비를 향상시킬 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다. The present invention relates to a horizontal field application type liquid crystal display panel capable of improving contrast ratio and a method of manufacturing the same.

본 발명은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 절연되도록 교차하여 화소영역을 결정하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와; 상기 게이트 절연막 상에 상기 박막 트랜지스터를 보호하기 위해 형성된 보호막과; 상기 화소영역의 보호막 상에서 상기 게이트라인과 평행하게 형성된 공통라인과; 상기 화소영역의 보호막 상에 형성되어 상기 공통라인과 접속된 공통 전극과; 상기 화소영역의 보호막 상에 형성되며, 상기 게이트라인과 평행하며 상기 박막 트랜지스터와 접속되는 수평부와, 상기 공통 전극과 수평전계를 이루도록 상기 수평부에서 돌출되어 상기 공통 전극에 나란하게 형성된 핑거부를 갖는 화소전극과; 상기 게이트 절연막 및 보호막 중 적어도 어느 하나를 사이에 두고 상기 화소전극의 핑거부 및 공통전극과 중첩됨과 아울러, 상기 게이트라인과 소정간격을 유지하면서 상기 수평부의 일부와 중첩되며, 상기 데이터라인 및 게이트라인과 소정간격을 유지하면서 상기 화소전극과 마주보는 상기 공통라인의 가장자리 전부와 중첩되도록 형성된 광차단층을 구비한다.The present invention is a gate line formed on a substrate; A data line intersecting the gate line and the gate insulating layer so as to be insulated so as to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line; A protective film formed on the gate insulating film to protect the thin film transistor; A common line formed in parallel with the gate line on the passivation layer of the pixel region; A common electrode formed on the passivation layer of the pixel region and connected to the common line; A horizontal portion parallel to the gate line and connected to the thin film transistor, and a finger portion protruding from the horizontal portion to form a horizontal electric field with the common electrode and parallel to the common electrode; A pixel electrode; At least one of the gate insulating layer and the passivation layer overlaps the finger and the common electrode of the pixel electrode, and overlaps the portion of the horizontal part while maintaining a predetermined distance from the gate line. And a light blocking layer formed to overlap all of the edges of the common line facing the pixel electrode while maintaining a predetermined interval therebetween.

Description

Horizontal field-applied liquid crystal display panel and its manufacturing method {Liquid Crystal Display Panel and Method of Fabricating the same}

도 1은 종래의 수평 전계 인가형 액정 표시 패널 중 박막 트랜지스터 어레이 기판을 나타내는 평면도.1 is a plan view showing a thin film transistor array substrate of a conventional horizontal field application liquid crystal display panel.

도 2는 도 1에서 선Ⅰ-Ⅰ'을 따라 절취한 박막 트랜지스터 어레이기판을 나타내는 단면도.FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along line II ′ in FIG. 1.

도 3은 도 2에 도시된 화소전극과 공통전극 간의 단차에 의한 액정의 배향 불균일 현상을 나타내는 단면도.3 is a cross-sectional view illustrating an alignment non-uniformity phenomenon of a liquid crystal due to a step between a pixel electrode and a common electrode illustrated in FIG. 2.

도 4는 종래 데이터 금속으로 형성된 화소전극 및 공통전극을 포함하는 박막 트랜스터 어레이 기판을 나타내는 단면도.4 is a cross-sectional view illustrating a thin film transducer array substrate including a pixel electrode and a common electrode formed of a conventional data metal.

도 5a 및 도 5b는 게이트금속 및 데이터금속으로 각각 형성된 전극단차에 의한 빛샘현상을 나타내는 도면.5A and 5B are diagrams illustrating light leakage due to electrode steps formed of gate metal and data metal, respectively.

도 6은 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판를 나타내는 평면도.6 is a plan view illustrating a thin film transistor array substrate of a horizontal field application type liquid crystal display panel according to a first exemplary embodiment of the present invention.

도 7은 도 6에서 선Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도. FIG. 7 is a cross-sectional view illustrating the thin film transistor array substrate taken along the line II-II ′ of FIG. 6.

도 8은 도 6에 도시된 광차단층의 다른 형태를 나타내는 평면도.8 is a plan view illustrating another form of the light blocking layer illustrated in FIG. 6.

도 9a 내지 도 9e는 도 7에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도.9A to 9E are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 7.

도 10은 본 발명의 제2 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 단면도.10 is a cross-sectional view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display panel according to a second exemplary embodiment of the present invention.

도 11a 및 도 11b는 도 10에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도.11A and 11B are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 10.

도 12는 본 발명의 제3 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.12 is a plan view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display panel according to a third exemplary embodiment of the present invention.

도 13은 도 12에서 선Ⅲ-Ⅲ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도.FIG. 13 is a cross-sectional view illustrating a thin film transistor array substrate taken along line III-III ′ in FIG. 12.

도 14는 도 12에 도시된 광차단층의 다른 형태를 나타내는 평면도.FIG. 14 is a plan view illustrating another form of the light blocking layer illustrated in FIG. 12. FIG.

도 15a 내지 도 15e는 도 13에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도.15A to 15E are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 13.

도 16은 본 발명의 제4 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 단면도.16 is a cross-sectional view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display panel according to a fourth exemplary embodiment of the present invention.

도 17a 및 도 17b는 도 16에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도.17A and 17B are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 16.

도 18은 본 발명의 제1 내지 제4 실시 예에 따른 광차단층이 형성된 하부기판 상에 균일하게 배향된 액정을 나타내는 단면도. FIG. 18 is a cross-sectional view of a liquid crystal uniformly oriented on a lower substrate having a light blocking layer according to the first to fourth embodiments of the present invention. FIG.

도 19a 및 도 19b는 화소전극 및 공통전극과 중첩되게 형성된 광차단층의 역할을 설명하기 위한 단면도.
19A and 19B are cross-sectional views illustrating a role of a light blocking layer formed to overlap a pixel electrode and a common electrode.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for main parts of the drawings>

2, 102 : 게이트 라인 4, 104 : 데이터 라인2, 102: gate line 4, 104: data line

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극6, 106 thin film transistor 8, 108 gate electrode

10 : 소스 전극 12, 112 : 드레인 전극10 source electrode 12, 112 drain electrode

14, 114 : 화소전극 16, 116 : 공통 라인 14, 114: pixel electrodes 16, 116: common line

18, 118 : 공통 전극 52, 152 : 보호막 109, 209 : 광차단층 46,146 : 게이트 절연막
18, 118: common electrode 52, 152: protective films 109, 209: light blocking layer 46, 146: gate insulating film

본 발명은 액정표시패널에 관한 것으로, 특히 콘트라스트비를 향상시킬 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel, and more particularly, to a horizontal field application type liquid crystal display panel capable of improving contrast ratio and a method of manufacturing the same.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal display devices are classified into vertical electric field types and horizontal electric field types according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate are disposed to face each other to drive the liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다. In a horizontal field type liquid crystal display, a liquid crystal in an in-plane switch (hereinafter referred to as IPS) mode is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. The horizontal field type liquid crystal display device has an advantage that a viewing angle is about 160 degrees. Hereinafter, the horizontal field type liquid crystal display device will be described in detail.

수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.The horizontal field type liquid crystal display device includes a thin film transistor array substrate (lower substrate) and a color filter array substrate (upper substrate) bonded to each other, a spacer for maintaining a constant cell gap between the two substrates, and a liquid crystal space provided by the spacer. Liquid crystal filled in.

박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. The thin film transistor array substrate is composed of a plurality of signal lines and thin film transistors for forming a horizontal electric field in pixels, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

도 1은 종래의 수평 전계형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.1 is a plan view illustrating a thin film transistor array substrate of a conventional horizontal field type liquid crystal display panel, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along line II ′ in FIG. 1.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다. The thin film transistor array substrate shown in FIGS. 1 and 2 includes a gate line 2 and a data line 4 formed to intersect on the lower substrate 45, a thin film transistor 6 formed at each intersection thereof, and an intersection thereof. The pixel electrode 14 and the common electrode 18 formed to form a horizontal electric field in the pixel region provided in the structure are provided, and the common line 16 connected to the common electrode 18 is provided.

게이트라인(2)은 박막트랜지스터(6)의 게이트전극(8)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(6)의 드레인전극(12)을 통해 화소전극(14)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역(5)을 정의한다.The gate line 2 supplies a gate signal to the gate electrode 8 of the thin film transistor 6. The data line 4 supplies the pixel signal to the pixel electrode 14 through the drain electrode 12 of the thin film transistor 6. The gate line 2 and the data line 4 are formed in an intersecting structure to define the pixel region 5.

공통라인(16)은 화소영역(5)을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(16)에 공급한다.The common line 16 is formed in parallel with the gate line 2 with the pixel region 5 therebetween, and supplies a reference voltage for driving the liquid crystal to the common electrode 16.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다. 활성층(48)위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다. The thin film transistor 6 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 14 in response to the gate signal of the gate line 2. To this end, the thin film transistor 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, and a drain electrode connected to the pixel electrode 14. 12). In addition, the thin film transistor 6 further includes an active layer 48 that overlaps with the gate electrode 8 and the gate insulating layer 46 therebetween to form a channel between the source electrode 10 and the drain electrode 12. . An ohmic contact layer 50 for ohmic contact with the data line 4, the source electrode 10, and the drain electrode 12 is further formed on the active layer 48.

화소 전극(14)은 박막 트랜지스터(6)의 드레인 전극(12)과 동일금속으로 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 공통전극(18)과 나란하게 형성된 핑거부(14C)를 구비한다. The pixel electrode 14 is formed in the pixel region 5 of the same metal as the drain electrode 12 of the thin film transistor 6. In particular, the pixel electrode 14 is connected to the drain electrode 12 and has a first horizontal portion 14A formed in parallel with the adjacent gate line 2 and a second horizontal portion 14B formed so as to overlap the common line 16. ) And a finger portion 14C formed parallel to the common electrode 18 between the first and second horizontal portions 14A and 14B.

공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 게이트라인(2) 및 게이트전극(8)과 동일금속으로 형성된다. 특히, 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.The common electrode 18 is connected to the common line 16 to be formed of the same metal as the gate line 2 and the gate electrode 8 in the pixel region 5. In particular, the common electrode 18 is formed in the pixel region 5 to be parallel to the finger portion 14C of the pixel electrode 14.

이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.Accordingly, a horizontal electric field is formed between the pixel electrode 14 supplied with the pixel signal through the thin film transistor 6 and the common electrode 18 supplied with the reference voltage through the common line 16. In particular, a horizontal electric field is formed between the finger portion 14C of the pixel electrode 14 and the common electrode 18. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region 5 is changed, thereby realizing an image.

종래 게이트전극(8)과 동일물질로 형성되는 공통전극(18)과 드레인전극(12)과 동일물질로 형성되는 화소전극(14)은 두께차를 갖게 된다. 즉, 공통전극(18)은 약 2500Å의 두께를 갖도록 형성되는 반면에 화소전극(14)은 약 1500Å의 두께를 갖도록 형성된다. 이를 상세히 설명하면, 공통전극(18)을 이루는 알루미늄네오듐(AlNd)이 소정온도 이상에서 특정부위가 수㎛까지 성장하는 힐럭(hill lock)이 발생된다. 이를 방지하기 위해 알루미늄네오듐(AlNd)을 다수번 증착해야 하므로 상대적으로 두꺼운 공통전극(18)이 형성된다. 이에 비하여 화소전극(14)을 이루는 크롬(Cr)은 힐럭이 발생되지 않아 다수번의 증착공정이 필요없으므로 화소전극(14)은 상대적으로 얇게 형성된다.The common electrode 18 formed of the same material as the gate electrode 8 and the pixel electrode 14 formed of the same material as the drain electrode 12 have a thickness difference. That is, the common electrode 18 is formed to have a thickness of about 2500 mW, while the pixel electrode 14 is formed to have a thickness of about 1500 mW. When this is described in detail, a hill lock occurs in which aluminum neodium (AlNd) constituting the common electrode 18 grows to a predetermined number of micrometers above a predetermined temperature. In order to prevent this, aluminum neodium (AlNd) must be deposited a plurality of times, thereby forming a relatively thick common electrode 18. In contrast, since the chromium (Cr) forming the pixel electrode 14 does not generate hillocks and does not require a plurality of deposition processes, the pixel electrode 14 is formed relatively thin.

이에 따라, 공통전극(18)과 하부기판(48) 사이에는 도 3에 도시된 바와 같이 공통전극(18)의 두께만큼의 제1 단차(D1)가 발생되고, 화소전극(14)과 게이트절연막(46) 상에는 화소전극(14)의 두께만큼의 제2 단차(D2)가 발생된다. 즉, 제2 단차(D2)는 제1 단차(D1)보다 낮은 높이를 갖게 된다.Accordingly, a first step D1 equal to the thickness of the common electrode 18 is generated between the common electrode 18 and the lower substrate 48, and the pixel electrode 14 and the gate insulating film are formed. On the 46, a second step D2 corresponding to the thickness of the pixel electrode 14 is generated. That is, the second step D2 has a height lower than that of the first step D1.

이러한 제1 및 제2 단차(D1,D2)는 화소전극(14) 상에 형성되는 보호막(52)을 형성한 이후에도 유지되어 배향막의 러빙불량이 초래된다. 즉, 제1 단차(D1)와 제2 단차(D2)의 높이차에 의해 상대적으로 높은 높이의 제1 단차(D1)를 갖는 공통전극영역과 상대적으로 낮은 높이의 제2 단차(D2)를 갖는 화소전극영역에서 배향막의 러빙이 불균일하게 된다. 이러한 배향막의 러빙불균일에 의해 도 3에 도시된 바와 같이 제2 단차(D2)에 대응되는 액정은 소정의 기울기를 갖게 되고 제1 단차(D1)에 대응되는 액정은 상대적으로 높은 기울기를 갖게 됨으로써 빛샘이 발생하게 된다.The first and second steps D1 and D2 are maintained even after the passivation layer 52 formed on the pixel electrode 14 is formed, resulting in poor rubbing of the alignment layer. That is, the common electrode region having the first step D1 having a relatively high height and the second step D2 having a relatively low height are formed by the height difference between the first step D1 and the second step D2. The rubbing of the alignment film in the pixel electrode region becomes uneven. Due to the rubbing unevenness of the alignment layer, as shown in FIG. 3, the liquid crystal corresponding to the second step D2 has a predetermined inclination, and the liquid crystal corresponding to the first step D1 has a relatively high inclination. This will occur.

이러한 빛샘현상으로 인해 액정패널의 블랙구현시 블랙 휘도가 상승하여 콘트라스트비가 저하되는 문제점이 있다. Due to the light leakage phenomenon, the black luminance of the liquid crystal panel is increased to increase the contrast ratio.

또한, 제1 및 제2 단차(D1,D2)에 대응되는 각각의 액정의 기울기의 차이로 인하여 빛샘량이 불균일하게 됨으로써 휘도가 불균일해지는 문제점이 있다. In addition, due to the difference in the inclination of the respective liquid crystal corresponding to the first and second steps D1 and D2, the amount of light leakage becomes uneven, resulting in uneven brightness.

이와 같은 콘트라스트비의 저하를 방지하기 위해 미국공개특허 USP 6,040,886호에서는 도 4에 도시된 바와 같이 공통라인(16) 및 공통전극(18)이 화소전극(14)과 동일한 데이터금속층으로 동일평면 상에 형성된 액정표시패널이 제안되었다. In order to prevent such a decrease in contrast ratio, U.S. Patent Application Publication No. 6,040,886 discloses a common line 16 and a common electrode 18 on the same plane with the same data metal layer as the pixel electrode 14, as shown in FIG. The formed liquid crystal display panel has been proposed.

도 4에 도시된 액정표시패널은 데이터 금속층인 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등으로 공통전극(18) 화소전극(14)이 게이트절연막 상에 약 1500Å의 두께를 갖도록 형성된다. 즉, 공통전극(18)과 화소전극(14)이 동일 평면 상에 데이터금속층으로 형성됨으로써 공통전극(18)과 화소전극(14) 간의 단차가 발생되지 않으며 게이트절연막(146)과 이들 간의 단차도 줄어 들어 러빙공정이 균일해진다. 이에 따라, 빛샘현상이 상대적으로 줄어들게 된다. 이를 상세히 설명하면, 게이트금속층으로 공통전극(18) 및 화소전극(14) 중 적어도 어느 하나를 형성할 경우 약 2500Å의 단차가 발생되어 도 5a에 도시된 바와 같이 상대적으로 많은 양의 빛샘이 발생되지만, 데이터금속층으로 공통전극(18) 및 화소전극(14)을 형성할 경우 약 1500Å의 단차가 발생되어 도 5b에 도시된 바와 같이 빛샘현상 및 휘도불균일이 감소됨을 알 수 있다.The liquid crystal display panel shown in FIG. 4 is formed of a data metal layer such as chromium (Cr), molybdenum (Mo), titanium (Ti), etc. so that the pixel electrode 14 of the common electrode 18 has a thickness of about 1500 mW on the gate insulating film. do. That is, since the common electrode 18 and the pixel electrode 14 are formed of the data metal layer on the same plane, no step is generated between the common electrode 18 and the pixel electrode 14, and the level of the step between the gate insulating film 146 and the same It reduces and makes rubbing process uniform. Accordingly, the light leakage phenomenon is relatively reduced. In detail, when the at least one of the common electrode 18 and the pixel electrode 14 is formed as the gate metal layer, a step of about 2500 mV occurs and a relatively large amount of light leakage is generated as shown in FIG. 5A. When the common electrode 18 and the pixel electrode 14 are formed of the data metal layer, a step of about 1500 mV occurs, so that light leakage and luminance unevenness are reduced as shown in FIG. 5B.

그러나, 공통전극(18) 및 화소전극(14)을 데이터 금속으로 형성하는 경우에는 콘트라스트비는 다소 향상되지만, 액정표시패널의 개구율이 낮아지게 된다. 구체적으로 설명하면, 데이터금속으로 게이트절연막 상에 형성되는 데이터라인(4)과 공통전극(18)은 단선방지를 위해 4~7㎛정도의 간격을 유지하여야 한다. 이는 화소신호가 공급되는 데이터 라인(4)과 기준전압신호가 공급되는 공통전극(18)간의 단선을 막기 위해서이다. 이러한, 공통전극(18)과 데이터 라인(4) 간의 유지 간격으 로 인하여 공통전극(18)과 화소전극(14)간의 간격이 줄어들게 됨으로써 개구율이 낮아지는 문제점이 있다.
However, when the common electrode 18 and the pixel electrode 14 are formed of data metal, the contrast ratio is slightly improved, but the aperture ratio of the liquid crystal display panel is lowered. Specifically, the data line 4 and the common electrode 18 formed on the gate insulating layer made of data metal should be spaced about 4 to 7 μm to prevent disconnection. This is to prevent the disconnection between the data line 4 to which the pixel signal is supplied and the common electrode 18 to which the reference voltage signal is supplied. The gap between the common electrode 18 and the pixel electrode 14 is reduced due to the holding interval between the common electrode 18 and the data line 4, thereby lowering the aperture ratio.

따라서, 본 발명의 목적은 콘트라스트비를 향상시킬 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법을 제공하는데 있다.
Accordingly, an object of the present invention is to provide a horizontal field application type liquid crystal display panel and a method of manufacturing the same that can improve the contrast ratio.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시패널은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 절연되도록 교차하여 화소영역을 결정하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와; 상기 게이트 절연막 상에 상기 박막 트랜지스터를 보호하기 위해 형성된 보호막과; 상기 화소영역의 보호막 상에서 상기 게이트라인과 평행하게 형성된 공통라인과; 상기 화소영역의 보호막 상에 형성되어 상기 공통라인과 접속된 공통 전극과; 상기 화소영역의 보호막 상에 형성되며, 상기 게이트라인과 평행하며 상기 박막 트랜지스터와 접속되는 수평부와, 상기 공통 전극과 수평전계를 이루도록 상기 수평부에서 돌출되어 상기 공통 전극에 나란하게 형성된 핑거부를 갖는 화소전극과; 상기 게이트 절연막 및 보호막 중 적어도 어느 하나를 사이에 두고 상기 화소전극의 핑거부 및 공통전극과 중첩됨과 아울러, 상기 게이트라인과 소정간격을 유지하면서 상기 수평부의 일부와 중첩되며, 상기 데이터라인 및 게이트라인과 소정간격을 유지하면서 상기 화소전극과 마주보는 상기 공통라인의 가장자리 전부와 중첩되도록 형성된 광차단층을 구비하는 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display panel according to an embodiment of the present invention comprises a gate line formed on the substrate; A data line intersecting the gate line and the gate insulating layer so as to be insulated so as to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line; A protective film formed on the gate insulating film to protect the thin film transistor; A common line formed in parallel with the gate line on the passivation layer of the pixel region; A common electrode formed on the passivation layer of the pixel region and connected to the common line; A horizontal portion parallel to the gate line and connected to the thin film transistor, and a finger portion protruding from the horizontal portion to form a horizontal electric field with the common electrode and parallel to the common electrode; A pixel electrode; At least one of the gate insulating layer and the passivation layer overlaps the finger and the common electrode of the pixel electrode, and overlaps the portion of the horizontal part while maintaining a predetermined distance from the gate line. And a light blocking layer formed to overlap all of the edges of the common line facing the pixel electrode while maintaining a predetermined interval therebetween.

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상기 광차단층은 적어도 상기 화소전극의 핑거부 및 공통전극과 완전히 중첩되도록 형성된 것을 특징으로 한다.The light blocking layer is formed to completely overlap at least the finger portion and the common electrode of the pixel electrode.

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상기 광차단층은 상기 게이트 라인 및 데이터라인 중 적어도 어느 하나와 동일한 물질로 형성되는 것을 특징으로 한다.The light blocking layer is formed of the same material as at least one of the gate line and the data line.

상기 게이트 절연막 및 보호막 중 적어도 어느 하나는 유기절연물질 중 어느 하나로 형성되는 것을 특징으로 한다.At least one of the gate insulating film and the protective film is formed of any one of an organic insulating material.

상기 공통전극 및 화소전극은 인듐 틴 옥사이드, 틴 옥사이드, 인듐 징크 옥사이드 및 인듐 틴 징크 옥사이드 중 적어도 하나를 포함하는 투명도전성물질로 형성되는 것을 특징으로 한다.The common electrode and the pixel electrode may be formed of a transparent conductive material including at least one of indium tin oxide, tin oxide, indium zinc oxide, and indium tin zinc oxide.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 게이트라인을 형성하는 단계와; 상기 게이트라인이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트절연막 상에 상기 게이트라인과 교차되도록 데이터라인을 형성하는 단계와; 상기 게이트라인 및 데이트라인의 교차부에 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 게이트 전극 및 드레인 전극 중 어느 하나와 동일물질로 광차단층을 형성하는 단계와; 상기 박막 트랜지스터를 덮도록 보호막을 형성하는 단계와; 상기 보호막 상에 공통라인, 공통전극 및 화소전극을 형성하는 단계를 포함하고; 상기 화소전극은 상기 게이트라인과 평행하며 상기 박막 트랜지스터와 접속되는 수평부와, 상기 공통 전극과 수평전계를 이루도록 상기 수평부에서 돌출되어 상기 공통 전극에 나란하게 형성된 핑거부를 가지며; 상기 광차단층은 상기 게이트 절연막 및 보호막 중 적어도 어느 하나를 사이에 두고 상기 화소전극의 핑거부 및 공통전극과 중첩됨과 아울러, 상기 게이트라인과 소정간격을 유지하면서 상기 수평부의 일부와 중첩되며, 상기 데이터라인 및 게이트라인과 소정간격을 유지하면서 상기 화소전극과 마주보는 상기 공통라인의 가장자리 전부와 중첩되도록 형성되는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a liquid crystal display panel according to the present invention comprises the steps of forming a gate line on a substrate; Forming a gate insulating film on the substrate on which the gate line is formed; Forming a data line on the gate insulating layer to intersect the gate line; Forming a thin film transistor at an intersection of the gate line and the data line; Forming a light blocking layer of the same material as any one of a gate electrode and a drain electrode of the thin film transistor; Forming a protective film to cover the thin film transistor; Forming a common line, a common electrode and a pixel electrode on the passivation layer; The pixel electrode has a horizontal portion parallel to the gate line and connected to the thin film transistor, and a finger portion protruding from the horizontal portion to form a horizontal electric field with the common electrode and parallel to the common electrode; The light blocking layer overlaps a finger portion and a common electrode of the pixel electrode with at least one of the gate insulating layer and the passivation layer therebetween, and overlaps a portion of the horizontal portion while maintaining a predetermined distance from the gate line. The semiconductor device may be formed to overlap the edges of the common line facing the pixel electrode while maintaining a predetermined distance from the line and the gate line.

상기 게이트절연막 및 보호막 중 적어도 어느 하나는 유기절연물질로 형성되는 것을 특징으로 한다.At least one of the gate insulating layer and the passivation layer may be formed of an organic insulating material.

상기 공통전극 및 화소전극은 투명도전성물질로 형성되는 것을 특징으로 한다.The common electrode and the pixel electrode may be formed of a transparent conductive material.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 6 내지 도 19를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 19.

도 6은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 7은 도 6에서 선Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.FIG. 6 is a plan view illustrating a thin film transistor array substrate of a horizontal field type liquid crystal display panel according to a first exemplary embodiment of the present invention, and FIG. 7 is a cross-sectional view illustrating a thin film transistor array substrate taken along line II-II ′ of FIG. 6. .

도 6 및 도 7에 도시된 수평 전계형 액정표시패널의 박막 트랜지스터 어레이 기판은 하부 기판(145) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)과 접속된 공통 라인(116)을 구비한다. The thin film transistor array substrate of the horizontal field type liquid crystal display panel illustrated in FIGS. 6 and 7 includes a gate line 102 and a data line 104 formed on the lower substrate 145 and a thin film transistor formed at each intersection thereof. 106, a pixel electrode 114 and a common electrode 118 formed so as to form a horizontal electric field in the pixel region provided in the intersection structure, and a common line 116 connected to the common electrode 118.

게이트라인(102)은 박막트랜지스터(106)의 게이트전극(108)에 게이트신호를 공급한다. 데이터라인(104)은 박막트랜지스터(106)의 드레인전극(112)을 통해 화 소전극(114)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.The gate line 102 supplies a gate signal to the gate electrode 108 of the thin film transistor 106. The data line 104 supplies the pixel signal to the pixel electrode 114 through the drain electrode 112 of the thin film transistor 106. The gate line 102 and the data line 104 are formed in an intersecting structure to define the pixel region 105.

공통라인(116)은 화소영역(105)을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(118)에 공급한다.The common line 116 is formed in parallel with the gate line 102 with the pixel region 105 interposed therebetween, and supplies a reference voltage for driving the liquid crystal to the common electrode 118.

박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)을 더 구비한다. 활성층(148)위에는 데이터 라인(14), 소스 전극(110), 드레인 전극(112)과 오믹 접촉을 위한 오믹 접촉층(150)이 더 형성된다. The thin film transistor 106 keeps the pixel signal of the data line 104 charged and held in the pixel electrode 114 in response to the gate signal of the gate line 102. To this end, the thin film transistor 106 may include a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, and a drain electrode connected to the pixel electrode 114. 112). In addition, the thin film transistor 106 further includes an active layer 148 that forms a channel between the source electrode 110 and the drain electrode 112 while overlapping the gate electrode 108 and the gate insulating layer 146 therebetween. . An ohmic contact layer 150 for ohmic contact with the data line 14, the source electrode 110, and the drain electrode 112 is further formed on the active layer 148.

화소 전극(114)은 무기절연물질인 보호막(152) 상에 게이트절연막(146)과 보호막(152)을 사이에 두고 광차단층(109)과 중첩되도록 투명도전성물질로 형성된다. 또한, 화소전극(114)은 보호막(152)을 관통하는 접촉홀(113)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속되어 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 제1 수평부(114A)와, 공통전극(118)과 나란하게 형성된 핑거부(114C)를 구비한다. The pixel electrode 114 is formed of a transparent conductive material so as to overlap the light blocking layer 109 with the gate insulating film 146 and the protective film 152 therebetween on the protective film 152 which is an inorganic insulating material. In addition, the pixel electrode 114 is connected to the drain electrode 112 of the thin film transistor 106 through the contact hole 113 penetrating through the passivation layer 152 and is formed in the pixel region 105. In particular, the pixel electrode 114 includes a first horizontal portion 114A connected to the drain electrode 112 and formed in parallel with the adjacent gate line 102, and a finger portion 114C formed in parallel with the common electrode 118. Equipped.

공통 전극(118)은 무기절연물질인 보호막(152) 상에 게이트 절연막(146)과 보호막(152)을 사이에 두고 광차단층(109)과 중첩되도록 투명도전성물질로 형성되고 공통 라인(116)과 접속되어 화소 영역(105)에 형성된다. 특히, 공통 전극(118)은 화소 영역(105)에서 화소 전극(114)의 핑거부(114C)와 나란하게 형성된다.The common electrode 118 is formed of a transparent conductive material so as to overlap the light blocking layer 109 with the gate insulating layer 146 and the protective layer 152 therebetween on the passivation layer 152, which is an inorganic insulating material, and the common line 116. Are connected to and formed in the pixel region 105. In particular, the common electrode 118 is formed to be parallel to the finger portion 114C of the pixel electrode 114 in the pixel region 105.

이와 같이, 공통전극(118)과 화소전극(114)은 보호막(152) 상에 소정 간격을 사이에 두고 투명전도성물질로 형성함으로써 두 전극 간의 단차를 방지할 수 있다. 또한, 공통전극(118)과 화소전극(114)은 게이트금속층 및 데이터금속층보다 상대적으로 얇은 투명전도성물질로 형성함으로써 보호막(152)과 이들 간의 단차를 줄일 수 있다. 줄어든 단차에 의해 러빙불량이 발생되지 않게 되므로 액정이 균일하게 배향된다. As such, the common electrode 118 and the pixel electrode 114 may be formed of a transparent conductive material on the passivation layer 152 with a predetermined gap therebetween, thereby preventing a step between the two electrodes. In addition, the common electrode 118 and the pixel electrode 114 may be formed of a transparent conductive material that is relatively thinner than the gate metal layer and the data metal layer, thereby reducing the passivation layer 152 and the step between them. Since the rubbing defect is not generated by the reduced step, the liquid crystal is uniformly aligned.

박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)과 공통 라인(116)을 통해 기준 전압이 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(114)의 핑거부(114C)와 공통 전극(118) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.A horizontal electric field is formed between the pixel electrode 114 supplied with the pixel signal through the thin film transistor 106 and the common electrode 118 supplied with the reference voltage through the common line 116. In particular, a horizontal electric field is formed between the finger portion 114C of the pixel electrode 114 and the common electrode 118. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region 105 is changed to implement an image.

광차단층(109)은 게이트라인(102) 및 게이트전극(108)과 동일물질로 게이트 절연막(146)과 보호막(152)을 사이에 두고 공통전극(118) 및 화소전극(114)과 중첩되도록 하부기판(145) 상에 형성된다. 이러한 광차단층(109)은 도 6에 도시된 바 와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성되어 화소전극의 핑거부(114c)와 공통전극(118) 가장자리에서의 빛샘현상을 방지하게 된다. 또는 광차단층(109)은 도 8에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성됨과 아울러 게이트라인(102)과 소정간격을 유지하면서 화소전극 수평부(114a)의 일부와 중첩되고, 데이터라인(104) 및 게이트라인(102)과 소정간격을 유지하면서 공통라인(116)의 일부와 중첩되게 형성된다. 이에 따라, 화소전극의 핑거부(114c) 가장자리와, 화소전극의 핑거부(114c)와 나란한 공통전극(118)의 가장자리와, 공통전극(118)과 마주보는 화소전극 수평부(114a)가장자리와, 화소전극의 핑거부(114c)와 마주보는 공통라인(118)가장자리에서의 빛샘현상을 방지하게 된다. The light blocking layer 109 is formed of the same material as the gate line 102 and the gate electrode 108 so as to overlap the common electrode 118 and the pixel electrode 114 with the gate insulating layer 146 and the passivation layer 152 therebetween. It is formed on the substrate 145. As shown in FIG. 6, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode, so that the edges of the finger portion 114c and the common electrode 118 of the pixel electrode are overlapped. This prevents light leakage from Alternatively, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode as shown in FIG. 8, and maintains the pixel electrode horizontal portion while maintaining a predetermined distance from the gate line 102. Overlapping a portion of the 114a and overlapping a portion of the common line 116 while maintaining a predetermined distance from the dataline 104 and the gateline 102. Accordingly, the edge of the finger portion 114c of the pixel electrode, the edge of the common electrode 118 parallel to the finger portion 114c of the pixel electrode, and the edge of the pixel electrode horizontal portion 114a facing the common electrode 118. The light leakage phenomenon at the edge of the common line 118 facing the finger portion 114c of the pixel electrode is prevented.

도 9a 내지 도 9e는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하면 다음과 같다.9A to 9E illustrate a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

하부기판(145) 상에는 스퍼터링 등의 증착방법을 통해 게이트 금속층이 증착된 후 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 도 9a에 도시된 바와 같이 게이트전극(108), 게이트라인(102), 광차단막(109)을 포함하는 게이트 패턴이 형성된다. 여기서 게이트 금속층으로는 알루미늄네오듐(AlNd), 알루미늄(Al)등이 이용된다. After the gate metal layer is deposited on the lower substrate 145 through a deposition method such as sputtering, the gate metal layer is patterned by a photolithography process and an etching process, so that the gate electrode 108 and the gate line 102 are shown in FIG. 9A. The gate pattern including the light blocking film 109 is formed. Here, aluminum neodium (AlNd), aluminum (Al), or the like is used as the gate metal layer.

게이트 패턴이 형성된 하부기판(145) 상에 무기절연물질이 PECVD 등의 증착방법을 통해 전면증착됨으로써 도 9b에 도시된 바와 같이 게이트 절연막(146)이 형성된다. 여기서, 게이트 절연막(146)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다. The inorganic insulating material is entirely deposited on the lower substrate 145 on which the gate pattern is formed by a deposition method such as PECVD to form a gate insulating layer 146 as shown in FIG. 9B. Here, as the material of the gate insulating film 146, silicon nitride (SiNx), silicon oxide (SiOx), or the like, which is an inorganic insulating material, is used.

게이트 절연막(146)이 형성된 하부기판(145) 상에 제1 및 제2 반도체층이 증착된 후 포토리쏘그래피 공정과 식각 공정에 의해 패터닝됨으로써 활성층(148) 및 오믹접촉층(150)을 포함하는 반도체 패턴이 형성된다. The first and second semiconductor layers are deposited on the lower substrate 145 on which the gate insulating layer 146 is formed, and then patterned by photolithography and etching to include the active layer 148 and the ohmic contact layer 150. A semiconductor pattern is formed.

반도체 패턴이 형성된 게이트 절연막(146) 상에 데이트 금속이 증착된 후 포토리쏘그래피 공정과 식각 공정에 의해 패터닝됨으로써 도 9c에 도시된 바와 같이 데이터 라인(104), 소스전극(110), 드레인 전극(112)을 포함하는 소스/드레인 패턴이 형성된다. 그 다음, 소스 및 드레인전극(110,112)을 마스크로 박막트랜지스터의 오믹접촉층(150)을 건식식각함으로써 활성층(148)이 노출된다. 여기서, 데이터 금속물질로는 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등이 이용된다. After the date metal is deposited on the gate insulating layer 146 on which the semiconductor pattern is formed, patterned by a photolithography process and an etching process, the data line 104, the source electrode 110, and the drain electrode ( A source / drain pattern comprising 112 is formed. Next, the active layer 148 is exposed by dry etching the ohmic contact layer 150 of the thin film transistor using the source and drain electrodes 110 and 112 as a mask. Here, chromium (Cr), molybdenum (Mo), titanium (Ti), or the like is used as the data metal material.

소스/드레인 패턴이 형성된 하부기판(145) 상에 무기 절연물질이 증착됨으로써 도 9d에 도시된 바와 같이 보호막(152)이 형성된다. 여기서, 보호막(152)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다. 이 후, 보호막(152)이 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 접촉홀(113)이 형성된다. 접촉홀(113)은 박막트랜지스터의 드레인전극(112)을 노출시킨다. As the inorganic insulating material is deposited on the lower substrate 145 on which the source / drain patterns are formed, the passivation layer 152 is formed as shown in FIG. 9D. Here, as the material of the protective film 152, silicon nitride (SiNx), silicon oxide (SiOx), or the like, which is an inorganic insulating material, is used. Thereafter, the protective layer 152 is patterned by a photolithography process and an etching process to form a contact hole 113. The contact hole 113 exposes the drain electrode 112 of the thin film transistor.

보호막(152)이 형성된 하부기판(145) 상에 스퍼터링 등의 증착방법으로 투명도전막이 증착된 후 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명도전막이 패터닝됨으로써 도 9e에 도시된 바와 같이 화소전극(114)과 공통라인(106) 및 공통전극(118)이 형성된다. 화소전극(114)과 공통전극(118)은 게이트 절연막(146)과 보호막(152)을 사이에 두고 게이트 금속으로 형성된 광차단층(109)과 중첩되게 형성된다. 여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : 이하 "ITO" 라고 한다), 틴 옥사이드(Tin Oxide : 이하 "TO" 라고 한다), 인듐 징크 옥사이드(Indium Zinc Oxide : 이하 "IZO" 라고 한다) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : 이하 "ITZO" 하고 한다) 등이 이용된다.After the transparent conductive film is deposited on the lower substrate 145 on which the passivation layer 152 is formed by a deposition method such as sputtering, the transparent conductive film is patterned through a photolithography process and an etching process using a mask, thereby as shown in FIG. 9E. The electrode 114, the common line 106, and the common electrode 118 are formed. The pixel electrode 114 and the common electrode 118 are formed to overlap the light blocking layer 109 formed of the gate metal with the gate insulating layer 146 and the passivation layer 152 therebetween. Herein, materials of the transparent conductive film include indium tin oxide (hereinafter referred to as "ITO"), tin oxide (hereinafter referred to as "TO"), and indium zinc oxide (hereinafter referred to as "IZO"). Or Indium Tin Zinc Oxide (hereinafter referred to as "ITZO").

도 10은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.10 is a cross-sectional view illustrating a thin film transistor array substrate according to a second exemplary embodiment of the present invention.

도 10에 도시된 박막 트랜지스터 어레이 기판은 도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판과 대비하여 평탄한 게이트절연막(146) 및 보호막(252) 중 적어도 어느 하나가 유기절연물질로 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 6 및 도 7과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.In the thin film transistor array substrate illustrated in FIG. 10, at least one of the gate insulating layer 146 and the passivation layer 252 which are flat as compared to the thin film transistor array substrate illustrated in FIGS. 6 and 7 is formed of an organic insulating material. Since the same components have the same reference numerals for the same components as in Figs. 6 and 7 and detailed description thereof will be omitted.

화소전극(114)은 보호막(252)을 관통하는 접촉홀(113)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속되어 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 제1 수평부(114A)와, 공통전극(118)과 나란하게 형성된 핑거부(114C)를 구비한다. 화소 전극의 핑거부(114c)는 평탄한 보호막(252) 상에 게이트절연막(146)과 보호막(252)을 사이에 두고 광차단층(109)과 중첩되도록 투명도전성물질로 형성된다. The pixel electrode 114 is connected to the drain electrode 112 of the thin film transistor 106 through a contact hole 113 penetrating through the passivation layer 252 and is formed in the pixel region 105. In particular, the pixel electrode 114 includes a first horizontal portion 114A connected to the drain electrode 112 and formed in parallel with the adjacent gate line 102, and a finger portion 114C formed in parallel with the common electrode 118. Equipped. The finger part 114c of the pixel electrode is formed of a transparent conductive material so as to overlap the light blocking layer 109 with the gate insulating film 146 and the protective film 252 interposed on the flat protective film 252.

공통 전극(118)은 공통라인(116)과 접속되며 화소 영역(105)에서 화소 전극(114)의 핑거부(114C)와 나란하게 형성된다. 이러한 공통전극(118)은 평탄한 보호막(205) 상에 게이트 절연막(146)과 보호막(152)을 사이에 두고 광차단층(109)과 중첩되도록 투명도전성물질로 형성되고 공통 라인(116)과 접속되어 화소 영역(105)에 형성된다.The common electrode 118 is connected to the common line 116 and is formed to be parallel to the finger portion 114C of the pixel electrode 114 in the pixel region 105. The common electrode 118 is formed of a transparent conductive material so as to overlap the light blocking layer 109 with the gate insulating layer 146 and the protective layer 152 therebetween on the flat passivation layer 205 and connected to the common line 116. It is formed in the pixel region 105.

이와 같이, 공통전극(118)과 화소전극(114)은 동일 평면인 보호막(252) 상에 투명도전성물질로 형성됨으로써 두 전극 간의 단차를 방지할 수 있어 러빙공정이 균일해진다. 균일해진 러빙공정에 의해 액정이 균일하게 배향되어 빛샘현상을 방지할 수 있으므로 콘트라스트비가 향상된다.As such, since the common electrode 118 and the pixel electrode 114 are formed of a transparent conductive material on the same planar protective layer 252, a step between the two electrodes can be prevented and the rubbing process becomes uniform. Since the liquid crystal is uniformly aligned by the uniform rubbing process to prevent light leakage, the contrast ratio is improved.

광차단층(109)은 게이트라인(102) 및 게이트전극(108)과 동일물질로 게이트 절연막(146)과 보호막(252)을 사이에 두고 공통전극(118) 및 화소전극(114)과 중첩되도록 하부기판(145) 상에 형성된다. 이러한 광차단층(109)은 도 6에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성되어 화소전극의 핑거부(114c)와 공통전극(118) 사이에서의 빛샘현상을 방지하게 된다. 또는 광차단층(109)은 도 8에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성됨과 아울러 게이트라인(102)과 소정간격을 유지하면서 화소전극 수평부(114a)의 일부와 중첩되고, 데이터라인(104) 및 게이트라인(102)과 소정간격을 유지하면서 공통라인(116)의 일부와 중첩되게 형성된다. 이에 따라, 화소전극의 핑거부(114c) 가장자리와, 화소전극의 핑거부(114c)와 나란한 공통전극(118)의 가장자리와, 공통전극(118)과 마주보는 화소전극 수평 부(114a)가장자리와, 화소전극의 핑거부(114c)와 마주보는 공통라인(118)가장자리에서의 빛샘현상을 방지하게 된다. The light blocking layer 109 is formed of the same material as the gate line 102 and the gate electrode 108 so as to overlap the common electrode 118 and the pixel electrode 114 with the gate insulating layer 146 and the passivation layer 252 interposed therebetween. It is formed on the substrate 145. As shown in FIG. 6, the light blocking layer 109 is formed so as to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode, and is formed between the finger portion 114c and the common electrode 118 of the pixel electrode. The light leakage phenomenon of the will be prevented. Alternatively, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode as shown in FIG. 8, and maintains the pixel electrode horizontal portion while maintaining a predetermined distance from the gate line 102. Overlapping a portion of the 114a and overlapping a portion of the common line 116 while maintaining a predetermined distance from the dataline 104 and the gateline 102. Accordingly, the edge of the finger portion 114c of the pixel electrode, the edge of the common electrode 118 parallel to the finger portion 114c of the pixel electrode, and the edge of the pixel electrode horizontal portion 114a facing the common electrode 118. The light leakage phenomenon at the edge of the common line 118 facing the finger portion 114c of the pixel electrode is prevented.

게이트 절연막(146) 및 보호막(252) 중 적어도 어느 하나는 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기절연물질로 형성되어 보호막(252)이 형성된 하부기판(145)이 평탄화된다. 이에 따라, 광차단층(109)에 의해 발생될 수 있는 단차를 제거할 수 있어 빛샘현상을 방지할 수 있다.At least one of the gate insulating layer 146 and the passivation layer 252 is formed of an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB, and the lower substrate 145 having the passivation layer 252 formed thereon. Flattened. Accordingly, the step that may be generated by the light blocking layer 109 can be removed, thereby preventing light leakage.

도 11a 및 도 11b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 설명하면 다음과 같다.11A and 11B illustrate a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

먼저, 도 9a 내지 도 9c에 도시된 제조방법에 의해 광차단층(108)과 박막트랜지스터가 형성된 하부기판(145) 상에 스핀코팅방식에 의해 유기 절연물질이 코팅됨으로써 보호막(252)이 형성된다. 이 보호막(252)이 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 도 11a에 도시된 바와 같이 접촉홀(113)이 형성된다. 접촉홀(113)은 박막트랜지스터의 드레인전극(112)을 노출시킨다. 여기서, 유기 절연물질로는 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등이 이용된다. First, a protective film 252 is formed by coating an organic insulating material on the lower substrate 145 on which the light blocking layer 108 and the thin film transistor are formed by the spin coating method by the manufacturing method illustrated in FIGS. 9A to 9C. The protective film 252 is patterned by a photolithography process and an etching process to form a contact hole 113 as shown in FIG. 11A. The contact hole 113 exposes the drain electrode 112 of the thin film transistor. Here, as the organic insulating material, an acrylic organic compound having a low dielectric constant, BCB, PFCB, or the like is used.

보호막(252)이 형성된 하부기판(145) 상에 스퍼터링 등의 증착방법으로 투명도전막이 증착된다. 이 후 포토리쏘그래피 공정과 식각 공정을 통해 투명도전막이 패터닝됨으로써 도 11b에 도시된 바와 같이 화소전극(114)과 공통라인(106) 및 공통전극(118)이 형성된다. 화소전극(114)은 접촉홀(113)을 통해 드레인전극(112)과 접속된다. 화소전극(114)과 공통전극(118)은 평탄하게 형성된 보호막(252) 상 에 게이트절연막(146) 및 보호막(252)을 사이에 두고 게이트 금속으로 형성된 광차단층(109)과 중첩되도록 형성된다. 여기서, 투명 도전막의 재료로는 ITO, TO, IZO 또는 ITZO 등이 이용된다.The transparent conductive film is deposited on the lower substrate 145 on which the protective film 252 is formed by a deposition method such as sputtering. Thereafter, the transparent conductive film is patterned through a photolithography process and an etching process to form the pixel electrode 114, the common line 106, and the common electrode 118 as illustrated in FIG. 11B. The pixel electrode 114 is connected to the drain electrode 112 through the contact hole 113. The pixel electrode 114 and the common electrode 118 are formed to overlap the light blocking layer 109 formed of the gate metal with the gate insulating layer 146 and the protective layer 252 interposed on the passivation layer 252 formed flat. Here, ITO, TO, IZO, ITZO, etc. are used as a material of a transparent conductive film.

도 12는 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 13은 도 12에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막 트랜지스터 어레이 기을 나타내는 단면도이다. 12 is a plan view illustrating a thin film transistor array substrate according to a third exemplary embodiment of the present invention, and FIG. 13 is a cross-sectional view illustrating a thin film transistor array group taken along the line “III-III ′” in FIG. 12.

도 12 및 도 13에 도시된 박막 트랜지스터 어레이 기판은 도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판과 대비하여 광차단층(209)이 데이터 금속으로 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 6 및 도 7과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.12 and 13 have the same components except that the light blocking layer 209 is formed of data metal as compared to the thin film transistor array substrate shown in FIGS. 6 and 7. The same components as those of 6 and 7 will be denoted by the same reference numerals and detailed description thereof will be omitted.

공통전극(118)과 화소전극(114)은 보호막(152) 상에 소정 간격을 사이에 두고 투명전도성물질로 형성됨으로써 두 전극 간의 단차가 방지된다. 또한, 공통전극(118)과 화소전극(114)은 게이트금속층 및 데이터금속층보다 상대적으로 얇은 투명전도성물질로 형성됨으로써 보호막(152)과 이들 간의 단차를 줄일 수 있다. 줄어든 단차에 의해 러빙공정이 균일해져 액정이 균일하게 배향된다. The common electrode 118 and the pixel electrode 114 are formed of a transparent conductive material at predetermined intervals on the passivation layer 152, thereby preventing a step between the two electrodes. In addition, the common electrode 118 and the pixel electrode 114 are formed of a transparent conductive material that is relatively thinner than the gate metal layer and the data metal layer, thereby reducing the passivation layer 152 and the step between them. Due to the reduced step, the rubbing process becomes uniform and the liquid crystal is uniformly aligned.

광차단막(209)은 데이터 금속층인 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등으로 보호막(152)을 사이에 두고 공통전극(118) 및 화소전극(114)과 중첩되게 된다. 이 광차단막은 게이트금속보다 상대적으로 얇은 데이터금속으로 약 1500Å의 두께를 갖도록 형성된다. 이에 따라, 게이트 절연막(146)과 광차단층(209)간의 단차가 상대적으로 줄어 들어 빛샘현상이 줄어들게 된다. The light blocking layer 209 overlaps the common electrode 118 and the pixel electrode 114 with the passivation layer 152 interposed between the data metal layers chromium (Cr), molybdenum (Mo), titanium (Ti), and the like. The light blocking film is a data metal that is relatively thinner than the gate metal and is formed to have a thickness of about 1500 mW. Accordingly, the step difference between the gate insulating layer 146 and the light blocking layer 209 is relatively reduced, thereby reducing light leakage.

광차단층(109)은 도 12에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성되어 액정패널의 블랙구현시 화소전극의 핑거부(114c)와 공통전극(118) 사이에서의 빛샘현상을 방지하게 된다. 또는 광차단층(109)은 도 14에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성됨과 아울러 게이트라인(102)과 소정간격을 유지하면서 화소전극 수평부(114a)의 일부와 중첩되고, 데이터라인(104) 및 게이트라인(102)과 소정간격을 유지하면서 공통라인(116)의 일부와 중첩되게 형성된다. 이에 따라, 화소전극의 핑거부(114c) 가장자리와, 화소전극의 핑거부(114c)와 나란한 공통전극(118)의 가장자리와, 공통전극(118)과 마주보는 화소전극 수평부(114a)가장자리와, 화소전극의 핑거부(114c)와 마주보는 공통라인(118)가장자리에서의 빛샘현상을 방지하게 된다. As illustrated in FIG. 12, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode, so that the finger portion 114c and the common electrode of the pixel electrode when the black is implemented in the liquid crystal panel. Light leakage between 118 is prevented. Alternatively, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode as shown in FIG. 14, and maintains the pixel electrode horizontal portion while maintaining a predetermined distance from the gate line 102. Overlapping a portion of the 114a and overlapping a portion of the common line 116 while maintaining a predetermined distance from the dataline 104 and the gateline 102. Accordingly, the edge of the finger portion 114c of the pixel electrode, the edge of the common electrode 118 parallel to the finger portion 114c of the pixel electrode, and the edge of the pixel electrode horizontal portion 114a facing the common electrode 118. The light leakage phenomenon at the edge of the common line 118 facing the finger portion 114c of the pixel electrode is prevented.

도 15a 내지 도 15e는 도 13에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타낸 단면도이다.15A to 15E are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 13.

먼저, 하부기판(145) 상에는 스퍼터링 등의 증착방법을 통해 게이트 금속층이 증착된 후 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 도 15a에 도시된 바와 같이 게이트전극(108), 게이트라인(102)을 포함하는 게이트 패턴이 형성된다. 여기서 게이트 금속층으로는 알루미늄네오듐(AlNd), 알루미늄(Al)등이 이용된다. First, the gate metal layer is deposited on the lower substrate 145 through a deposition method such as sputtering, and then the gate metal layer is patterned by a photolithography process and an etching process, so that the gate electrode 108 and the gate line (as shown in FIG. 15A). A gate pattern comprising 102 is formed. Here, aluminum neodium (AlNd), aluminum (Al), or the like is used as the gate metal layer.

게이트 패턴이 형성된 하부기판(145) 상에 무기절연물질이 PECVD 등의 증착방법을 통해 전면증착됨으로써 도 15b에 도시된 바와 같이 게이트 절연막(146)이 형성된다. 여기서, 게이트 절연막(146)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다. An inorganic insulating material is entirely deposited on the lower substrate 145 on which the gate pattern is formed through a deposition method such as PECVD to form a gate insulating layer 146 as shown in FIG. 15B. Here, as the material of the gate insulating film 146, silicon nitride (SiNx), silicon oxide (SiOx), or the like, which is an inorganic insulating material, is used.

반도체 패턴이 형성된 하부기판(145) 상에 데이터 금속층이 증착되고 포토리쏘그래피 공정과 식각공정으로 데이터 금속층이 패터닝됨으로써 도 15c에 도시된 바와 같이 데이터 라인(104), 소스전극(110), 드레인 전극(112), 광차단층(209)을 포함하는 소스/드레인 패턴이 형성된다. 이 후, 소스전극(110) 및 드레인전극(112)을 마스크로 이용한 건식식각공정으로 박막트랜지스터의 오믹접촉층(150)이 식각됨으로써 채널부의 활성층(148)이 노출된다. 여기서, 데이터 금속물질로는 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등이 이용된다. As the data metal layer is deposited on the lower substrate 145 on which the semiconductor pattern is formed, and the data metal layer is patterned by a photolithography process and an etching process, as illustrated in FIG. 15C, the data line 104, the source electrode 110, and the drain electrode are formed. A source / drain pattern including a light blocking layer 209 is formed. Thereafter, the ohmic contact layer 150 of the thin film transistor is etched by a dry etching process using the source electrode 110 and the drain electrode 112 as a mask to expose the active layer 148 of the channel portion. Here, chromium (Cr), molybdenum (Mo), titanium (Ti), or the like is used as the data metal material.

소스/드레인 패턴이 형성된 하부기판(145) 상에 무기 절연물질이 전면 증착됨으로써 도 15d에 도시된 바와 같이 보호막(152)이 형성된다. 여기서, 보호막(152)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다. 이 후, 보호막(152)이 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 접촉홀(113)이 형성된다. 접촉홀(113)은 드레인전극(112)을 노출시키게 된다. An inorganic insulating material is entirely deposited on the lower substrate 145 on which the source / drain patterns are formed, thereby forming the passivation layer 152 as illustrated in FIG. 15D. Here, as the material of the protective film 152, silicon nitride (SiNx), silicon oxide (SiOx), or the like, which is an inorganic insulating material, is used. Thereafter, the protective layer 152 is patterned by a photolithography process and an etching process to form a contact hole 113. The contact hole 113 exposes the drain electrode 112.

접촉홀(113)을 갖는 보호막(152)이 형성된 하부기판(145) 상에 스퍼터링 등의 증착방법으로 투명도전막이 증착된 후 포토리쏘그래피 공정과 식각 공정을 통해 투명도전막이 패터닝됨으로써 도 15e에 도시된 바와 같이 화소전극(114)과 공통라인(106) 및 공통전극(118)이 형성된다. 화소전극(114)은 접촉홀(113)을 통해 드레인전극(112)과 접속되며, 공통전극(118)은 화소영역에 화소전극의 핑거부(14C)와 나란하게 형성된다. 화소전극(114)과 공통전극(118)은 보호막(152)을 사이에 두고 데이터 금속으로 형성된 광차단층(209)과 중첩되도록 형성된다. 여기서, 투명 도전막의 재료로는 ITO, TO, 또는 ITZO 등이 이용된다.After the transparent conductive film is deposited on the lower substrate 145 on which the passivation layer 152 having the contact hole 113 is formed by sputtering or the like, the transparent conductive film is patterned through a photolithography process and an etching process, as shown in FIG. 15E. As described above, the pixel electrode 114, the common line 106, and the common electrode 118 are formed. The pixel electrode 114 is connected to the drain electrode 112 through the contact hole 113, and the common electrode 118 is formed in the pixel area in parallel with the finger portion 14C of the pixel electrode. The pixel electrode 114 and the common electrode 118 are formed to overlap the light blocking layer 209 formed of the data metal with the passivation layer 152 therebetween. Here, ITO, TO, ITZO, etc. are used as a material of a transparent conductive film.

도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.16 is a cross-sectional view illustrating a thin film transistor array substrate according to a fourth exemplary embodiment of the present invention.

도 16에 도시된 박막 트랜지스터 어레이 기판은 도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판과 대비하여 평탄한 보호막(252)상에 광차광막(209)이 데이터 금속으로 형성되는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 6 및 도 7과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.The thin film transistor array substrate shown in FIG. 16 has the same components except that the light shielding film 209 is formed of data metal on the flat protective film 252 as compared to the thin film transistor array substrate shown in FIGS. 6 and 7. Since the same components as in FIGS. 6 and 7 are given the same reference numerals, detailed description thereof will be omitted.

화소전극(114)은 보호막(252)을 관통하는 접촉홀(113)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속되어 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(114A)와, 공통전극(118)과 나란하게 형성된 핑거부(114C)를 구비한다. 화소 전극의 핑거부(114c)는 유기절연물질인 보호막(252) 상에 게이트절연막(146)과 보호막(252)을 사이에 두고 광차단층(209)과 중첩되도록 투명도전성물질로 형성된다. The pixel electrode 114 is connected to the drain electrode 112 of the thin film transistor 106 through a contact hole 113 penetrating through the passivation layer 252 and is formed in the pixel region 105. In particular, the pixel electrode 114 includes a horizontal portion 114A connected to the drain electrode 112 and formed in parallel with the adjacent gate line 102, and a finger portion 114C formed in parallel with the common electrode 118. . The finger part 114c of the pixel electrode is formed of a transparent conductive material so as to overlap the light blocking layer 209 with the gate insulating film 146 and the protective film 252 therebetween on the protective film 252 which is an organic insulating material.

공통 전극(118)은 공통라인(116)과 접속되며 화소 영역(105)에서 화소 전극(114)의 핑거부(114C)와 나란하게 형성된다. 이러한 공통전극(118)은 무기절연물질인 보호막(205) 상에 게이트 절연막(146)과 보호막(252)을 사이에 두고 광차단층(209)과 중첩되도록 투명도전성물질로 형성되고 공통 라인(116)과 접속되어 화소 영역(105)에 형성된다.The common electrode 118 is connected to the common line 116 and is formed to be parallel to the finger portion 114C of the pixel electrode 114 in the pixel region 105. The common electrode 118 is formed of a transparent conductive material to overlap the light blocking layer 209 with the gate insulating layer 146 and the protective layer 252 interposed on the passivation layer 205, which is an inorganic insulating material, and the common line 116. Is formed in the pixel region 105.

이와 같이, 공통전극(118)과 화소전극(114)은 보호막(252) 상에 투명도전성물질로 형성됨으로써 두 전극 간의 단차를 방지할 수 있어 러빙공정이 균일해진다. 균일해진 러빙공정에 의해 액정이 균일하게 배향되어 빛샘현상을 방지할 수 있으므로 콘트라스트비가 향상된다.As such, the common electrode 118 and the pixel electrode 114 are formed of a transparent conductive material on the passivation layer 252, thereby preventing a step between the two electrodes, thereby making the rubbing process uniform. Since the liquid crystal is uniformly aligned by the uniform rubbing process to prevent light leakage, the contrast ratio is improved.

광차단층(209)은 데이터 라인(104) 및 드레인전극(112)과 동일물질로 게이트 절연막(146)과 보호막(252)을 사이에 두고 공통전극(118) 및 화소전극(114)과 중첩되도록 하부기판(145) 상에 형성된다. The light blocking layer 209 is formed of the same material as the data line 104 and the drain electrode 112 so as to overlap the common electrode 118 and the pixel electrode 114 with the gate insulating layer 146 and the passivation layer 252 interposed therebetween. It is formed on the substrate 145.

광차단층(209)은 데이터 금속층인 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등으로 보호막(252)을 사이에 두고 공통전극(118)과 화소전극(114)과 중첩되도록 게이트 절연막(146) 상에 약 1500Å의 두께를 갖도록 형성된다. 이 광차단층(209)는 게이트 금속보다 상대적으로 얇은 데이터 금속으로 형성되므로 게이트 절연막(146)과 광차단층(209)간의 단차가 상대적으로 줄게됨에 따라 빛샘발생을 감소시킬 수 있다.The light blocking layer 209 is formed of a gate insulating film so as to overlap the common electrode 118 and the pixel electrode 114 with the passivation layer 252 interposed between the data metal layers chromium (Cr), molybdenum (Mo), and titanium (Ti). 146) to have a thickness of about 1500 mm 3. Since the light blocking layer 209 is formed of a data metal that is relatively thinner than that of the gate metal, light leakage may be reduced as the step difference between the gate insulating layer 146 and the light blocking layer 209 is relatively reduced.

이러한 광차단층(209)은 도 12에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성되어 화소전극의 핑거부(114c)와 공통전 극(118) 사이에서의 빛샘현상을 방지하게 된다. 또는 광차단층(109)은 도 14에 도시된 바와 같이 화소전극의 핑거부(114c) 및 공통전극(118)과 완전히 중첩되게 형성됨과 아울러 게이트라인(102)과 소정간격을 유지하면서 화소전극 수평부(114a)의 일부와 중첩되고, 데이터라인(104) 및 게이트라인(102)과 소정간격을 유지하면서 공통라인(116)의 일부와 중첩되게 형성된다. 이에 따라, 화소전극의 핑거부(114c) 가장자리와, 화소전극의 핑거부(114c)와 나란한 공통전극(118)의 가장자리와, 공통전극(118)과 마주보는 화소전극 수평부(114a)가장자리와, 화소전극의 핑거부(114c)와 마주보는 공통라인(118)가장자리에서의 빛샘현상을 방지하게 된다. As shown in FIG. 12, the light blocking layer 209 is formed to overlap completely with the finger portion 114c and the common electrode 118 of the pixel electrode, and thus, between the finger portion 114c and the common electrode 118 of the pixel electrode. This prevents light leakage from Alternatively, the light blocking layer 109 is formed to completely overlap the finger portion 114c and the common electrode 118 of the pixel electrode as shown in FIG. 14, and maintains the pixel electrode horizontal portion while maintaining a predetermined distance from the gate line 102. Overlapping a portion of the 114a and overlapping a portion of the common line 116 while maintaining a predetermined distance from the dataline 104 and the gateline 102. Accordingly, the edge of the finger portion 114c of the pixel electrode, the edge of the common electrode 118 parallel to the finger portion 114c of the pixel electrode, and the edge of the pixel electrode horizontal portion 114a facing the common electrode 118. The light leakage phenomenon at the edge of the common line 118 facing the finger portion 114c of the pixel electrode is prevented.

도 17a 및 도 17b는 도 16에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.17A and 17B are cross-sectional views illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 16.

먼저, 도 17a 내지 도 17c에 도시된 제조방법에 의해 광차단층(209)과 박막트랜지스터가 형성된 하부기판 상에 스핀코팅방식에 의해 유기 절연물질이 코팅됨으로써 게이트절연막 상에 보호막(252)이 형성된다. 여기서, 유기 절연물질로는 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등이 이용된다. 이 후, 보호막(252)이 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 도 17a에 도시된 바와 같이 접촉홀(113)이 형성된다. 접촉홀(113)은 박막 트랜지스터의 드 레인전극(112)을 노출시키게 된다.First, the protective film 252 is formed on the gate insulating film by coating an organic insulating material on the lower substrate on which the light blocking layer 209 and the thin film transistor are formed by spin coating using the manufacturing method illustrated in FIGS. 17A to 17C. . Here, as the organic insulating material, an acrylic organic compound having a low dielectric constant, BCB, PFCB, or the like is used. Thereafter, the protective layer 252 is patterned by a photolithography process and an etching process to form a contact hole 113 as shown in FIG. 17A. The contact hole 113 exposes the drain electrode 112 of the thin film transistor.

접촉홀(113)을 갖는 보호막(252)이 형성된 하부기판(145) 상에 스퍼터링 등의 증착방법으로 투명도전막이 증착된다. 이 후 포토리쏘그래피 공정과 식각 공정을 통해 투명도전막이 패터닝됨으로써 도 17b에 도시된 바와 같이 화소전극(114)과 공통라인(106) 및 공통전극(118)이 형성된다. 화소전극(114)은 접촉홀(113)을 통해 드레인전극(112)과 접속된다. 화소전극(114)과 공통전극(118)은 평탄하게 형성된 보호막(252)을 사이에 두고 게이트절연막(146) 상에 형성된 광차단층(109)과 중첩되도록 형성된다. 여기서, 투명 도전막의 재료로는 ITO, TO, IZO 또는 ITZO 등이 이용된다.The transparent conductive film is deposited on the lower substrate 145 on which the passivation layer 252 having the contact hole 113 is formed by a deposition method such as sputtering. Thereafter, the transparent conductive film is patterned through a photolithography process and an etching process to form the pixel electrode 114, the common line 106, and the common electrode 118 as shown in FIG. 17B. The pixel electrode 114 is connected to the drain electrode 112 through the contact hole 113. The pixel electrode 114 and the common electrode 118 are formed to overlap the light blocking layer 109 formed on the gate insulating film 146 with the protective film 252 formed flat. Here, ITO, TO, IZO, ITZO, etc. are used as a material of a transparent conductive film.

이와 같이, 본 발명의 제1 내지 제4 실시 예에 따른 박막트랜지스터 어레이 기판은 공통전극(118) 및 화소전극(114)이 보호막(252) 상에 투명도전성물질로 형성되고, 게이트절연막(146) 및 보호막(252) 중 적어도 어느 하나를 사이에 두고 광차단층(209)과 중첩되게 형성된다. 이에 따라, 공통전극(118) 및 화소전극(114) 간의 단차가 제거되어 배향막의 러빙이 균일해진다. 이러한 균일한 배향으로 인해 도 18에 도시된 바와 같이 액정(160)이 균일하게 배향됨으로써 빛샘현상 및 빛샘차를 줄일수 있게 된다. As described above, in the TFT array substrate according to the first to fourth embodiments of the present invention, the common electrode 118 and the pixel electrode 114 are formed of a transparent conductive material on the passivation layer 252 and the gate insulating layer 146. And the light blocking layer 209 with at least one of the passivation layers 252 therebetween. As a result, the step between the common electrode 118 and the pixel electrode 114 is eliminated, so that rubbing of the alignment layer is uniform. Due to the uniform alignment, as shown in FIG. 18, the liquid crystal 160 is uniformly aligned, thereby reducing light leakage and light leakage.

도 19a 및 도 19b는 본 발명의 제1 내지 제4 실시 예에 따른 광차단층(209)에 의한 광차단 효과와 화이트 및 블랙 구현시 광의 투과도를 설명하기 위한 도면이다.19A and 19B are diagrams for describing a light blocking effect by the light blocking layers 209 and the light transmittance in the white and black implementations according to the first to fourth embodiments of the present invention.

도 19a에 도시된 바와 같이 투명도전성물질로 공통전극과 화소전극을 형성하 는 경우, 액정패널의 화이트 구현시 공통전극(118)과 화소전극(114)에 의해 광의 투과도가 증가되어 화이트 휘도(W)가 상승하는 반면, 블랙 구현시 블랙 휘도(B)도 상승되어 전체적인 콘트라스트비가 저하된다. 반면에 도 19b에 도시된 바와 같이 투명도전성물질로 형성된 공통전극(118) 및 화소전극(114)과 중첩되게 광차단층(209)이 형성된 경우 액정패널의 블랙 구현시 광차단층(209)에 의해 광이 차단된다. 이에 따라, 블랙 휘도(B)가 저하되어 전체적인 콘트라스트비가 상대적으로 향상된다.
As shown in FIG. 19A, when the common electrode and the pixel electrode are formed of a transparent conductive material, light transmittance is increased by the common electrode 118 and the pixel electrode 114 when the liquid crystal panel is white. ) Increases, while the black luminance B also increases during black implementation, thereby lowering the overall contrast ratio. On the other hand, when the light blocking layer 209 is formed to overlap the common electrode 118 and the pixel electrode 114 formed of the transparent conductive material as shown in FIG. 19B, the light is blocked by the light blocking layer 209 when the LCD is black. Is blocked. As a result, the black luminance B is lowered and the overall contrast ratio is relatively improved.

상술한 바와 같이, 본 발명에 액정표시패널 및 그 제조방법은 화소전극 및 공통전극을 동일 평면인 보호막 상에 투명도전성 물질로 형성하고, 화소전극 및 공통전극과 중첩되도록 광차단층을 형성한다. 이에 따라, 화소전극 및 공통전극의 단차를 줄일 수 있어 액정이 균일하게 배향되고, 광차단층에 의해 블랙 구현시 블랙 휘도 상승을 방지함으로써 콘트라스트비가 향상된다.As described above, the liquid crystal display panel and the method of manufacturing the same according to the present invention form the pixel electrode and the common electrode on a protective film which is coplanar with a transparent conductive material, and form a light blocking layer to overlap the pixel electrode and the common electrode. Accordingly, the level difference between the pixel electrode and the common electrode can be reduced, so that the liquid crystal is uniformly aligned, and the contrast ratio is improved by preventing the black luminance from increasing when the black is blocked by the light blocking layer.

또한, 광차단층을 데이터 금속층으로 형성하거나 광차단층을 덮도록 형성된 게이트 절연막 및 보호막 중 적어도 어느 하나를 유기절연물질로 형성한다. 이에 따라, 광차단층의 단차로 인하여 발생하는 빛샘현상을 줄일 수 있어 콘트라스트비가 향상된다.In addition, the light blocking layer is formed of a data metal layer or at least one of a gate insulating film and a protective film formed to cover the light blocking layer is formed of an organic insulating material. Accordingly, light leakage caused by the step of the light blocking layer can be reduced, and the contrast ratio is improved.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

A gate line formed on the substrate;

A data line intersecting the gate line and the gate insulating layer so as to be insulated so as to determine a pixel area;

A thin film transistor formed at an intersection of the gate line and the data line;

A protective film formed on the gate insulating film to protect the thin film transistor;

A common line formed in parallel with the gate line on the passivation layer of the pixel region;

A common electrode formed on the passivation layer of the pixel region and connected to the common line;

A horizontal portion parallel to the gate line and connected to the thin film transistor, and a finger portion protruding from the horizontal portion to form a horizontal electric field with the common electrode and parallel to the common electrode; A pixel electrode;

At least one of the gate insulating layer and the passivation layer overlaps the finger and the common electrode of the pixel electrode, and overlaps the portion of the horizontal part while maintaining a predetermined distance from the gate line. And a light blocking layer formed to overlap all of the edges of the common line facing the pixel electrode while maintaining a predetermined interval therebetween.

delete

The method of claim 1,

And the light blocking layer is formed so as to completely overlap at least the finger portion and the common electrode of the pixel electrode.

delete

The method of claim 1,

And the light blocking layer is formed of the same material as at least one of the gate line and the data line.

The method of claim 1,

And at least one of the gate insulating film and the protective film is formed of any one of an organic insulating material.

The method of claim 1,

And the common electrode and the pixel electrode are formed of a transparent conductive material including at least one of indium tin oxide, tin oxide, indium zinc oxide, and indium tin zinc oxide.

Forming a gate line on the substrate;

Forming a gate insulating film on the substrate on which the gate line is formed;

Forming a data line on the gate insulating layer to intersect the gate line;

Forming a thin film transistor at an intersection of the gate line and the data line;

Forming a light blocking layer of the same material as any one of a gate electrode and a drain electrode of the thin film transistor;

Forming a protective film to cover the thin film transistor;

Forming a common line, a common electrode and a pixel electrode on the passivation layer;

The pixel electrode has a horizontal portion parallel to the gate line and connected to the thin film transistor, and a finger portion protruding from the horizontal portion to form a horizontal electric field with the common electrode and parallel to the common electrode;

The light blocking layer overlaps a finger portion and a common electrode of the pixel electrode with at least one of the gate insulating layer and the passivation layer therebetween, and overlaps a portion of the horizontal portion while maintaining a predetermined distance from the gate line. A method for manufacturing a horizontal field application type liquid crystal display panel, wherein the liquid crystal display panel is formed to overlap all edges of the common line facing the pixel electrode while maintaining a predetermined distance from the line and the gate line.

The method of claim 8,

And at least one of the gate insulating layer and the passivation layer is formed of an organic insulating material.

The method of claim 8,

And wherein the common electrode and the pixel electrode are made of a transparent conductive material.