KR100956342B1

KR100956342B1 - Thin film transistor array panel

Info

Publication number: KR100956342B1
Application number: KR1020030036791A
Authority: KR
Inventors: 김동규; 이성영
Original assignee: 삼성전자주식회사
Priority date: 2003-06-09
Filing date: 2003-06-09
Publication date: 2010-05-06
Also published as: KR20040105421A

Abstract

본 발명은 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며 상기 게이트 전극 상부에서 드레인 전극과 각각 대향하고 있는 소스 전극과 연결되어 있는 데이터선, 상기 게이트 절연막 위에 형성되어 있는 보호막, 상기 보호막 위에 형성되어 있으며, 끝단부가 서로 중첩되어 돌출부를 가지는 복수개의 색필터, 상기 색필터 위에 형성되어 있으며, 전기적으로 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 화소 전극의 좌측 끝단부는 상기 색필터의 돌출부와 일부분 중첩되어 있으며 소정의 경사각을 가지게 형성되어 있는 박막 트랜지스터 기판을 마련한다. 이렇게 하면, 화소 전극의 끝단부가 가지는 소정의 경사각에 의하여 액정 분자의 방향을 정상적인 방향으로 기울어지게 하여 빛샘 현상이 발생되는 것을 방지할 수 있다. According to the present invention, a gate line is formed on an insulating substrate and includes a gate electrode, a gate insulating film formed on the gate line, a semiconductor layer formed on the gate insulating film, and is formed on the semiconductor layer and drained from the gate electrode. A plurality of color filters formed on the data lines connected to the source electrodes facing the electrodes, on a passivation layer formed on the gate insulating layer, on the passivation layer, and having end portions overlapping with each other; And a pixel electrode electrically connected to the drain electrode, and a left end portion of the pixel electrode partially overlaps the protrusion of the color filter and has a predetermined inclination angle. In this way, the direction of the liquid crystal molecules may be inclined in a normal direction by a predetermined inclination angle of the end portion of the pixel electrode, thereby preventing light leakage.

박막트랜지스터기판, 보호막, 투과율, 화소전극Thin film transistor substrate, passivation layer, transmittance, pixel electrode

Description

Thin Film Transistor Boards {THIN FILM TRANSISTOR ARRAY PANEL}

도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 1A is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention.

도 1b 및 도 1c는 도 1a의 Ib-Ib', Ic-Ic'선에 대한 단면도이고,1B and 1C are cross-sectional views taken along lines Ib-Ib 'and Ic-Ic' of FIG. 1A;

도 2a 내지 도 5c는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고,2A to 5C are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention in a process sequence;

도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 도 1a의 Ib-Ib', Ic-Ic'선에 대한 단면도이고,6A and 6B are cross-sectional views taken along lines Ib-Ib 'and Ic-Ic' of FIG. 1A of the thin film transistor substrate according to the second embodiment of the present invention.

도 7a는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 7A is a layout view of a thin film transistor substrate according to a third exemplary embodiment of the present invention.

도 7b 및 도 7c는 도 7a의 VIIb-VIIb', VIIc-VIIc'선에 대한 단면도이고, 7B and 7C are cross-sectional views taken along lines VIIb-VIIb ′ and VIIc-VIIc ′ of FIG. 7A, and

도 8a 내지 도 12c는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이고, 8A to 12C are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a third exemplary embodiment of the present invention in a process sequence.

도 13a 및 도 13b는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 도 7a의 VIIb-VIIb', VIIc-VIIc'선에 대한 단면도이고,13A and 13B are cross-sectional views taken along lines VIIb-VIIb 'and VIIc-VIIc' of FIG. 7A of the thin film transistor substrate according to the fourth embodiment of the present invention.

도 14는 본 발명의 한 실시예에 따른 액정 표시 장치의 시뮬레이션 결과를 나타내는 시뮬레이션 도면이고,14 is a simulation diagram illustrating a simulation result of a liquid crystal display according to an exemplary embodiment of the present invention.

도 15는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이고,15 is a layout view of a thin film transistor substrate according to a fifth embodiment of the present invention;

도 16은 본 발명의 제5 실시예에 따른 색필터 기판의 배치도이고, 16 is a layout view of a color filter substrate according to a fifth embodiment of the present invention;

도 17은 본 발명의 제5 실시예에 따른 액정 표시 장치의 배치도이고,17 is a layout view of a liquid crystal display according to a fifth exemplary embodiment of the present invention.

도 18은 본 발명의 제5 실시예에 따른 액정 표시 장치의 도 17의 XVII-XVII'선에 따른 단면도이고,FIG. 18 is a cross-sectional view taken along line XVII-XVII ′ of FIG. 17 of a liquid crystal display according to a fifth exemplary embodiment of the present invention;

도 19는 본 발명의 제6 실시예에 따른 액정 표시 장치의 도 17의 XVII-XVII'선에 따른 단면도이다.19 is a cross-sectional view taken along line XVII-XVII ′ of FIG. 17 of a liquid crystal display according to a sixth exemplary embodiment of the present invention.

본 발명은 박막 트랜지스터 기판의 그 제조방법에 관한 것이다.The present invention relates to a method for manufacturing the thin film transistor substrate.

액정 표시 장치는 일반적으로 공통 전극과 색 필터(color filter) 등이 형성되어 있는 상부 기판과 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 기판 사이에 액정 물질을 주입해 놓고 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.In general, a liquid crystal display device injects a liquid crystal material between an upper substrate on which a common electrode, a color filter, and the like are formed, and a lower substrate on which a thin film transistor and a pixel electrode are formed. By applying a different potential to form an electric field to change the arrangement of the liquid crystal molecules, and through this to control the light transmittance is a device that represents the image.

이러한 액정 표시 장치 중에서 TN 모드(Twisted Nematic mode)는 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 기판에 대하여 수평으로 배향하고 배향막의 러빙을 이용하여 하여 액정 분자의 눕는 방향을 조절하는 방식이다.TN mode (Twisted Nematic mode) of the liquid crystal display device is a method in which the long axis of the liquid crystal molecules are horizontally aligned with respect to the upper and lower substrates in the state in which no electric field is applied, and the lying direction of the liquid crystal molecules is adjusted by rubbing the alignment layer. .

또, 이러한 TN 모드 액정 표시 장치는 일반적으로 배향막의 러빙(rubbing)이 좌측에서 우측 방향으로 이루어져 있다.In addition, in such a TN mode liquid crystal display device, rubbing of the alignment layer is generally performed from left to right.

그러나, 이러한 배향막의 러빙 방향에 따라 데이터선 상부에 위치하는 화소 전극과 화소 전극의 경계 영역에 존재하는 액정 분자는 하부 데이터선의 전압과 좌측 화소 전극의 전압에 의한 전계에 의해 반대 방향으로 기울어진다. 배향막의 러빙 방향에 의하여 전계 인가 시에 반대 방향으로 기울어지는 액정 분자와 정상 방향으로 기울어지는 액정 분자의 경계 영역을 디스클리네이션 라인(Disclination Line)이라고 한다. 따라서, 이러한 디스클리네이션 라인에서는 반대 방향으로 기울어지는 액정 분자에 의하여 그 상태가 블랙 상태일지라 하더라도 빛샘 현상이 발생한다.However, according to the rubbing direction of the alignment layer, the liquid crystal molecules present in the boundary region between the pixel electrode positioned above the data line and the pixel electrode are inclined in the opposite direction by the electric field caused by the voltage of the lower data line and the voltage of the left pixel electrode. The boundary region between the liquid crystal molecules inclined in the opposite direction and the liquid crystal molecules inclined in the normal direction when the electric field is applied by the rubbing direction of the alignment layer is called a disclination line. Accordingly, light leakage phenomenon occurs in the disclination line even if the state is black due to the liquid crystal molecules inclined in the opposite direction.

또한, 이러한 디스클리네이션 라인에서 발생하는 빛샘 현상을 최소화하기 위하여 종래에는 데이터선과 화소 전극의 끝단부를 오버랩 시켜 디스클리네이션 라인을 차단하였다. 그런데, 이러한 데이터선에 의하여 정면 즉, 0°의 시야각에서 발생되는 빛샘 현상만이 제거될 뿐 측면 시야각 상태에서는 여전히 빛샘 현상이 발생하는 문제가 있다. 또, 액정 표시 장치에 시야각 향상 편광판을 적용할 경우에는 시야각 컨트라스트가 상승하여 빛샘 현상이 더욱 잘 시인되는 문제가 있다.In addition, in order to minimize the light leakage occurring in the disclination line, the disclination line is blocked by overlapping the ends of the data line and the pixel electrode. However, only the light leakage phenomenon occurring at the front, that is, the viewing angle of 0 °, is removed by the data line, and the light leakage phenomenon still occurs in the side viewing angle. In addition, when the viewing angle enhancement polarizer is applied to the liquid crystal display, the viewing angle contrast is increased, so that the light leakage phenomenon is more visually recognized.

본 발명이 이루고자 하는 기술적 과제는 디스클리네이션 라인에서 빛샘 현상이 발생하는 것을 방지할 수 있는 박막 트랜지스터 기판을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor substrate capable of preventing light leakage from occurring in a declining line.

이러한 과제를 해결하기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 기판을 마련한다.In order to solve this problem, the present invention provides the following thin film transistor substrate.

보다 상세하게는 절연기판 위에 형성되어 있으며 게이트 전극을 포함하는 게 이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며 상기 게이트 전극 상부에서 드레인 전극과 각각 대향하고 있는 소스 전극과 연결되어 있는 데이터선, 상기 게이트 절연막 위에 형성되어 있는 보호막, 상기 보호막 위에 형성되어 있으며 이웃하는 것끼리 서로 중첩하여 돌출부를 형성하는 복수개의 색필터, 상기 색필터 위에 형성되어 있으며, 전기적으로 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 화소 전극의 일측 변부분은 상기 색필터가 형성하는 돌출부와 일부분이 중첩하여 상기 절연 기판의 표면에 대하여 소정의 경사각을 이루는 박막 트랜지스터 기판을 마련한다.More specifically, a gate line formed on an insulating substrate and including a gate electrode, a gate insulating film formed on the gate line, a semiconductor layer formed on the gate insulating film, and formed on the semiconductor layer and on the gate electrode A data line connected to a source electrode facing the drain electrode, a passivation layer formed on the gate insulating layer, a plurality of color filters formed on the passivation layer, and neighboring ones overlapping each other to form protrusions, the color A pixel electrode formed on the filter and electrically connected to the drain electrode, and one side portion of the pixel electrode overlaps a portion of the protrusion formed by the color filter to have a predetermined inclination angle with respect to the surface of the insulating substrate. Thin film transistor substrate Prepare.

이때, 상기 화소 전극의 일측 변부분이 상기 절연 기판의 표면에 대하여 5~40°의 경사각을 가지게 형성하는 것이 바람직하다.In this case, it is preferable that one side portion of the pixel electrode is formed to have an inclination angle of 5 to 40 ° with respect to the surface of the insulating substrate.

또, 상기 색필터와 화소 전극 사이에 형성되어 있으며 상기 색필터가 형성하는 돌출부를 타고 넘음으로써 돌출부를 형성하는 보호 절연막을 더 포함할 수 있다.The display device may further include a protective insulating layer formed between the color filter and the pixel electrode to form the protrusion by passing over the protrusion formed by the color filter.

또, 상기 보호 절연막은 아크릴계의 유기 물질 또는 유전율이 낮은 무기 물질을 이용하여 형성하는 것이 바람직하다.The protective insulating film is preferably formed using an acrylic organic material or an inorganic material having a low dielectric constant.

다르게는 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며 상기 게이트 전극 상부에서 드레인 전극과 각각 대향하고 있는 소스 전극과 연결되어 있는 데이터선, 상기 게이트 절연막 위에 형성되어 있는 보호막, 상기 보호막 위에 형성되어 있으며, 이웃하는 것끼리 일부가 중첩하여 돌출부를 형성하는 복수개의 색필터, 상기 색필터 위에 형성되어 있으며, 전기적으로 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 화소 전극의 상기 데이터선과 인접하는 변부분은 상기 색필터의 돌출부와 중첩되어 있으며 소정의 경사각을 가지게 형성되어 있는 박막 트랜지스터 기판을 마련한다.Alternatively, a gate line including a gate electrode, a gate insulating film formed on the gate line, a semiconductor layer formed on the gate insulating film, and a source formed on the semiconductor layer and facing the drain electrode on the gate electrode, respectively. A plurality of color filters formed on the data line connected to an electrode, a passivation layer formed on the gate insulating layer, and a passivation layer formed on the passivation layer, and neighboring portions overlap with each other to form a protruding portion; The thin film transistor substrate includes a pixel electrode connected to the drain electrode, and a side portion adjacent to the data line of the pixel electrode overlaps the protrusion of the color filter and has a predetermined inclination angle.

이때, 상기 화소 전극의 상기 데이터선과 인접하는 변부분이 상기 절연 기판의 표면에 대하여 5~40°의 경사각을 가지게 형성하는 것이 바람직하다.In this case, the side portion adjacent to the data line of the pixel electrode may be formed to have an inclination angle of 5 ° to 40 ° with respect to the surface of the insulating substrate.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한 다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 기판에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a thin film transistor substrate according to an embodiment of the present invention will be described in detail with reference to the drawings.

[제1 실시예] [First Embodiment]

도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 1b 및 도 1c는 도 1a의 Ib-Ib', Ic-Ic'선에 대한 단면도이다.1A is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention, and FIGS. 1B and 1C are cross-sectional views taken along lines Ib-Ib 'and Ic-Ic' of FIG. 1A.

도 1a 내지 도 1c에 도시한 바와 같이, 절연 기판(110) 위에 게이트선(121)이 형성되어 있다. 여기서 게이트선(121)은 Cr 또는 Mo 합금 등으로 이루어지는 제1 금속 패턴(241)과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속 패턴(242)이 순차적으로 적층되어 있는 2중층으로 이루어져 있다.As shown in FIGS. 1A to 1C, a gate line 121 is formed on an insulating substrate 110. The gate line 121 includes a double layer in which a first metal pattern 241 made of Cr or Mo alloy or the like and a second metal pattern 242 made of Al or Ag alloy having a small resistance are sequentially stacked. .

게이트선(121)은 가로방향으로 길게 형성되어 있으며, 게이트선(121)의 일부분인 게이트 전극(124)을 포함한다. 이 때, 게이트선(121)의 한쪽 끝부분(129)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.The gate line 121 is elongated in the horizontal direction and includes a gate electrode 124 that is a part of the gate line 121. At this time, one end portion 129 of the gate line 121 is extended in width for connection with an external circuit.

그리고 게이트선(121)을 포함하는 기판 전면에 게이트 절연막(140)이 형성되어 있다.The gate insulating layer 140 is formed on the entire surface of the substrate including the gate line 121.

게이트 절연막(140)의 위에는 비정질 규소 등으로 이루어진 반도체층(150)이 형성되어 있다. 반도체층(150)은 세로 방향으로 길게 형성되어 있는 선형 반도체(151)와 선형 반도체(151)에서 돌출되어 있으며 게이트 전극(124)과 대응되는 부분에 형성되어 있는 섬형 반도체(154)를 포함한다. A semiconductor layer 150 made of amorphous silicon or the like is formed on the gate insulating layer 140. The semiconductor layer 150 includes a linear semiconductor 151 that is elongated in the longitudinal direction, and an island-type semiconductor 154 that protrudes from the linear semiconductor 151 and is formed at a portion corresponding to the gate electrode 124.

반도체층(150) 위에는 비정질 규소와 같은 반도체 물질에 n형 불순물을 고농도로 도핑하여 형성한 저항성 접촉층(160)이 형성되어 있다. 저항성 접촉층(160)은 선형 반도체(151) 위에 그와 같은 패턴으로 형성되어 있는 선형 저항성 접촉 부재(161)와 게이트 전극(124)를 중심으로 하여 양측에 대향하고 있는 두 개의 섬형 저항성 접촉 부재(163, 165)를 포함한다.An ohmic contact layer 160 formed by doping a high concentration of n-type impurities to a semiconductor material such as amorphous silicon is formed on the semiconductor layer 150. The ohmic contact layer 160 is formed on the linear semiconductor 151 in such a pattern and has two island-type ohmic contact members facing each other with respect to the gate electrode 124 and the linear ohmic contact member 161. 163, 165).

저항성 접촉층(160) 및 게이트 절연막(140) 위에는 데이터선(171)이 형성되어 있다.The data line 171 is formed on the ohmic contact layer 160 and the gate insulating layer 140.

데이터선(171)은 게이트선(121)과 수직으로 교차하여 화소 영역을 정의하고, 데이터선(171)의 분지이며 저항성 접촉층(163)에도 연결되는 소스 전극(173), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대편 섬형 저항성 접촉층(165) 위에 형성되어 있는 드레인 전극(175)을 포함한다. 이 때, 데이터선(171)의 한쪽 끝부분(179)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.The data line 171 vertically intersects the gate line 121 to define a pixel region, is a branch of the data line 171, and is connected to the ohmic contact layer 163 and the source electrode 173 and the source electrode 173. And a drain electrode 175 formed on the island-like ohmic contact layer 165 opposite to the source electrode 173 with respect to the gate electrode 123. At this time, one end portion 179 of the data line 171 is extended in width for connection with an external circuit.

그리고 유지 용량을 향상시키기 위해 게이트선(121)과 중첩되어 있는 유지 도전체(177)가 형성되어 있다.In order to improve the storage capacitance, a storage conductor 177 overlapping the gate line 121 is formed.

이러한 데이터선(171)은 접합용 금속 패턴(711)과 배선용 금속 패턴(712)이 순차적으로 적층되어 있는 2중층으로 이루어져 있다.The data line 171 includes a double layer in which the bonding metal pattern 711 and the wiring metal pattern 712 are sequentially stacked.

데이터선(171)과 게이트 절연막(140) 위에는 질화 물질로 이루어진 보호막(180)이 형성되어 있다.A passivation layer 180 made of a nitride material is formed on the data line 171 and the gate insulating layer 140.

보호막(180) 위에는 적색, 녹색 및 청색의 색필터(230R, 230G, 230B)가 형성 되어 있다. 색필터(230R, 230G, 230B)는 각각 데이터선(171)에 의하여 구획되는 화소 열을 따라 세로로 길게 형성되어 있다. 또, 색필터(230R, 230G, 230B)는 이웃하는 색필터(230R, 230G, 230B)가 데이터선(171) 위에서 서로 부분적으로 중첩되어 있어서 데이터선(171) 위에서 돌출부를 이루고 있다. 이때, 돌출부는 4~40°의 경사각을 가지는 테이퍼 구조를 형성되어 있다.Red, green, and blue color filters 230R, 230G, and 230B are formed on the passivation layer 180. The color filters 230R, 230G, and 230B are formed lengthwise along the pixel columns partitioned by the data lines 171, respectively. In the color filters 230R, 230G, and 230B, neighboring color filters 230R, 230G, and 230B partially overlap each other on the data line 171 to form a protruding portion on the data line 171. At this time, the protruding portion has a tapered structure having an inclination angle of 4 to 40 degrees.

게이트선의 폭이 확장되어 있는 끝부분(129)의 위에는 보호막(180)과 함께 게이트 절연막(140)을 관통하여 게이트선의 끝부분(129)을 노출하는 제1 접촉 구멍(181)이 형성되어 있다. 또, 드레인 전극(175)과 유지 도전체(177) 및 데이터선의 폭이 확장되어 있는 끝부분(179)의 위에는 보호막(180)을 관통하여 드레인 전극(175)과 유지 도전체(177) 및 데이터선의 끝부분(179)을 각각 드러내는 제2 내지 제4 접촉 구멍(182, 185, 187)이 형성되어 있다.A first contact hole 181 is formed on the end portion 129 having the width of the gate line extending through the gate insulating layer 140 to expose the end portion 129 of the gate line together with the passivation layer 180. The drain electrode 175, the storage conductor 177, and the end portion 179 of which the width of the data line is extended are passed through the passivation layer 180 to pass through the drain electrode 175, the storage conductor 177, and the data. Second to fourth contact holes 182, 185, and 187 are formed to expose the end portions 179 of the line, respectively.

한편, 색필터(230R, 230G, 230B)는 드레인 전극(175)와 유지 도전체(177) 위에서는 제거되어 있다. 또한, 화소를 구성하지 않는 게이트선의 끝부분(129)과 데이터선의 끝부분(179)에도 색필터(230R, 230G, 230B)를 형성하지 않는다.On the other hand, the color filters 230R, 230G, and 230B are removed on the drain electrode 175 and the storage conductor 177. Also, the color filters 230R, 230G, and 230B are not formed at the end portion 129 of the gate line and the end portion 179 of the data line which do not constitute the pixel.

그리고 보호막(180) 위에는 제3 접촉 구멍(185)와 제4 접촉 구멍(187)을 통하여 드레인 전극(175)과 유지 도전체(177)에 각각 연결되는 화소 전극(190), 제1 접촉 구멍(181)을 통해 게이트선(121)의 한쪽 끝부분(129)과 연결되는 게이트 접촉 보조 부재(81) 및 제2 접촉 구멍(182)을 통해 데이터선(171)의 한쪽 끝부분(179)과 연결되는 데이터 접촉 보조 부재(82)가 형성되어 있다.In addition, the passivation layer 180 is connected to the drain electrode 175 and the storage conductor 177 through the third contact hole 185 and the fourth contact hole 187, respectively. Connected to one end 179 of the data line 171 through the gate contact auxiliary member 81 and the second contact hole 182 connected to one end 129 of the gate line 121 through 181. A data contact assistant member 82 is formed.

여기서, 화소 전극(190) 및 접촉 보조 부재(81, 82)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있다. 또, 화소 전극(190)은 가장자리가 데이터선과 중첩할 정도로 넓게 형성되어 있어서 최대한의 개구율을 확보하고 있다.Here, the pixel electrode 190 and the contact assistants 81 and 82 are made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the pixel electrode 190 is formed so wide that its edge overlaps the data line, thereby ensuring the maximum aperture ratio.

또, 화소 전극(190)의 좌측 변부분은 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 우측 경사면과 일부 중첩되게 형성되어 있다. 따라서 기판(110) 표면에 대하여 5~40°의 경사각을 가지고 있다. The left side portion of the pixel electrode 190 is formed to partially overlap the right inclined surface of the protrusion formed by the overlap of the neighboring color filters 230R, 230G, and 230B. Therefore, it has an inclination angle of 5 to 40 ° with respect to the surface of the substrate 110.

이러한 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조하는 방법을 도 2a 내지 도 5c를 참조하여 상세히 설명한다. A method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention will be described in detail with reference to FIGS. 2A to 5C.

먼저, 도 2a 및 도 2b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 Cr 또는 Mo 합금 등으로 이루어지는 제1 금속층과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속층을 스퍼터링 따위의 방법으로 연속 적층한 후, 사진 식각 공정으로 패터닝하여 제1 금속 패턴(211, 241, 291)과 제2 금속 패턴(212, 242, 292)으로 이루어지는 게이트선(121)을 형성한다.First, as shown in FIGS. 2A and 2B, a sputtering method is performed on a transparent insulating substrate 110 by sputtering a first metal layer made of Cr or Mo alloy or the like and a second metal layer made of Al or Ag alloy having low resistance. After successive lamination, the gate line 121 including the first metal patterns 211, 241, and 291 and the second metal patterns 212, 242, and 292 is formed by patterning by a photolithography process.

이어, 도 3a 내지 도 3c에 도시한 바와 같이, 게이트선(121)을 포함하는 기판(110) 위에 질화 규소 또는 산화 규소를 도포하여 게이트 절연막(140)을 형성한다.3A to 3C, the gate insulating layer 140 is formed by coating silicon nitride or silicon oxide on the substrate 110 including the gate line 121.

이후, 게이트 절연막(140) 위에 불술물이 도핑되지 않은 반도체층 및 n형 불순물이 고농도로 도핑된 반도체층을 화학 기상 증착법을 이용하여 연속 증착한다. 이때, 사용되는 반도체 물질로는 비정질 규소가 있다. 그리고 마스크를 이용한 사진 식각 공정으로 불순물이 도핑된 반도체층과 불순물이 도핑되지 않은 반도체층을 차례로 패터닝하여 게이트 절연막(140) 바로 위에 반도체층(150) 및 저항성 접촉층(160)을 형성한다.Subsequently, the semiconductor layer, which is not doped with impurities, and the semiconductor layer that is heavily doped with n-type impurities are successively deposited on the gate insulating layer 140 using chemical vapor deposition. At this time, the semiconductor material used is amorphous silicon. The semiconductor layer 150 and the ohmic contact layer 160 are formed directly on the gate insulating layer 140 by patterning the semiconductor layer doped with impurities and the semiconductor layer not doped with impurities in a photolithography process using a mask.

다음, 도 4a 및 도 4c에 도시한 바와 같이, 저항성 접촉층(160)을 포함하는 기판 위에 Cr 또는 Mo 합금 등으로 이루어지는 제1 금속층과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속층을 형성한 후, 사진 식각 공정으로 패터닝하여 제1 금속 패턴(711, 731, 751, 791)과 제2 금속 패턴(712, 732, 752, 792)으로 이루어지는 소스 전극(173)과 드레인 전극(175)을 포함하는 데이터선(171)을 형성한다.Next, as shown in FIGS. 4A and 4C, a first metal layer made of Cr or Mo alloy or the like and a second metal layer made of Al or Ag alloy having low resistance are formed on the substrate including the ohmic contact layer 160. Afterwards, the source electrode 173 and the drain electrode 175 including the first metal patterns 711, 731, 751, and 791 and the second metal patterns 712, 732, 752, and 792 are patterned by a photolithography process. A data line 171 is formed.

이어, 소스 전극(173)과 드레인 전극(175)으로 가려지지 않은 저항성 접촉층(160)을 식각하여 소스 전극(173)과 드레인 전극(175) 사이의 섬형 반도체(154)를 드러내고 양쪽으로 분리된 섬형 저항성 접촉 부재(163, 165)를 형성한다. 이때 섬형 반도체(154)의 상층부도 일정 부분이 식각될 수 있다.Subsequently, the ohmic contact layer 160 which is not covered by the source electrode 173 and the drain electrode 175 is etched to expose the island-like semiconductor 154 between the source electrode 173 and the drain electrode 175 and are separated on both sides. The island resistive contact members 163 and 165 are formed. In this case, a portion of the upper layer portion of the island-like semiconductor 154 may be etched.

다음, 도 5a 및 도 5c에 도시한 바와 같이, 데이터선(171) 및 유지 도전체(177)을 포함하는 기판(110) 위에 질화 물질을 도포하여 보호막(180)을 형성한다.Next, as illustrated in FIGS. 5A and 5C, a nitride film is coated on the substrate 110 including the data line 171 and the storage conductor 177 to form the passivation layer 180.

그리고 사진 식각 공정으로 식각하여 드레인 전극(175), 유지 도전체(177) 게이트선 끝부분(129) 및 데이터선 끝부분(179)을 노출하는 제1 내지 제4 접촉 구멍(181, 182, 185, 187)을 형성한다.The first to fourth contact holes 181, 182, and 185 may be etched by a photolithography process to expose the drain electrode 175, the storage conductor 177, the gate line end portion 129, and the data line end portion 179. , 187).

다음, 색소가 첨가된 감광 물질을 도포, 노광 및 현상하는 과정을 3회 반복하여 적, 녹, 청색 색 필터(230R, 230G, 230B)를 형성한다. 이때, 색필터(230R, 230G, 230B)는 각각 데이터선(171)에 의하여 구획되는 화소 열을 따라 세로로 길게 형성되며 색필터(230R, 230G, 230B)는 이웃하는 색필터(230R, 230G, 230B)가 데이터선(171) 위에서 서로 부분적으로 중첩되게 형성하여 데이터선(171) 위에 테이퍼 구조의 돌출부를 형성한다. 또, 테이퍼 구조의 돌출부는 5~40°의 경사각을 가지게 형성한다.Next, the process of applying, exposing and developing the dye-added photosensitive material is repeated three times to form red, green, and blue color filters 230R, 230G, and 230B. In this case, the color filters 230R, 230G, and 230B are formed lengthwise along the pixel columns partitioned by the data lines 171, respectively, and the color filters 230R, 230G, and 230B are neighboring color filters 230R, 230G, and 230B is formed to partially overlap each other on the data line 171 to form a protrusion of a tapered structure on the data line 171. Further, the projecting portion of the tapered structure is formed to have an inclination angle of 5 to 40 degrees.

이어, 제1 내지 제4 접촉 구멍을 포함하는 기판 위에 ITO 또는 IZO 등의 투명한 도전 물질을 증착한 다음 패터닝하여 드레인 전극(175) 및 유지 도전체(177)와 전기적으로 연결되는 화소 전극(190), 게이트선(121)의 한쪽 끝부분(129)과 연결되는 게이트 접촉 보조 부재(81) 및 데이터선(171)의 한쪽 끝부분(179)과 연결되는 데이터 접촉 보조 부재(82)를 형성한다. 이때, 화소 전극(190)은 가장자리가 데이터선(171)과 중첩할 정도로 넓게 형성한다. 또, 화소 전극(190)의 좌측 변부분은 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 우측 경사면과 일부 중첩되게 형성되어 5~40°의 경사각을 가지게 형성한다.Subsequently, the pixel electrode 190 is electrically connected to the drain electrode 175 and the storage conductor 177 by depositing and patterning a transparent conductive material such as ITO or IZO on the substrate including the first to fourth contact holes. The gate contact auxiliary member 81 connected to one end 129 of the gate line 121 and the data contact auxiliary member 82 connected to one end 179 of the data line 171 are formed. In this case, the pixel electrode 190 is formed so that the edge thereof overlaps with the data line 171. In addition, the left side portion of the pixel electrode 190 is partially overlapped with the right inclined surface formed by the overlap of the neighboring color filters 230R, 230G, and 230B to form an inclination angle of 5 to 40 °. .

화소 전극(190)은 제3 접촉 구멍(185)과 제4 접촉 구멍(187)을 통해 드레인 전극(175)과 유지 도전체(177)와 각각 연결되고, 게이트 접촉 보조 부재(81)는 제1 접촉 구멍(181)을 통해 게이트선의 끝부분(129)과 연결되고, 데이터 접촉 보조 부재(82)는 제2 접촉 구멍(182)을 통해 데이터선의 끝부분(179)과 연결된다.(도1a 내지 도1c 참조)The pixel electrode 190 is connected to the drain electrode 175 and the storage conductor 177 through the third contact hole 185 and the fourth contact hole 187, respectively, and the gate contact auxiliary member 81 is formed in the first contact hole. The contact portion 181 is connected to the end portion 129 of the gate line, and the data contact auxiliary member 82 is connected to the end portion 179 of the data line through the second contact hole 182. FIGS. See Figure 1c)

[제2 실시예]Second Embodiment

도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 도 1a의 Ib-Ib', Ic-Ic'선에 대한 단면도이다. 6A and 6B are cross-sectional views taken along lines Ib-Ib 'and Ic-Ic' of FIG. 1A of the thin film transistor substrate according to the second embodiment of the present invention.

도 6a 내지 도6b에 도시한 바와 같이, 제2 실시예에 따른 박막 트랜지스터 기판은 제1 실시예에서 색필터(230R, 230G, 230B)와 화소 전극(190) 사이에 색필터(230R, 230G, 230B)가 형성하는 돌출부를 타고 넘음으로써 돌출부를 형성하는 보호 절연막(79)을 더 포함하는 구조이다.As shown in FIGS. 6A to 6B, the thin film transistor substrate according to the second embodiment may include the color filters 230R, 230G, and 230B between the color filters 230R, 230G, and 230B and the pixel electrode 190 in the first embodiment. It further includes a protective insulating film 79 for forming the protrusion by passing over the protrusion formed by 230B.

이와 같이 보호 절연막(79)을 더 포함하게 되면 후속 공정용 산/알칼리 용액이나 액정 혼합물 등의 후속 공정에 사용되는 화학용액으로부터 색필터(230R, 230G, 230B)을 보호 할 수 있다. 이에 따라서, 화학용액과 색필터(230R, 230G, 230B)의 표면이 반응하여 오염물을 발생시키는 것을 방지할 수 있다.When the protective insulating layer 79 is further included, the color filters 230R, 230G, and 230B may be protected from a chemical solution used in a subsequent process such as an acid / alkali solution for a subsequent process or a liquid crystal mixture. Accordingly, it is possible to prevent the chemical solution and the surfaces of the color filters 230R, 230G, and 230B from reacting to generate contaminants.

이때, 보호 절연막(79)은 아크릴계의 유기 물질 또는 유전율이 낮은 무기 물질을 증착하여 형성한다. 또, 보호 절연막(79)은 하부 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 프로파일을 따라 테이퍼 구조의 돌출부를 형성한다. 이때, 테이퍼 구조는 5~40°의 경사각을 가지고 있다.In this case, the protective insulating layer 79 is formed by depositing an acrylic organic material or an inorganic material having a low dielectric constant. In addition, the protective insulating film 79 forms a tapered structure along the profile of the protrusion formed by overlapping the lower neighboring color filters 230R, 230G, and 230B. At this time, the tapered structure has an inclination angle of 5 to 40 degrees.

[제3 실시예]Third Embodiment

도 7a는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 7b 및 도 7c는 도 7a의 ⅤIIb-ⅤIIb, ⅤIIc-VIIc'선에 대한 단면도이다. 7A is a layout view of a thin film transistor substrate according to a third exemplary embodiment of the present invention, and FIGS. 7B and 7C are cross-sectional views taken along lines VIIb-VIIb and VIIc-VIIc ′ of FIG. 7A.

도 7a 내지 도 7c에 도시한 바와 같이, 절연 기판(110) 바로 위에 게이트선(121) 및 유지 전극선(131)이 형성되어 있다.As shown in FIGS. 7A to 7C, the gate line 121 and the storage electrode line 131 are formed directly on the insulating substrate 110.

유지 전극선(131)은 후술할 화소 전극(190) 및 화소 전극(190)과 연결된 유지 도전체(177)가 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.The storage electrode line 131 overlaps the pixel electrode 190, which will be described later, and the storage conductor 177 connected to the pixel electrode 190, to form a storage capacitor that improves the charge retention ability of the pixel, and the pixel electrode 190 and the gate If the holding capacity generated by the overlap of the lines 121 is sufficient, it may not be formed.

게이트선(121) 및 유지 전극선(131) 위에 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에 반도체층(151)과 저항성 접촉층(160)이 형성되어 있다. 저항성 접촉층(160)은 선형 반도체(151) 위에 그와 같은 패턴으로 형성되어 있는 선형 저항성 접촉 부재(161)와 게이트 전극(124)를 중심으로 하여 양측에 대향하고 있는 두 개의 섬형 저항성 접촉 부재(163, 165)를 포함한다.The gate insulating layer 140 is formed on the gate line 121 and the storage electrode line 131, and the semiconductor layer 151 and the ohmic contact layer 160 are formed on the gate insulating layer 140. The ohmic contact layer 160 is formed on the linear semiconductor 151 in such a pattern and has two island-type ohmic contact members facing each other with respect to the gate electrode 124 and the linear ohmic contact member 161. 163, 165).

그리고 저항성 접촉층(160) 및 게이트 절연막(140) 위에 데이터선(171)이 형성되어 있다. 데이터선(171)은 소스 전극(173)과 드레인 전극(175) 및 데이터선(171)의 한쪽 끝부분(179)을 포함하며, Cr 또는 Mo 합금 등으로 이루어지는 제1 금속층(711, 731, 751, 791)과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속층(712, 732, 752, 792)의 이중층으로 이루어져 있다.The data line 171 is formed on the ohmic contact layer 160 and the gate insulating layer 140. The data line 171 includes a source electrode 173, a drain electrode 175, and one end portion 179 of the data line 171, and includes a first metal layer 711, 731, 751 made of Cr, Mo alloy, or the like. And 791, and a double layer of second metal layers 712, 732, 752, and 792 made of Al or Ag alloy having a low resistance.

데이터선(171)과 유지 도전체(177) 및 저항성 접촉층(160)은 동일한 평면 패턴으로 형성되며, 반도체층(151)도 채널부인 섬형 반도체(154)를 제외하면 동일한 평면 패턴으로 형성되어 있다. 즉, 채널부인 섬형 반도체(154)에서 소스 전극(173)과 드레인 전극(175)이 분리되고, 소스 및 드레인 전극(173, 175) 아래에 위치한 저항성 접촉층(163, 165)도 분리되어 있으나, 채널부인 섬형 반도체(154)는 분리되지 않고 연결되어 박막 트랜지스터의 채널을 형성한다.The data line 171, the storage conductor 177, and the ohmic contact layer 160 are formed in the same planar pattern, and the semiconductor layer 151 is formed in the same planar pattern except for the island type semiconductor 154, which is a channel part. . That is, although the source electrode 173 and the drain electrode 175 are separated from the island type semiconductor 154 serving as the channel part, and the ohmic contact layers 163 and 165 disposed under the source and drain electrodes 173 and 175 are separated, The island semiconductors 154, which are channel portions, are connected without being separated to form channels of the thin film transistors.

보호막(180) 위에는 적색, 녹색 및 청색의 색필터(230R, 230G, 230B)가 형성되어 있다. 색필터(230R, 230G, 230B)는 각각 데이터선(171)에 의하여 구획되는 화소 열을 따라 세로로 길게 형성되어 있다. 또, 색필터(230R, 230G, 230B)는 이웃하는 색필터(230R, 230G, 230B)가 데이터선(171) 위에서 서로 부분적으로 중첩되어 있어서 데이터선(171) 위에서 돌출부를 이루고 있다. 이때, 돌출부는 4~40°의 경사각을 가지는 테이퍼 구조를 형성되어 있다.Red, green, and blue color filters 230R, 230G, and 230B are formed on the passivation layer 180. The color filters 230R, 230G, and 230B are formed lengthwise along the pixel columns partitioned by the data lines 171, respectively. In the color filters 230R, 230G, and 230B, neighboring color filters 230R, 230G, and 230B partially overlap each other on the data line 171 to form a protruding portion on the data line 171. At this time, the protruding portion has a tapered structure having an inclination angle of 4 to 40 degrees.

한편, 색필터(230R, 230G, 230B)는 드레인 전극(175)과 유지 도전체(177) 위에서는 제거되어 있다. 또한, 화소를 구성하지 않는 게이트선의 끝부분(129)과 데이터선의 끝부분(179)에도 색필터(230R, 230G, 230B)를 형성하지 않는다.On the other hand, the color filters 230R, 230G, and 230B are removed on the drain electrode 175 and the storage conductor 177. Also, the color filters 230R, 230G, and 230B are not formed at the end portion 129 of the gate line and the end portion 179 of the data line which do not constitute the pixel.

여기서, 화소 전극(190) 및 접촉 보조 부재(81, 82)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있다. 또, 화소 전극(190)은 가장자리가 데이터선(171)과 중첩할 정도로 넓게 형성되어 있어서 최대한의 개구율을 확보하고 있다.Here, the pixel electrode 190 and the contact assistants 81 and 82 are made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). Further, the pixel electrode 190 is formed so wide that the edge thereof overlaps the data line 171, thereby ensuring the maximum aperture ratio.

또, 화소 전극(190)의 좌측 변부분는 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 우측 경사면과 일부 중첩되게 형성되어 있다. 따라서 기판(110) 표면에 대하여 5~40°의 경사각을 가지고 있다. The left side portion of the pixel electrode 190 is formed to partially overlap the right inclined surface of the protrusion formed by the overlap of the neighboring color filters 230R, 230G, and 230B. Therefore, it has an inclination angle of 5 to 40 ° with respect to the surface of the substrate 110.

그러면 이러한 구조적 특징을 가지는 박막 트랜지스터 제조 방법에 대하여 도 8a 내지 도 12c를 참조하여 상세히 설명한다.Next, a method of manufacturing a thin film transistor having such structural features will be described in detail with reference to FIGS. 8A to 12C.

먼저, 도 8a 내지 도 8c에 도시한 바와 같이, 절연 기판(110) 위에 Cr 또는 Mo 합금 등으로 이루어지는 제1 금속층과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속층을스퍼터링 따위의 방법으로 연속 적층한 후, 사진 식각 공정으로 패터닝하여 제1 금속 패턴(211, 241, 291)과 제2 금속 패턴(212, 242, 292)으로 이루어지는 게이트선(121) 및 유지 전극선(131)을 형성한다.First, as shown in FIGS. 8A to 8C, the first metal layer made of Cr or Mo alloy or the like and the second metal layer made of Al or Ag alloy with low resistance are continuously formed on the insulating substrate 110 by a method such as sputtering. After lamination, the gate line 121 and the storage electrode line 131 formed of the first metal patterns 211, 241, and 291 and the second metal patterns 212, 242, and 292 are formed by patterning by a photolithography process.

여기서, 게이트선(121)은 가로방향으로 길게 형성되어 있으며, 게이트선(121)의 일부분인 게이트 전극(124)을 포함한다. 이 때, 게이트선(121)의 한쪽 끝부분(129)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. 유지 전극 선(131)은 후술할 화소 전극(190) 및 화소 전극(190)과 연결된 유지 도전체(177)가 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.The gate line 121 is formed to be elongated in the horizontal direction and includes a gate electrode 124 that is a part of the gate line 121. At this time, one end portion 129 of the gate line 121 is extended in width for connection with an external circuit. The storage electrode line 131 overlaps the pixel electrode 190, which will be described later, and the storage conductor 177 connected to the pixel electrode 190, to form a storage capacitor that improves charge storage capability of the pixel. If the storage capacitance generated by the overlap of the gate lines 121 is sufficient, it may not be formed.

이어, 도 9a 및 도 9b에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131) 위에 질화 규소로 이루어진 게이트 절연막(140), 불순물이 도핑되지 않은 비정질 규소층(150), 불순물이 도핑된 반도체층(160)을 화학 기상 증착법으로 순차적으로 적층한다. 이어 Cr 또는 Mo 합금 등으로 이루어지는 제1 금속층(701)과 저항이 작은 Al 또는 Ag 합금 등으로 이루어지는 제2 금속층(702)을 스퍼터링 따위의 방법으로 연속 적층한다.9A and 9B, the gate insulating layer 140 made of silicon nitride, the amorphous silicon layer 150 which is not doped with impurities, and the impurities are doped on the gate line 121 and the storage electrode line 131. The semiconductor layers 160 are sequentially stacked by chemical vapor deposition. Subsequently, the first metal layer 701 made of Cr or Mo alloy or the like and the second metal layer 702 made of Al or Ag alloy having a low resistance are successively laminated by a method such as sputtering.

도 10a 및 도 10b에 도시한 바와 같이, 제2 금속층(702) 바로 위에 감광막(PR)을 형성한 후 노광하여 두께 전체가 감광된 부분과 두께의 일부만 감광된 부분을 가지는 감광막 패턴(PR)을 형성한다. As shown in FIGS. 10A and 10B, after the photoresist film PR is formed directly on the second metal layer 702, the photoresist film pattern PR having a portion where the entire thickness is exposed and a portion where the thickness is partially exposed is formed. Form.

이어서 감광막 패턴(PR)을 현상하면 박막 트랜지스터의 채널부, 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 부분(A)은 데이터 배선이 형성될 부분(B)에 위치한 부분보다 두께가 작게 되고, 기타 부분의 감광막은 모두 제거된다. 이때, 채널부에 남아 있는 감광막의 두께와 데이터 배선부에 남아 있는 감광막의 두께는 전자의 두께가 후자의 두께의 1/2 이하가 되록록 하는 것이 바람직하며, 예를 들면, 4000Å 이하인 것이 좋다.Subsequently, when the photoresist pattern PR is developed, a portion A positioned between the channel portion of the thin film transistor, that is, the source electrode 173 and the drain electrode 175 is thicker than the portion positioned in the portion B where the data line is to be formed. It becomes small and all the photosensitive films of other parts are removed. At this time, the thickness of the photosensitive film remaining in the channel portion and the thickness of the photosensitive film remaining in the data wiring portion is preferably such that the former thickness is 1/2 or less of the latter thickness, for example, 4000 kPa or less.

도 11a 내지 도 11c에 도시한 바와 같이, 감광막 패턴(PR) 및 그 하부의 막 들, 즉 제1 및 제2 금속층(701, 702), 비정질 규소층(150) 및 불순물이 도핑된 반도체층(160)을 순차적으로 식각하여 제1 금속 패턴(711, 731, 751, 791)과 제2 금속 패턴(712, 732, 752, 792))으로 이루어지는 데이터 배선(171, 173, 175, 179) 및 저항성 접촉층(161, 163, 165, 169), 반도체층(151, 154, 159)을 형성한다.As shown in FIGS. 11A to 11C, the photoresist pattern PR and the films below it, that is, the first and second metal layers 701 and 702, the amorphous silicon layer 150, and the semiconductor layer doped with impurities ( Data lines 171, 173, 175, and 179 formed of the first metal patterns 711, 731, 751, and 791 and the second metal patterns 712, 732, 752, and 792 are sequentially etched and resistive. The contact layers 161, 163, 165, and 169 and the semiconductor layers 151, 154, and 159 are formed.

좀더 구체적으로 설명하면, 감광막 패턴(PR)을 마스크로 하는 식각은 다단계로 이루어진다. 먼저 감광막 패턴(PR)이 형성되지 않은 영역(제3 부분 : C)을 습식 식각하여 제2 금속층(702)과 제1 금속층(701)을 제거함으로써 불순물이 도핑된 반도체층(160)을 노출한다. 이때 습식 식각은 초산, 인산, 질산을 적정 비율로 배합한 산을 사용하여 동시에 제2 금속층(702) 및 제1 금속층(701)을 식각한다. In more detail, the etching using the photoresist pattern PR as a mask is performed in multiple steps. First, the semiconductor layer 160 doped with impurities is exposed by wet etching a region (third portion C) where the photoresist pattern PR is not formed to remove the second metal layer 702 and the first metal layer 701. . At this time, the wet etching is performed to etch the second metal layer 702 and the first metal layer 701 at the same time by using an acid in which acetic acid, phosphoric acid and nitric acid are mixed in an appropriate ratio.

이후 제1 부분(A)의 감광막 패턴(PR)과 함께 제3 부분(C)의 불순물이 도핑된 반도체층(160) 및 불순물이 도핑되지 않은 반도체층(150)을 건식 식각하여 반도체층을 완성하고 채널부가 분리되지 않은 저항성 접촉층을 형성한다. 이때 제2 부분(B)의 감광층도 일부 식각 된다. Thereafter, the semiconductor layer 160 is dry-etched together with the photoresist pattern PR of the first portion A, and the semiconductor layer 160 doped with impurities in the third portion C and the semiconductor layer 150 without impurities are completed. And a resistive contact layer in which the channel portions are not separated. At this time, the photosensitive layer of the second part B is also partially etched.

다음, 감광층을 애싱하여 제1 부분(A)을 제거함으로써 채널부 상부의 제2 금속층(702)을 노출한다. Next, the photosensitive layer is ashed to remove the first portion A, thereby exposing the second metal layer 702 over the channel portion.

이어서, 제1 부분(A)의 제2 금속층(702), 제1 금속층(701) 및 불순물이 도핑된 반도체층(160)을 식각하여 제1 금속 패턴(711, 731, 751, 791)과 제2 금속 패턴(712, 732, 752, 792)으로 이루어지는 데이터 배선(171, 173, 175, 179) 및 저항성 접촉층(161, 163, 165, 169), 반도체층(151, 154, 159)을 형성한다. 이때 제1 부분(A)의 반도체층(150) 및 제2 부분(B)의 감광막 패턴(PR)의 일부가 식각될 수 있다. 이어서 제2 부분(B)의 감광층(PR)을 제거한다.Subsequently, the second metal layer 702, the first metal layer 701, and the semiconductor layer 160 doped with impurities are etched to form the first metal patterns 711, 731, 751, and 791. Data wirings 171, 173, 175, and 179 formed of two metal patterns 712, 732, 752, and 792, ohmic contact layers 161, 163, 165, and 169, and semiconductor layers 151, 154, and 159 are formed. do. In this case, a portion of the semiconductor layer 150 of the first portion A and the photoresist pattern PR of the second portion B may be etched. Subsequently, the photosensitive layer PR of the second part B is removed.

도 12a 내지 12c에 도시한 바와 같이, 데이터선(171) 및 유지 도전체(177)을 포함하는 기판(110) 위에 질화 물질을 도포하여 보호막(180)을 형성한다.As shown in FIGS. 12A to 12C, a nitride film is coated on the substrate 110 including the data line 171 and the storage conductor 177 to form the passivation layer 180.

다음, 색소가 첨가된 감광 물질을 도포, 노광 및 현상하는 과정을 3회 반복하여 적, 녹, 청색 색 필터(230R, 230G, 230B)를 형성한다. 이때, 색필터(230R, 230G, 230B)는 각각 데이터선(171)에 의하여 구획되는 화소 열을 따라 세로로 길게 형성되며 색필터(230R, 230G, 230B)는 이웃하는 색필터(230R, 230G, 230B)가 데이터선(171) 위에서 서로 부분적으로 중첩되게 형성하여 데이터선(171) 위에 테이퍼 구조의 돌출부를 형성한다. 또, 테이퍼 구조의 돌출부는 5~40°의 경사각을 가지게 형성한다. Next, the process of applying, exposing and developing the dye-added photosensitive material is repeated three times to form red, green, and blue color filters 230R, 230G, and 230B. In this case, the color filters 230R, 230G, and 230B are formed lengthwise along the pixel columns partitioned by the data lines 171, respectively, and the color filters 230R, 230G, and 230B are neighboring color filters 230R, 230G, and 230B is formed to partially overlap each other on the data line 171 to form a protrusion of a tapered structure on the data line 171. Further, the projecting portion of the tapered structure is formed to have an inclination angle of 5 to 40 degrees.

화소 전극(190)은 제3 접촉 구멍(185)과 제4 접촉 구멍(187)을 통해 드레인 전극(175)과 유지 도전체(177)와 각각 연결되고, 게이트 접촉 보조 부재(81)는 제1 접촉 구멍(181)을 통해 게이트선의 끝부분(129)과 연결되고, 데이터 접촉 보조 부재(82)는 제2 접촉 구멍(182)을 통해 데이터선의 끝부분(179)과 연결된다.(도7a 내지 도7c 참조)The pixel electrode 190 is connected to the drain electrode 175 and the storage conductor 177 through the third contact hole 185 and the fourth contact hole 187, respectively, and the gate contact auxiliary member 81 is formed in the first contact hole. The contact portion 181 is connected to the end portion 129 of the gate line, and the data contact auxiliary member 82 is connected to the end portion 179 of the data line through the second contact hole 182. FIGS. See Figure 7c)

[제4 실시예][Example 4]

도 13a 및 도 13b는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 도 7a의 VIIb-VIIb', VIIc-VIIc'선에 대한 단면도이다.13A and 13B are cross-sectional views taken along lines VIIb-VIIb 'and VIIc-VIIc' of FIG. 7A of the thin film transistor substrate according to the fourth embodiment of the present invention.

도 13a 내지 도13b에 도시한 바와 같이, 제4 실시예에 따른 박막 트랜지스터 기판은 제3 실시예에서 색필터(230R, 230G, 230B)가 형성하는 돌출부를 타고 넘음으로써 돌출부를 형성하는 보호 절연막(79)을 더 포함하는 구조이다.As shown in FIGS. 13A to 13B, the thin film transistor substrate according to the fourth embodiment may pass through the protrusions formed by the color filters 230R, 230G, and 230B in the third embodiment to form protrusions. 79) is further included.

이와 같이 보호 절연막(79)을 더 포함하게 되면 후속 공정용 산/알칼리 용액이나 액정 혼합물 등의 후속 공정에 사용되는 화학용액으로부터 색필터(230R, 230G, 230B)을 보호 할 수 있게 된다. 이에 따라서 화학용액과 색필터(230R, 230G, 230B)의 표면이 반응하여 오염물을 발생시키는 것을 방지할 수 있다.When the protective insulating layer 79 is further included, the color filters 230R, 230G, and 230B may be protected from the chemical solution used in the subsequent process, such as an acid / alkali solution for a subsequent process or a liquid crystal mixture. Accordingly, the surface of the chemical solution and the color filters 230R, 230G, and 230B may be prevented from reacting to generate contaminants.

이때, 보호 절연막(79)은 아크릴계의 유기 물질 또는 유전율이 낮은 무기 물질을 증착하여 형성한다. 또, 보호 절연막(79)은 하부 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 프로파일을 따라 테이퍼 구조의 돌출부를 형성한다. 이때, 테이퍼 구조는 5~40°의 경사각을 가지고 있다. In this case, the protective insulating layer 79 is formed by depositing an acrylic organic material or an inorganic material having a low dielectric constant. In addition, the protective insulating film 79 forms a tapered structure along the profile of the protrusion formed by overlapping the lower neighboring color filters 230R, 230G, and 230B. At this time, the tapered structure has an inclination angle of 5 to 40 degrees.

그러면, 상술한 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 있어서 이웃하는 색필터의 중첩에 의하여 형성되어 있는 돌출부의 경사면을 따라 일측 변부분이 경사각을 가지는 화소 전극의 시뮬레이션 결과를 나타낸 시뮬레이션 도면을 참고로 하여 더욱 상세하게 설명하기로 한다.Then, in the above-described thin film transistor substrate according to the exemplary embodiment of the present invention, a simulation diagram showing a simulation result of a pixel electrode having one side edge portion having an inclination angle along an inclined surface of a protrusion formed by overlapping of neighboring color filters is shown. It will be described in more detail for reference.

도 14는 본 발명의 실시예에 따른 액정 표시 장치의 시뮬레이션 결과를 나타내는 시뮬레이션 도면이다.14 is a simulation diagram illustrating a simulation result of a liquid crystal display according to an exemplary embodiment of the present invention.

도 14에 도시한 바와 같이, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 있어서, 데이터선(171) 상부에 이웃하는 색필터(230R, 230B)의 중첩에 의하여 형성되는 돌출부와 일부분이 중첩되게 형성되는 화소 전극(190)의 일측 변부분이 돌출부의 경사각에 의하여 5~40°의 경사각을 가지게 형성하면 광 누설을 나타내는 그래프에서 나타나듯이 데이터선(171) 상부에서 광 누설의 세기를 낮출 수 있다.As shown in FIG. 14, in the thin film transistor substrate according to the exemplary embodiment of the present invention, a portion of the thin film transistor substrate overlaps the protrusion formed by the overlap of the color filters 230R and 230B adjacent to the data line 171. If one side portion of the pixel electrode 190 is formed to have an inclination angle of 5 to 40 ° due to the inclination angle of the protrusion, the intensity of light leakage may be lowered on the data line 171 as shown in a graph indicating light leakage. .

제1 내지 제4 실시예는 TN 모드를 적용하는 본 발명에 따른 박막 트랜지스터 표시판에 관한 것이며, 본 발명에 따른 박막 트랜지스터 표시판은 VA 모드를 적용할 수도 있다. 이에 대하여 도 15 내지 도 19를 참조하여 상세하게 설명한다.The first to fourth embodiments relate to a thin film transistor array panel according to the present invention that applies a TN mode, and the thin film transistor array panel according to the present invention may also apply a VA mode. This will be described in detail with reference to FIGS. 15 to 19.

[제5 실시예][Fifth Embodiment]

도 15는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 16은 본 발명의 제5 실시예에 따른 색필터 기판의 배치도이고, 도 17은 본 발명의 제5 실시예에 따른 액정 표시 장치의 배치도이고, 도 18은 본 발명의 제5 실시예에 따른 액정 표시 장치의 도 17의 XVII-XVII'선에 따른 단면도이다.FIG. 15 is a layout view of a thin film transistor substrate according to a fifth exemplary embodiment of the present invention, FIG. 16 is a layout view of a color filter substrate according to a fifth exemplary embodiment of the present invention, and FIG. 17 is a fifth exemplary embodiment of the present invention. 18 is a layout view of a liquid crystal display, and FIG. 18 is a cross-sectional view taken along line XVII-XVII ′ of FIG. 17 of a liquid crystal display according to a fifth exemplary embodiment of the present invention.

액정 표시 장치는 하부 기판(110)과 이와 마주보고 있는 상부 기판(210) 및 하부 기판(110)과 상부 기판(210) 사이에 주입되어 기판(110, 210)에 대하여 수직으로 배향되어 있는 액정 분자를 포함하는 액정층(3)으로 이루어진다.The liquid crystal display device is a liquid crystal molecule that is injected between the lower substrate 110 and the upper substrate 210 facing the lower substrate 110 and the lower substrate 110 and the upper substrate 210 and vertically aligned with respect to the substrates 110 and 210. It consists of a liquid crystal layer 3 comprising a.

유리등의 투명한 절연 물질로 이루어진 하부 기판(110) 위에는 ITO(indium tin oxide)나 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있으며 제1 도메인 분할 수단인 절개 패턴(91, 92, 93, 94, 95)을 가지고 있는 화소 전극(190)이 형성되어 있고, 각 화소 전극(190)은 박막 트랜지스터에 연결되어 화상 신호 전압을 인가 받는다. 이 때, 박막 트랜지스터는 주사 신호를 전달하는 게이트선(121)과 화상 신호를 전달하는 데이터선(171)에 각각 연결되어 주사 신호에 따라 화소 전극(190)을 온(on)오프(off)한다. 또, 하부 기판(110)의 아래 면에는 하부 편광판(12)이 부착되어 있다. 여기서, 화소 전극(190)은 반사형 액정 표시 장치인 경우 투명한 물질로 이루어지지 않을 수도 있고, 이 경우에는 하부 편광판(12)도 불필요하게 된다.The lower substrate 110 made of a transparent insulating material such as glass is made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the incision patterns 91, 92, 93, Pixel electrodes 190 having 94 and 95 are formed, and each pixel electrode 190 is connected to a thin film transistor to receive an image signal voltage. In this case, the thin film transistor is connected to the gate line 121 for transmitting the scan signal and the data line 171 for transmitting the image signal, respectively, to turn on and off the pixel electrode 190 according to the scan signal. . The lower polarizer 12 is attached to the lower surface of the lower substrate 110. Here, the pixel electrode 190 may not be made of a transparent material in the case of a reflective liquid crystal display, and in this case, the lower polarizer 12 is also unnecessary.

역시 유리등의 투명한 절연 물질로 이루어진 상부 기판(210)의 아래 면에 빛샘을 방지하기 위한 블랙 매트릭스(220)와 적(R), 녹(G), 청(B)의 색필터(230R, 230G, 230B) 및 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(270)이 형성되어 있다. 여기서, 공통 전극(270)에는 제2 도메인 분할 수단인 절개 패턴(271, 272, 273, 274, 275, 276)이 형성되어 있다. 블랙 매트릭스(220)는 화소 영역의 둘레 부분뿐만 아니라 공통 전극(270)의 제2 도메인 분할 수단과 중첩하는 부분에도 형성할 수 있다. 이는 제1 및 제2 도메인 분할 수단인 절개 패턴으로 인하여 발생하는 빛샘을 방지하기 위함이다. 또, 상부 기판의 위에 면에는 상부 편광판(22)이 배치되어 있다.Also, a black matrix 220 and red (R), green (G), and blue (B) color filters 230R and 230G to prevent light leakage on the lower surface of the upper substrate 210 made of a transparent insulating material such as glass. , 230B) and a common electrode 270 formed of a transparent conductive material such as ITO or IZO. Here, the cutting patterns 271, 272, 273, 274, 275 and 276 as second domain dividing means are formed in the common electrode 270. The black matrix 220 may be formed not only in the peripheral portion of the pixel region but also in the portion overlapping with the second domain dividing means of the common electrode 270. This is to prevent light leakage caused by the cutting patterns which are the first and second domain dividing means. Moreover, the upper polarizing plate 22 is arrange | positioned on the surface of an upper substrate.

그러면 본 발명의 제5 실시예에 따른 액정 표시 장치에 대하여 좀 더 상세히 설명한다.Next, a liquid crystal display according to a fifth exemplary embodiment of the present invention will be described in more detail.

하부의 절연 기판(110) 위에 게이트선(121)이 형성되어 있다. 게이트선(121)은 가로방향으로 길게 형성되어 있으며, 게이트선(121)의 일부분인 게이트 전극(124)을 포함한다. 이 때, 게이트선(121)의 한쪽 끝부분(129)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. The gate line 121 is formed on the lower insulating substrate 110. The gate line 121 is elongated in the horizontal direction and includes a gate electrode 124 that is a part of the gate line 121. At this time, one end portion 129 of the gate line 121 is extended in width for connection with an external circuit.

또, 게이트선(121)은 단일층으로 형성할 수도 있지만, 이중층이나 삼중층으로 형성할 수도 있다.The gate line 121 may be formed of a single layer, but may be formed of a double layer or a triple layer.

그리고 게이트선(121)을 포함하는 기판 전면에 질화규소(SiNX) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNX) is formed on the entire surface of the substrate including the gate line 121.

게이트 절연막(140)의 위에는 비정질 규소 등으로 이루어진 반도체층(150)이 형성되어 있다. 반도체층(150)은 세로 방향으로 길게 형성되어 있는 선형 반도체(151)와 선형 반도체(151)에서 돌출되어 있으며 게이트 전극(124)과 대응되는 부분에 형성되어 있는 섬형 반도체(154)를 포함한다.A semiconductor layer 150 made of amorphous silicon or the like is formed on the gate insulating layer 140. The semiconductor layer 150 includes a linear semiconductor 151 that is elongated in the longitudinal direction, and an island-type semiconductor 154 that protrudes from the linear semiconductor 151 and is formed at a portion corresponding to the gate electrode 124.

반도체층(150) 위에는 비정질 규소와 같은 반도체 물질에 n형 불순물을 고농도로 도핑하여 형성한 저항성 접촉층(160)이 형성되어 있다. 저항성 접촉층(160)은 선형 반도체(151) 위에 그와 같은 패턴으로 형성되어 있는 선형 저항성 접촉 부재(161)와 게이트 전극(124)를 중심으로 하여 양측에 대향하고 있는 두 개의 섬형 저항성 접촉 부재(163, 165)를 포함한다. An ohmic contact layer 160 formed by doping a high concentration of n-type impurities to a semiconductor material such as amorphous silicon is formed on the semiconductor layer 150. The ohmic contact layer 160 is formed on the linear semiconductor 151 in such a pattern and has two island-type ohmic contact members facing each other with respect to the gate electrode 124 and the linear ohmic contact member 161. 163, 165).

데이터선(171)은 게이트선(121)과 수직으로 교차하여 화소 영역을 정의하고, 데이터선(171)의 분지이며 저항성 접촉층(163)에도 연결되는 소스 전극(173), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대편 섬형 저항성 접촉층(165) 위에 형성되어 있는 드레인 전극(175)을 포함한다. 이 때, 데이터선(171)의 한쪽 끝부분(179)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. The data line 171 vertically intersects the gate line 121 to define a pixel region, is a branch of the data line 171, and is connected to the ohmic contact layer 163 and the source electrode 173 and the source electrode 173. And a drain electrode 175 formed on the island-like ohmic contact layer 165 opposite to the source electrode 173 with respect to the gate electrode 123. At this time, one end portion 179 of the data line 171 is extended in width for connection with an external circuit.

또 데이터선(171)도 게이트선(121)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다.The data line 171 may be formed of a single layer like the gate line 121, but may also be formed of a double layer or a triple layer.

데이터선(171)과 게이트 절연막(140) 위에는 질화 물질로 이루어진 보호막(180)이 형성되어 있다. A passivation layer 180 made of a nitride material is formed on the data line 171 and the gate insulating layer 140.

보호막(180) 위에는 적색, 녹색 및 청색의 색필터(230R, 230G, 230B)가 형성되어 있다. 색필터(230R, 230G, 230B)는 각각 데이터선(171)에 의하여 구획되는 화소 열을 따라 세로로 길게 형성되어 있다. 또, 색필터(230R, 230G, 230B)는 이웃하는 색필터(230R, 230G, 230B)가 데이터선(171) 위에서 서로 부분적으로 중첩되어 있어서 데이터선(171) 위에서 돌출부를 이루고 있다. 이때, 돌출부는 5~40°의 경사각을 가지는 테이퍼 구조를 형성되어 있다.Red, green, and blue color filters 230R, 230G, and 230B are formed on the passivation layer 180. The color filters 230R, 230G, and 230B are formed lengthwise along the pixel columns partitioned by the data lines 171, respectively. In the color filters 230R, 230G, and 230B, neighboring color filters 230R, 230G, and 230B partially overlap each other on the data line 171 to form a protruding portion on the data line 171. At this time, the protruding portion has a tapered structure having an inclination angle of 5 to 40 degrees.

게이트선의 폭이 확장되어 있는 끝부분(129)의 위에는 보호막(180)과 함께 게이트 절연막(140)을 관통하여 게이트선의 끝부분(129)을 노출하는 제1 접촉 구멍(181)이 형성되어 있다. 또, 드레인 전극(175) 및 데이터선의 폭이 확장되어 있는 끝부분(179)의 위에는 보호막(180)을 관통하여 드레인 전극(175)과 데이터선의 끝부분(179)을 각각 드러내는 제2 내지 제3 접촉 구멍(185, 182)이 형성되어 있다.A first contact hole 181 is formed on the end portion 129 having the width of the gate line extending through the gate insulating layer 140 to expose the end portion 129 of the gate line together with the passivation layer 180. In addition, the second through third penetrating through the passivation layer 180 to expose the drain electrode 175 and the end portion 179 of the data line, respectively, on the drain electrode 175 and the end portion 179 where the width of the data line is extended. Contact holes 185 and 182 are formed.

그리고 보호막(180) 위에는 제3 접촉 구멍(185)와 제4 접촉 구멍(187)을 통하여 드레인 전극(175)과 유지 도전체(177)에 각각 연결되는 화소 전극(190), 제1 접촉 구멍(181)을 통해 게이트선(121)의 한쪽 끝부분(129)과 연결되는 게이트 접촉 보조 부재(81) 및 제2 접촉 구멍(182)을 통해 데이터선(171)의 한쪽 끝부분(179)과 연결되는 데이터 접촉 보조 부재(82)가 형성되어 있다. 또, 화소 전극(190)은 가장자리가 데이터선과 중첩할 정도로 넓게 형성되어 있어서 최대한의 개구율을 확보하고 있다. 또, 화소 전극(190)의 데이터선과 인접하는 변부분은 이웃하는 색필터(230R, 230G, 230B)의 중첩에 의하여 형성되어 있는 돌출부의 경사면과 일부분 중첩되게 형성되어 5~40°의 경사각을 가지고 있다.In addition, the passivation layer 180 is connected to the drain electrode 175 and the storage conductor 177 through the third contact hole 185 and the fourth contact hole 187, respectively. Connected to one end 179 of the data line 171 through the gate contact auxiliary member 81 and the second contact hole 182 connected to one end 129 of the gate line 121 through 181. A data contact assistant member 82 is formed. In addition, the pixel electrode 190 is formed so wide that its edge overlaps the data line, thereby ensuring the maximum aperture ratio. In addition, the side portion adjacent to the data line of the pixel electrode 190 is partially overlapped with the inclined surface of the protrusion formed by the overlap of the neighboring color filters 230R, 230G, and 230B, and has an inclination angle of 5 to 40 °. have.

화소 전극(190)과 접촉 보조 부재(81, 82)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어져 있다. 화소 전극(190)은 제1 도메인 분할 수단에 의하여 다수개의 소도메인으로 분할되어 있다. 이때, 화소 전극에 형성되어 있는 제1 도메인 분할 수단은 화소 영역의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선 절개부(91, 92, 94, 95) 및 가로 방향으로 뻗은 절개부와 그로부터 뻗어나가 있으며 사선 절개부(91, 92, 94, 95)와 각각 나란한 가지 절개부를 가지는 중앙 절개부(93)로 이루어져 있다. 이 때, 사선 절개부(91, 92)와 사선 절개부(94, 95)는 서로 수직을 이루고 있다. 이는 프린지 필드의 방향을 4 방향으로 고르게 분산시키기 위함이다. 도 1에서는 제1 도메인 분할 수단이 6개로 도시되어 있으나 이들 도메인 분할 수단의 수는 필요에 따라 변경될 수 있다.The pixel electrode 190 and the contact auxiliary members 81 and 82 are made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). The pixel electrode 190 is divided into a plurality of small domains by the first domain dividing means. At this time, the first domain dividing means formed on the pixel electrode extends from the diagonal cutouts 91, 92, 94, 95 and the horizontally cutouts formed in the diagonal direction in the upper and lower portions of the pixel region, respectively. It is composed of a central incision 93 having a branch incision parallel to the diagonal incision (91, 92, 94, 95), respectively. At this time, the diagonal cutouts 91 and 92 and the diagonal cutouts 94 and 95 are perpendicular to each other. This is to evenly distribute the direction of the fringe field in four directions. In FIG. 1, six first domain dividing means are shown, but the number of these domain dividing means can be changed as necessary.

또, 색필터(230R, 230G, 230B)의 위에는 게이트선(121)을 건너 유지 전극(133a)과 유지 전극선(131)을 연결하는 유지 배선 연결 다리(84)가 형성되어 있다. 유지 배선 연결 다리(84)는 보호막(180)과 게이트 절연막(140)에 걸쳐 형성되어 있는 접촉구(183, 184)를 통하여 유지 전극(133a) 및 유지 전극선(131)에 접촉하고 있다. 유지 배선 연결 다리(84)는 다리부 금속편(172)과 중첩하고 있다. 유지 배선 연결 다리(84)는 하부 기판(110) 위의 유지 배선 전체를 전기적으로 연결하는 역할을 하고 있다. 이러한 유지 배선은 필요할 경우 게이트선(121)이나 데이터선(171)의 결함을 수리하는데 이용할 수 있고, 다리부 금속편(172)은 이러한 수리를 위하여 레이저를 조사할 때, 게이트선(121)과 유지 배선 연결 다리(84)의 전기적 연결을 보조하기 위하여 형성한다.On the color filters 230R, 230G, and 230B, a sustain wiring connecting leg 84 is formed which crosses the gate line 121 and connects the sustain electrode 133a and the sustain electrode line 131. The storage wiring connecting bridge 84 is in contact with the storage electrode 133a and the storage electrode line 131 through the contact holes 183 and 184 formed over the passivation layer 180 and the gate insulating layer 140. The sustain wiring connection leg 84 overlaps the leg metal piece 172. The sustain wiring connection bridge 84 serves to electrically connect the entire sustain wiring on the lower substrate 110. This holding wiring can be used to repair the defect of the gate line 121 or the data line 171, if necessary, and the leg metal piece 172 is held with the gate line 121 when irradiating a laser for such repair. It is formed to assist the electrical connection of the wiring connection bridge (84).

상부의 절연 기판(210) 위에는 아래 면에 빛샘을 방지하기 위한 크롬 단일층이나 크롬과 산화 크롬의 이중층 또는 검은색 안료가 첨가된 유기 물질로 이루어진 블랙 매트릭스(220)가 형성되어 있다. On the upper insulating substrate 210, a black matrix 220 made of a single layer of chromium for preventing light leakage, a double layer of chromium and chromium oxide, or an organic material to which black pigment is added is formed on the lower surface of the insulating substrate 210.

블랙 매트릭스(220) 위에는 적, 녹, 청색의 색필터(230)가 형성되어 있다. 이때 적, 녹, 청색의 색필터(230)는 블랙 매트릭스(220)에 의하여 구획된 각 화소 영역마다 하나씩 형성되어 있다. The red, green, and blue color filters 230 are formed on the black matrix 220. At this time, one red, green, and blue color filter 230 is formed for each pixel area partitioned by the black matrix 220.

색필터(230) 위에는 오버코트막(250)이 형성되어 있다. 오버코트막(250)은 그 위에 형성되는 공통 전극(240)의 절개부(271, 272, 273, 274, 275, 276)를 통하여 색필터(230)가 노출되는 것을 방지하기 위한 것이다.An overcoat layer 250 is formed on the color filter 230. The overcoat layer 250 is to prevent the color filter 230 from being exposed through the cutouts 271, 272, 273, 274, 275 and 276 of the common electrode 240 formed thereon.

오버코트막(250) 위에는 투명한 도전 물질로 이루어지며 제2 도메인 분할 수단을 가지는 공통 전극(240)이 형성되어 있다. 제2 도메인 분할 수단은 공통 전극(240)이 가지는 절개부(271, 272, 273, 274, 275, 276)이다.The common electrode 240 made of a transparent conductive material and having a second domain division means is formed on the overcoat layer 250. The second domain dividing means is a cutout 271, 272, 273, 274, 275, 276 of the common electrode 240.

여기서, 공통 전극(270)의 제2 도메인 분할 수단은 화소 전극(190)의 제1 도메인 분할 수단을 가운데에 끼고 제1 도메인 분할 수단과 나란하게 형성되어 있다. 즉, 제2 도메인 분할 수단 또한 공통 전극(270)의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선 절개부(271, 272, 275, 276) 및 가로 방향으로 뻗은 절개부와 그로부터 뻗어나가 있으며 사선 절개부(271, 272, 275, 276)와 각각 나란한 가지 절개부를 가지는 중앙 절개부(273, 274)로 이루어져 있다. 이 때, 사선 절개부(271, 272)와 사선 절개부(275, 276)는 서로 수직을 이루고 있다. 이는 프린지 필드의 방향을 4 방향으로 고르게 분산시키기 위함이다. 도 2에서는 제2 도메인 분할 수단이 6개로 도시되어 있으나 이들 도메인 분할 수단의 수는 필요에 따라 변경될 수 있다.Here, the second domain dividing means of the common electrode 270 is formed in parallel with the first domain dividing means with the first domain dividing means of the pixel electrode 190 in the center. That is, the second domain dividing means also includes diagonal cutouts 271, 272, 275, and 276 formed in diagonal directions on the upper and lower portions of the common electrode 270, and cutouts extending in the horizontal direction and diagonal cuts. And a central incision 273, 274 having branch incisions parallel to the portions 271, 272, 275, 276, respectively. At this time, the diagonal cutouts 271 and 272 and the diagonal cutouts 275 and 276 are perpendicular to each other. This is to evenly distribute the direction of the fringe field in four directions. In FIG. 2, six second domain dividing means are shown, but the number of these domain dividing means may be changed as necessary.

따라서, 이러한 구조를 가지는 액정 표시 장치는 상하 기판 사이에 주입되 어 전계 인가 전에는 수직 배향 되어 있던 액정 분자의 방향자가 전계가 인가되면 상하 기판의 전압가 발생하면서 데이터선 반대 방향으로 기울어져 발생하는 빛샘 현상을 화소 전극의 양측 끝단부가 가지는 5~40°의 경사각에 의하여 액정 방향자를 정상 방향으로 기울어지게 제어할 수 있게 되어 데이터선 상부에서 빛샘 현상이 발생되는 것을 방지하게 된다. Therefore, the liquid crystal display having such a structure is injected between the upper and lower substrates, the light leakage phenomenon occurs when the director of the liquid crystal molecules that were vertically aligned before applying the electric field is inclined in the opposite direction to the data line while the voltage of the upper and lower substrates is generated. The liquid crystal director can be inclined in the normal direction by the inclination angle of 5 to 40 ° of both ends of the pixel electrode, thereby preventing light leakage from occurring on the data line.

[제6 실시예] [Example 6]

도 19에 도시한 바와 같이, 제6 실시예에 따른 박막 트랜지스터 기판은 제5 실시예에서 색필터(230R, 230G, 230B)가 형성하는 돌출부를 타고 넘음으로써 돌출부를 형성하는 보호 절연막(79)을 더 포함하는 구조이다.As shown in FIG. 19, the thin film transistor substrate according to the sixth embodiment passes through the protruding portions formed by the color filters 230R, 230G, and 230B in the fifth embodiment to pass through the protective insulating layer 79 forming the protruding portions. It is a structure that includes more.

기술된 바와 같이 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지 만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail as described above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are provided. It also belongs to the scope of the present invention.

이상과 같은 구성을 통하여 액정 표시 장치의 디스클리네이션 라인에서 빛샘 현상이 발생하는 것을 방지 할 수 있다.Through the above configuration, it is possible to prevent light leakage from occurring in the declining line of the liquid crystal display.

Claims

Insulation board,

A gate line formed on the insulating substrate and including a gate electrode;

A gate insulating film formed on the gate line,

A semiconductor layer formed on the gate insulating film,

A data line formed on the semiconductor layer and connected to a source electrode facing the drain electrode on the gate electrode;

A protective film formed on the gate insulating film,

A plurality of color filters formed on the passivation layer and partially adjacent to each other to form protrusions;

A pixel electrode formed on the color filter and electrically connected to the drain electrode;

The boundary line of the pixel electrode is positioned on the sidewall of the protrusion formed by the color filter, and the sidewall of the protrusion formed by the color filter is inclined with respect to the insulating substrate.

In claim 1,

The pixel electrode includes a slanted portion disposed on a sidewall of a protrusion formed by the color filter, and the slanted portion is inclined at a angle of 5 ° to 40 ° with respect to a surface of the insulating substrate.

In claim 1,

And a protective insulating layer formed between the color filter and the pixel electrode and having a sidewall inclined with respect to a surface of the insulating substrate.

4. The method of claim 3,

The protective insulating film is a thin film transistor substrate formed of an acrylic organic material.

Insulation board,

A gate line formed on the insulating substrate and including a gate electrode;

A gate insulating film formed on the gate line,

A semiconductor layer formed on the gate insulating film,

A protective film formed on the gate insulating film,

A plurality of color filters formed on the passivation layer, the plurality of color filters overlapping neighboring portions to form protrusions;

A protective insulating film formed on the color filter,

A pixel electrode formed on the protective insulating layer and electrically connected to the drain electrode;

The protrusion of the color filter is positioned on the data line, and the protective insulating layer positioned on the protrusion of the color filter includes a sidewall inclined with respect to the insulating substrate, and the boundary line of the pixel electrode is on the inclined sidewall of the protective insulating layer. Located thin film transistor substrate.

In claim 5,

The pixel electrode includes a slanted portion positioned on an inclined sidewall of the protective insulating layer, and the slanted portion is inclined at an angle of 5 ° to 40 ° with respect to a surface of the insulating substrate.

delete

In claim 5,

The protective insulating film is a thin film transistor substrate formed using an acrylic organic material.