KR100956341B1 - Thin film transistor array panel - Google Patents

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KR100956341B1
KR100956341B1 KR20030042605A KR20030042605A KR100956341B1 KR 100956341 B1 KR100956341 B1 KR 100956341B1 KR 20030042605 A KR20030042605 A KR 20030042605A KR 20030042605 A KR20030042605 A KR 20030042605A KR 100956341 B1 KR100956341 B1 KR 100956341B1
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공향식
박명재
허명구
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 절연 기판 상부에 형성되어 있는 복수의 게이트선, 복수의 데이터선, 박막 트랜지스터 및 화소 전극을 포함하는 표시 셀 어레이 회로, 다수의 데이터선에 전달되는 데이터 신호를 전달하는 데이터 구동 회로, 기판 상부에 형성되어 있으며, 다수의 게이트선에 주사 또는 게이트 신호를 전달하는 게이트 구동 회로, 기판 상부에 형성되어 있으며, 외부로부터 게이트 구동 회로에 전원 전압 또는 타이밍 신호를 전달하는 다수의 신호선을 포함한다. In TFT array panel according to an embodiment of the present invention, a plurality of gate lines, a plurality of data lines formed on the insulating substrate, the display cell array circuit comprising a thin film transistor and a pixel electrode, the data to be transmitted to the plurality of data lines a data driving circuit for transmitting signals, are formed on a substrate, a plurality of gate drive to pass scanning or gate signal to the gate line circuit, is formed on a substrate, a gate driving circuit from the external power source voltage or the timing signals It includes a plurality of signal lines to pass. 이때, 신호선은 서로 다른 층으로 이루어진 제1 배선, 제2 배선, 제1 및 제2 배선을 드러내며, 꽃잎 모양 또는 요철 구조의 경계선을 가지는 절연막의 접촉구를 통하여 제1 및 제2 배선과 접촉하여 제1 및 제2 배선을 연결하는 연결 부재를 포함한다. At this time, the signal line to each other, revealing the first wiring, the second wiring, first and second wire made of a different layer via a contact hole of the insulating film has a border of the petal-shaped or concave-convex structure in contact with the first and second wirings a first and a second and a connection member connecting the second wiring.
액정, 쉬프트 레지스터, 접촉부, 게이트 구동회로, 신호선 A liquid crystal, a shift register, a contact portion, a gate driving circuit, a signal line

Description

박막 트랜지스터 표시판{Thin film transistor array panel} TFT array panel {Thin film transistor array panel}

도 1은 본 발명의 실시예에 따른 액정 표시 장치의 구조를 도시한 분해 사시도를 나타낸다. Figure 1 shows an exploded perspective view showing a structure of a liquid crystal display device according to an embodiment of the invention.

도 2는 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 표시판의 구성을 나타낸 도면이다. 2 is a view showing a configuration of a TFT array panel of an LCD according to an embodiment of the present invention.

도 3은 도 2의 데이터 구동 회로의 쉬프트 레지스터의 블록도이다. Figure 3 is a block diagram of a shift register of the data drive circuit of FIG.

도 4는 상기 도 2의 게이트 구동 회로에 채용되는 쉬프트 레지스터를 설명하기 위한 블록도이다. Figure 4 is a block diagram illustrating a shift register employed in the gate drive circuit of Figure 2.

도 5는 도 4의 쉬프트 레지스터에 구동 신호를 전달하기 위한 신호선의 구조를 도시한 배치도이다. 5 is a constellation diagram showing the structure of a signal line for transmitting a drive signal to the shift register of FIG.

도 6은 도 5에서 VI-VI' 선을 따라 잘라 도시한 단면도이다. 6 is a cross-sectional view cut along the VI-VI 'line in Fig.

<도면의 주요부분에 대한 부호의 설명> <Description of the Related Art>

100 : 박막 트랜지스터 표시판 200 : 색필터 표시판 100: TFT array panel 200: Color filter panel

300 : 액정 패널 어셈블리 340 : 백라이트 어셈블리 300: liquid crystal panel assembly 340: a backlight assembly

320 : 샤시 320 : 커버 320: 320 Chassis: Covers

170, 164 : 쉬프트 레지스터 170164: a shift register

본 발명은 박막 트랜지스터 표시판에 관한 것으로, 보다 상세하게는 표시 장치의 한 기판으로 사용되는 박막 트랜지스터 표시판에 관한 것이다. The invention will be directed to a TFT array panel, and more particularly relates to a TFT array panel used as a substrate of a display device.

최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. In recent years, information processing devices have been rapidly developed to have a variety of shapes, a variety of functions, and faster information processing speed. 이러한 정보처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. The processing in the information processing apparatus has an information electrical signal form. 사용자가 정보처리 장치에서 처리된 정보를 육안으로 확인하기 위해서는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다. In order to determine the user and processed by the information processing device, information to the naked eye it requires a display device that interfaces.

최근에 액정 표시 장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 잇점을 가지며 풀 컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다. Recently, a liquid crystal display device in comparison to a display device of an exemplary method for CRT, yet light-weight, compact, has a high resolution, low power consumption and environmentally friendly advantages have been highlighted as a next generation display apparatus to be a full-color painter.

액정 표시 장치는 액정의 특정한 분자배열에 전압을 인가하여 다른 분자배열로 변환시키고, 이러한 분자 배열에 의해 발광하는 액정 셀의 복굴절성, 선광성, 2색성 및 광산란특성 등의 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정 셀에 의한 빛의 변조를 이용한 디스플레이이다. The liquid crystal display device applies a voltage to a particular molecular alignment of the liquid crystal and was converted into a different molecular arrangement, a change in optical properties, such as those molecules arranged in birefringence, optical rotation, dichroism and light scattering characteristics of the liquid crystal cell, which emits light by time change by conversion to a display using the modulation of the light by the liquid crystal cell.

액정 표시 장치는 크게 TN(Twisted Nematic) 방식과 STN(Super-Twisted Nematic)방식으로 나뉘고, 구동방식의 차이로 스위칭 소자 및 TN 액정을 이용한 액티브 매트릭스(Active matrix)표시 방식과 STN 액정을 이용한 패시브 매트릭스(passive matrix)표시 방식이 있다. A liquid crystal display device is greatly TN (Twisted Nematic) system and STN (Super-Twisted Nematic) method as divided active matrix with a switching device and a TN liquid crystal as the difference between the drive system (Active matrix) display system and a passive matrix using the STN liquid crystal (passive matrix) is a display system.

이 두 방식의 큰 차이점은 액티브 매트릭스 표시 방식은 박막 트랜지스터 표시판을 사용하는 점이며, 이것은 박막 트랜지스터를 이용하여 각각의 화소를 구동하는 방식이며, 패시브 매트릭스 표시방식은 트랜지스터를 사용하지 않기 때문에 이와 관련한 복잡한 회로를 필요로 하지 않는다. The main difference between the two methods is shown the active matrix system is that it uses a TFT array panel, this is a method for driving the respective pixels by using the thin film transistor, a passive matrix display system, since it does not use transistors this complex associated the circuit is not required.

박막 트랜지스터 액정 표시 장치는 반도체층을 비정질 규소를 이용하거나 다결정 규소를 이용하느냐에 따라 구분된다. A thin film transistor liquid crystal display devices are classified depending on the use of an amorphous silicon semiconductor layer, or using a polycrystalline silicon. 다결정 규소 박막 트랜지스터 액정 표시 장치는 소비전력이 작고, 가격이 저렴하지만 비정질 규소 박막 트랜지스터 액정 표시 장치와 비교하여 박막 트랜지스터의 제조 공정이 복잡한 단점이 있다. A polycrystalline silicon thin film transistor liquid crystal display is small and the power consumption, the price is inexpensive but has a disadvantage of complicated manufacturing process a thin film transistor as compared to the amorphous silicon thin film transistor liquid crystal display. 그래서, 다결정 규소 박막 트랜지스터 액정 표시 장치는 IMT-2000 휴대용 전화기의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다. Thus, the polycrystalline silicon thin film transistor liquid crystal display device is mainly applied to a small display device such as a display of the IMT-2000 portable telephone.

비정질 규소 박막 트랜지스터 액정 표시 장치는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다. The amorphous silicon thin film transistor liquid crystal display is easily large-sized and the yield is high and is mainly applied to a large screen display device such as a notebook PC, monitor, LCD, HDTV.

그러나, 비정질 규소 액정 표시 장치에서는 다결정 규소 박막 트랜지스터 액정 표시 장치와 비교하여 연성 인쇄 회로 기판 상에 COF(Chip On Film) 방식으로 데이터 구동 칩을 실장하고, 연성 인쇄 회로 기판을 통하여 데이터 인쇄 회로 기판과 픽셀 어레이의 데이터 라인 단자부를 연결한다. However, amorphous silicon liquid crystal display device, the polycrystalline silicon thin film transistor compared to the liquid crystal display device by mounting the data driving chip to the COF (Chip On Film) method on a flexible printed circuit board, and the data printed by the flexible printed circuit board circuit board and It connects the data line terminal of the pixel array. 또한, 연성 인쇄 회로 기판 상에 COF 방식으로 게이트 구동 칩을 형성하고, 연성 인쇄 회로 기판을 통하여 게이트 인쇄 회로 기판과 픽셀 어레이의 게이트 라인 단자부를 연결한다. Further, forming the gate driving chip to the COF method for the flexible printed circuit board, and through the flexible printed circuit board connected to the gate line terminal portions of the gate printed circuit board and the array of pixels. 즉, 비정질 규소 박막 트랜지스터 액정 표시 장치는 비정질 규소를 이용하여 공정의 장점인 높 은 생산성에도 불구하고, 다결정 규소 박막 트랜지스터 액정 표시 장치와 비교하여 비용 측면과 슬림(slim)한 구조 측면에서 불리한 위치에 있다. That is, the amorphous silicon thin film transistor liquid crystal display is disadvantaged in a structural side cost and slim (slim) to increase the benefits of the process using an amorphous silicon are compared, and the polycrystalline silicon thin film transistor liquid crystal display device despite productivity have.

한편, 박막 트랜지스터 표시판 제조시 서로 다른 층의 배선을 절연막의 접촉구를 통하여 연결하여 신호선으로 이용할 때, 전달되는 신호를 정상적으로 전달하기 위해서는 접촉부에서 신호선이 부식되거나 단선되지 않도록 접촉부를 설계하는 것이 바람직하다. On the other hand, when manufacturing a thin film transistor panel to each other, connecting the wiring of a different layer via a contact hole of the insulating film used as a signal line, in order to deliver a signal to be delivered normally, it is desirable to design the contact portion so that the signal lines at the contact corrosion or disconnection .

이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 슬림한 구조를 채택할 수 있는 비정질 규소 박막 트랜지스터 표시판을 제공하는 것이다. The technology and object of the present invention is to intended to solve such conventional problems, an object of the present invention provides an amorphous silicon TFT array panel that can employ a slim structure.

또한, 본 발명의 다른 목적은 접촉부의 신뢰도를 확보할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다. It is another object of the invention to provide a thin film transistor panel capable of ensuring the reliability of the contact.

이러한 과제를 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 상부에 형성되어 있는 복수의 게이트선, 복수의 데이터선, 박막 트랜지스터 및 화소 전극을 포함하는 표시 셀 어레이 회로, 다수의 데이터선에 전달되는 데이터 신호를 전달하는 데이터 구동 회로, 기판 상부에 형성되어 있으며, 다수의 게이트선에 주사 또는 게이트 신호를 전달하는 게이트 구동 회로, 기판 상부에 형성되어 있으며, 외부로부터 게이트 구동 회로에 전원 전압 또는 타이밍 신호를 전달하는 다수의 신호선을 포함한다. A thin film transistor according to an embodiment of the present invention for achieving the above problems panel is formed on an insulating substrate above the plurality of gate lines, a plurality of data lines, a display cell array circuit comprising a thin film transistor and a pixel electrode, a plurality of which a data driving circuit for transferring data signals transmitted to the data line, and is formed on a substrate, a plurality of gate drive to pass scanning or gate signal to the gate line circuit, is formed on a substrate, a gate driving circuit from the outside It includes a plurality of signal lines for transmitting the power voltage or the timing signals. 이때, 신호선은 서로 다른 층으로 이루 어진 제1 배선, 제2 배선, 제1 및 제2 배선을 드러내며, 꽃잎 모양 또는 요철 구조의 경계선을 가지는 절연막의 접촉구를 통하여 제1 및 제2 배선과 접촉하여 제1 및 제2 배선을 연결하는 연결 부재를 포함한다. At this time, the signal line is first wiring eojin each made in a different layer, the second wire, the first and revealing the second wiring through the contact hole of the insulating film has a border of the petal-shaped or concave-convex structure in contact with the first and second wirings and a connection member connecting the first and second wiring patterns.

접촉구에서 제1 또는 제2 배선의 경계선이 드러날 수 있으며, 접촉구를 통하여 드러난 제1 또는 제2 배선의 경계선은 꽃잎 모양 또는 요철 구조를 포함하는 것이 바람직하다. The first or the boundary of the second wiring in the contact hole may be exposed, or the first boundary of the second wiring exposed through the contact hole preferably comprises a petal-shaped or concave-convex structure.

제1 또는 제2 배선은 알루미늄 또는 알루미늄 합금 또는 은 또는 은 합금을 포함하는 제1 도전막과 크롬 또는 몰리브덴 또는 티타늄 또는 탄탈륨을 포함하는 제2 도전막을 포함하는 것이 바람직하며, 접촉구를 통하여 드러난 제1 또는 제2 배선에는 제2 절연막이 드러나는 것이 바람직하다. The first or second wire is exposed through the aluminum or aluminum alloy or silver or silver is preferred, and contact hole including a second conductive film comprising a first conductive layer and chrome or molybdenum or titanium or tantalum containing alloy, 1 or the second wiring, it is preferable that the second insulating film revealed.

제1 또는 제2 배선은 게이트선 또는 데이터선과 동일한 층으로 이루어지며, 연결 부재는 화소 전극과 동일한 층으로 이루어질 수 있다. The first or second wiring layer is formed of the same line and gate line or data, the connecting member may be formed of the same layer as the pixel electrode.

게이트 구동 회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력 신호들을 순차적으로 출력하는 쉬프트 레지스터로 구성하고, 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭과, 제1 클럭의 출력을 제거하기 위한 제1 제어 신호가 제공되고, 짝수 번째 스테이지들에는 제1 클럭에 위상 반전된 제2 클럭과, 제2 클럭의 출력을 제거하기 위한 제2 제어 신호가 제공된다. A gate driving circuit and a plurality of stages are connected to the dependent, the first stage is provided with a start signal is coupled to an input terminal, composed of a shift register to sequentially output the output signals of each stage and the odd-numbered stages of the shift register, the second 1, a second control for the clock and provide the first control signal to remove the output of the first clock is, the even-numbered stages is to remove the phase shift of the second clock and an output of the second clock to the first clock the signal is provided.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. It is described in detail so that the invention can be easily implemented by those skilled in the art with respect to the embodiment of the present invention with reference to the accompanying drawings. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. However, the invention is not to be implemented in many different forms and limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. In order to clearly express various layers and regions in the drawings it is shown on an enlarged scale, a thickness. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. For like elements throughout the specification attached to the same reference numerals. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. Layer, film, region, when being "on" another portion of the plate-like part, which, as well as if the "just above" the other part also includes the case that the other element or intervening. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. Conversely, when any part of the other part says, "just above" it means that there is no other part in the middle.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 비정질 규소 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 설명한다. This will be described with respect to the structure of the amorphous silicon TFT array panel for an LCD according to an embodiment of the present invention with reference to the drawings.

도 1은 본 발명의 실시예에 따른 a-Si TFT 액정 표시 장치의 분해 사시도를 나타낸다. Figure 1 shows an exploded perspective view of the a-Si TFT LCD according to the embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 액정 표시장치는 크게 액정 표시패널 어셈블리(300), 백라이트 어셈블리(340), 샤시(3200) 및 커버(310, 320)를 포함한다. 1, a liquid crystal display according to the embodiment of the present invention largely includes a liquid crystal display panel assembly 300, a backlight assembly 340, a chassis 3200 and a cover 310,320.

액정표시패널 어셈블리(300)는 액정표시패널, 연성 인쇄회로기판(510), 통합 제어 및 데이터 구동칩(540)을 포함한다. The liquid crystal display panel assembly 300 includes a liquid crystal display panel, the flexible printed circuit board 510, an integrated control and data driving chip 540. 액정표시패널은 박막 트랜지스터 표시판(100)과 색필터 표시판(200)을 포함한다. The liquid crystal display panel includes a TFT array panel 100 and the color filter panel 200. 박막 트랜지스터 표시판(100)에는 비정질 규소를 이용한 박막 트랜지스터의 제조 공정에 의해 형성된 화소 전극, 박막 트랜지스터, 데이터 구동 회로, 게이트 구동 회로 및 외부 연결단자 등이 형성 되어 있다. TFT array panel 100 has a pixel electrode, a thin film transistor, a data driving circuit, a gate driving circuit and external connection terminal or the like is formed is formed by the manufacturing process of a thin film transistor using amorphous silicon. 색필터 표시판(200)에는 각각의 화소에 순차적으로 배열되어 있는 적, 녹, 청의 색 필터 및 화소 전극과 함께 액정 분자를 구동하기 위한 신호가 전달되는 공통 전극 등이 형성되어 있다. The color filter panel 200 has the common electrode and so on which a signal for driving the liquid crystal molecules pass are formed with red, green, and blue color filter and the pixel electrode which are sequentially arranged in each pixel. 박막 트랜지스터 표시판(100)과 색필터 표시판(200)은 서로 대향하여 정렬되고 이(100, 200)들 사이에 액정이 형성된 다음에 봉입된다. TFT array panel 100 and the color filter panel 200 are arranged opposite to each other is sealed in the following liquid crystal is formed between the 100 and 200.

연성 인쇄 회로 기판(210)에 설치된 통합 제어 및 데이터 구동칩(540)과 박막 트랜지스터 표시판(100))에 형성된 회로들은 연성 인쇄 회로 기판(510)에 의해 전기적으로 연결된다. A flexible printed circuit formed on the substrate 210, an integrated control and data driving chip 540 and the TFT array panel 100) provided on the circuit are electrically connected by the flexible printed circuit board 510. 연성 인쇄 회로 기판(510)은 데이터신호, 데이터 타이밍 신호, 게이트 타이밍신 호 및 게이트 구동 전압들을 박막 트랜지스터 표시판(100)의 데이터 구동 회로 및 게이트 구동 회로에 제공한다. A flexible printed circuit board 510 provides the data signals, data timing signals, gate timing signals and the data driving circuit and gate driving circuit of the gate drive voltage thin film transistor panel 100.

백라이트 어셈블리(340)는 램프 어셈블리(342), 도광판(344), 광학시트들(346), 반사판(128) 및 몰드 프레임(349)을 포함하여 이루어진다. A backlight assembly 340 comprises a lamp assembly 342, a light guide plate 344, optical sheets 346, a reflector 128 and the mold frame (349).

도 2는 본 발명의 실시예 의한 액정 표시 장치용 비정질 규소 박막 트랜지스터 표시판의 구성을 나타낸 배치도이다. Figure 2 is a constellation diagram showing the configuration of an amorphous silicon TFT array panel for a liquid crystal display device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 표시판(100) 위에는 표시 셀 어레이 회로(150), 데이터 구동 회로(160), 게이트 구동 회로(170), 데이터 구동 회로 외부 연결 단자(162, 163), 게이트 구동 회로 외부 연결 단자부(169)가 형성되어 있다. 2, the above TFT array panel 100 according to an embodiment of the present invention, the display cell array circuit 150, a data driving circuit 160, a gate drive circuit 170, a data driving circuit external connection terminal (162 , 163), the external connection terminal portion 169 is formed in the gate driving circuit. 이들은 비정질 규소를 반도체층으로 이용하는 박막 트랜지스터 제조 공정시 함께 형성된다. It is formed together during the manufacturing process a thin film transistor using amorphous silicon as a semiconductor layer.

표시 셀 어레이 회로(150)는 행 방향으로 연장된 m 개의 데이터선들(DL1~DLm)과 열 방향으로 연장된 n 개의 게이트선들(GL1~GLn)을 포함한다. The display cell array circuit 150 includes an m number of data lines (DL1 ~ DLm) and the n gate lines (GL1 ~ GLn) extending in the column direction extending in the row direction.

본 발명의 실시예는 2인치 액정 표시 패널에서 데이터선 및 게이트선의 수는 각각 528(즉, 176×3)×192 해상도를 가진다. Embodiment of the present invention is two inches number of data lines and gate lines in the liquid crystal display panel has a 528 (i.e., 176 × 3) × 192 resolution respectively.

데이터선들과 게이트선들의 각 교차점들에는 스위칭 트랜지스터(STi)가 형성되어 있다. Each intersection of the data lines and the gate lines are formed on the switching transistor (STi). 스위칭 트랜지스터(STi)의 소스 전극은 데이터선(DLi)에 연결되고, 게이트 전극은 게이트선(GLi)에 연결된다. The source electrode of the switching transistor (STi) is connected to the data line (DLi), a gate electrode is connected to a gate line (GLi). 스위칭 트랜지스터(STi)의 드레인 전극은 투명 화소 전극(PE)에 연결된다. A drain electrode of the switching transistor (STi) is connected to the transparent pixel electrode (PE). 투명 화소 전극(PE)과 색필터 표시판(200)에 형성된 투명 공통 전극(CE)의 사이에 액정(LC)이 위치하게 된다. A liquid crystal (LC) is between the transparent common electrode (CE) formed on the transparent pixel electrode (PE) and the color filter panel 200.

그러므로, 투명 화소 전극(PE)과 투명 공통 전극(CE) 사이에 인가된 전압에 의해 액정 배열이 제어되어 통과되는 광량이 조절되고 각 픽셀의 계조 표시를 하게 된다. Thus, the transparent pixel electrode (PE) and a transparent common electrode (CE) is a liquid crystal array by applying a voltage between the amount of light passing through the control and adjustment is a gray scale display of each pixel.

데이터 구동 회로(160)는 쉬프트 레지스터(164)와 528개의 스위칭 트랜지스터들(SWT)을 포함한다. The data driving circuit 160 comprises a shift register 164 and 528 of the switching transistor (SWT). 528개의 스위칭 트랜지스터들(SWT)은 66개씩 8개의 데이터 라인블록(BL1~BL8)을 형성한다. 528 of the switching transistor (SWT) is to form a 66 by one of eight data line blocks (BL1 ~ BL8).

각 데이터 라인블록(BLi)은 66개의 데이터 입력 단자로 구성된 외부 입력 단자(163)에 66개의 입력단자들이 공통으로 연결되고, 대응하는 66개의 데이터 라인들에 66개의 출력단자들이 연결된다. Each of the data line blocks (BLi) are 66 input terminals are commonly connected to the external input terminal 163 consisting of sixty-six data input terminals and 66 output terminals are coupled to the 66 data line corresponding. 또한, 쉬프트 레지스터(164)의 8개의 출력단자들 중 대응하는 하나의 출력 단자에 블록 선택 단자가 연결된다. Also, a block selection terminal is connected to one output terminal of a corresponding one of the eight output terminals of the shift register 164.

528개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터선에 드레인 전극 이 연결되고, 66개의 데이터 입력 단자들 중 대응하는 입력 단자에 소스 전극이 연결되고, 게이트 전극에 블록 선택 단자에 연결된 비정질 규소 박막 트랜지스터로 구성된다. The 528 switching transistor (SWT) each of which is a drain electrode connected to the data line corresponding to, and a source electrode connected to the input terminals of corresponding one of the 66 data input terminal, an amorphous silicon thin film on the gate electrode connected to the block selection terminals It consists of a transistor.

따라서, 528개의 데이터선들은 66개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(164)의 8개의 블록 선택 신호에 의해 순차적으로 각 블록들이 선택된다. Accordingly, 528 data lines 66 are each divided into 8 blocks are sequentially selected to each block by eight block selection signal of the shift register 164.

쉬프트 레지스터(164)는 3단자의 외부 연결 단자(162)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블록선택 개시신호(STH)를 제공받는다. The shift register 164 is provided with a first clock (CKH), the second clock (CKHB), a block selection start signal (STH) via an external connection terminal 162 of the third terminal. 쉬프트 레지스터(164)의 출력단자들은 각각 대응하는 라인 블록들의 블록 선택 단자에 연결된다. The output terminal of the shift register 164 are connected to the block selection terminals of corresponding lines blocks.

도 3은 도 2의 데이터 구동 회로의 쉬프트 레지스터의 블록도이다. Figure 3 is a block diagram of a shift register of the data drive circuit of FIG.

도 3을 참조하면, 본 발명에 의한 쉬프트 레지스터(164)는 9개의 스테이지(SRH1~SRH9)들이 연결된다. 3, the shift register 164 according to the present invention has nine stages (SRH1 ~ SRH9) are connected. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. That is, the output terminal (OUT) of each stage is coupled to an input terminal (IN) of the next stage. 스테이지들의 수는 데이터선 블록들에 대응하는 8개의 스테이지(SRH1~SRH8)와 하나의 더미 스테이지(SRH9)로 구성된다. The number of stages is composed of eight stages (SRH1 ~ SRH8) and one dummy stage (SRH9) corresponding to data line blocks. 각 스테이지는 입력 단자(IN), 출력 단자(OUT), 제어 단자(CT), 클럭 입력 단자(CK), 제1 전원 전압 단자(VSS), 제2 전원 전압 단자(VDD)를 가진다. Each stage has an input terminal (IN), an output terminal (OUT), a control terminal (CT), a clock input terminal (CK), a first power supply voltage terminal (VSS), the second power supply voltage terminal (VDD). 8개의 스테이지들(SRH1~SRH8)은 각 데이터선 블록들(BL1~BL8)의 블록 선택 단자에 블록 선택 개시 신호(DE1~DE8)들을 각각 제공한다. Eight stages (SRH1 ~ SRH8) provides each of the respective data line blocks (BL1 ~ BL8) block selection start signal (DE1 ~ DE8) to a block selection terminal of. 블록 선택 개시 신호는 각 라인 블록들의 인에이블 신호이다. Block selection start signals are the enable signals for respective line blocks.

홀수 번째 스테이지들(SRH1, SRH3, SRH5, SRH7, SRH9)에는 제1 클럭(CKH)이 제공되고, 짝수 번째 스테이지들(SRC2, SRC4, SRH6, SRH8)에는 제2 클럭(CKHB)이 제공된다. The odd-numbered stages (SRH1, SRH3, SRH5, SRH7, SRH9), the first clock (CKH) is provided, in a second clock (CKHB) of even-numbered stage (SRC2, SRC4, SRH6, SRH8) is provided. 제1 클럭(CKH)과 제2 클럭(CKHB)은 서로 반대되는 위상을 가진다. A first clock (CKH) and the second clock (CKHB) has a phase opposite to each other. 클럭 CKH, CKHB의 듀티 기간은 1/66ms 이하로 한다. Clock CKH, the duty period of CKHB is below 1 / 66ms.

각 스테이지들의 각 제어 단자(CT)에는 다음 스테이지의 출력 신호가 제어 신호로 제어 단자(CT)에 입력된다. To each control terminal (CT), the output signal is the control signal of the next stage of each stage is input to the control terminal (CT). 즉, 제어 단자(CT)에 입력되는 제어 신호는 자신의 출력 신호의 듀티 기간만큼 지연된 신호가 된다. That is, the control signal input to a control terminal (CT) is a signal delayed by the duty period of its output signal.

따라서, 각 스테이지의 출력 신호들이 순차적으로 액티브 구간(즉, 하이상태)을 가지고 발생되므로, 각 출력 신호의 액티브 구간에서 대응되는 데이터선 블록들이 선택되어 인에이블되게 된다. Accordingly, since the output signals of the respective stages are sequentially generated with active period (that is, high state), the data corresponding to each output signal in the active period of the line is presented to the block-enable selection.

더미 스테이지(SRH9)는 이전 스테이지(SRH8)의 제어 단자(CT)에 제어 신호를 제공하기 위한 것이다. Dummy stage (SRH9) is to provide a control signal to a control terminal (CT) of the preceding stage (SRH8).

도 4는 도 2의 게이트 구동 회로에 채용되는 쉬프트 레지스터를 설명하기 위한 블록도이다. Figure 4 is a block diagram illustrating a shift register employed in the gate drive circuit of Figure 2;

도 4를 참조하면, 도 2의 게이트 구동 회로(170)는 하나의 쉬프트 레지스터로 구성되고, 이러한 쉬프트 레지스터는 복수의 스테이지들(SRC1~SRC193)이 연결된다. 4, the gate drive circuit 170 of Figure 2 is composed of a shift register, this shift register is a plurality of stages (SRC1 ~ SRC193) is connected. 즉, 각 스테이지의 출력 단자(OUT)가 다음 스테이지의 입력 단자(IN)에 연결된다. That is, the output terminal (OUT) of each stage is coupled to an input terminal (IN) of the next stage. 스테이지들은 게이트선들에 대응하는 192개의 스테이지들(SRC1~SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. Stages are composed of 192 stages corresponding to the gate lines (SRC1 ~ SRC192) and one dummy stage (SRC193). 각 스테이지는 입력 단자(IN), 출력 단자(OUT), 제어 단자(CT), 클럭 입력 단자(CK), 제1 전원 전압 단자(VSS), 제2 전원 전압 단자(VDD)를 가진다. Each stage has an input terminal (IN), an output terminal (OUT), a control terminal (CT), a clock input terminal (CK), a first power supply voltage terminal (VSS), the second power supply voltage terminal (VDD).

첫 번째 스테이지(SRC1)의 입력 단자(IN)에는 스캔 개시 신호(STV)가 입력된 다. The first input terminal (IN), the scanning start signal (STV) in the second stage (SRC1) is inputted. 여기서 스캔 개시 신호(STV)는 수직 동기 신호(Vsync)에 동기된 펄스이다. The scanning start signal (STV) is synchronized with the vertical synchronization signal (Vsync) pulse.

각 스테이지의 출력 신호(GOUT1~GOUT192)는 대응되는 각 게이트선에 연결된다. The output signal (GOUT1 ~ GOUT192) of each stage is connected to each of the gate lines to be supported. 홀수 번째 스테이지들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수 번째 스테이지들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공된다. The odd-numbered stage (SRC1, SRC3, ...) is provided with a first clock (CKV), the even-numbered stage (SRC2, SRC4, ...) is provided with a second clock (CKVB). 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. Here, the first clock (CKV) and the second clock (CKVB) has a phase opposite to each other. 또한 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/192ms의 기간이 될 것이다. In addition, the duty period of the first clock (CKV) and the second clock (CKVB) will be a period of 16.6 / 192ms.

각 스테이지(SRC1, SRC2, SRC3, ...)의 각 제어 단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4, ...)의 출력 신호(GOUT2, GOUT3, GOUT4)가 제어 신호로 제어 단자(CT)에 입력된다. Each stage (SRC1, SRC2, SRC3, ...) each control terminal (CT), the next stage (SRC2, SRC3, SRC4, ...) output signal (GOUT2, GOUT3, GOUT4) has a control terminal to a control signal of the is input to the (CT). 즉, 제어 단자(CT)에 입력되는 제어 신호는 자신의 출력 신호의 듀티 기간만큼 지연된 신호가 된다. That is, the control signal input to a control terminal (CT) is a signal delayed by the duty period of its output signal.

따라서, 각 스테이지의 출력 신호들이 순차적으로 액티브 구간(하이 상태)을 가지고 발생되므로, 각 출력 신호의 액티브 구간에서 대응되는 수평 라인이 선택되게 된다. Accordingly, since the output signals of the respective stages are sequentially generated with active period (high state), the horizontal line corresponding to each in the active interval of the output signal is to be selected.

이러한 본 발명의 실시예에서, 도 1 및 도 4에서 보는 바와 같이 게이트 구동 회로 외부 연결 단자부(169)에 연결되어 제1 클럭(CKV), 제2 클럭(CKVB)을 전달하거나 제1 전원 전압 단자(VSS), 제2 전원 전압 단자(VDD)를 연결하는 신호선은 스테이지(SRC1, SRC2, SRC3, ...)와 함께 박막 트랜지스터 표시판에 형성되어 있다. Such In the preferred embodiment, Figure 1 and is connected to the external connection terminal 169, the driving circuit the gate as shown in Figure 4 the first clock (CKV), a second clock (CKVB) to pass or the first power supply voltage terminal (VSS), a second signal line connecting the power supply voltage terminal (VDD) is formed on the TFT array panel with a stage (SRC1, SRC2, SRC3, ...). 그런데, 이러한 신호선은 적어도 서로 다른 층에 형성되어 있는 배선과 이러한 배선을 서로 연결하는 연결 부재를 포함하고 있으며, 연결 부재는 서로 다른 배선 사이에 형성되어 있는 절연막의 접촉구를 통하여 서로 층으로 형성되어 있는 배 선을 전기적으로 연결하고 있다. However, this signal line, it contains a connection member for at least connected to each other the wire and this wire is each formed on a different layer, the connecting member is formed in each layer through the contact of the insulating film holes that are each formed between the other wire a wiring that is electrically connected. 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다. Thus with reference to the drawings will be described in detail with respect.

도 5는 도 4의 쉬프트 레지스터에 구동 신호를 전달하기 위한 신호선의 구조를 도시한 배치도이고, 도 6은 도 5에서 VI-VI' 선을 따라 잘라 도시한 단면도이다. 5 is a constellation diagram showing the structure of a signal line for transmitting a drive signal to the shift register of Figure 4, Figure 6 is a cross-sectional view cut along the VI-VI 'line in Fig.

도 5 및 도 6에서 보는 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판(100)에는, 절연 기판(110) 상부에 크롬 또는 몰리브덴 또는 탄탈륨 또는 티타늄 또는 이들을 포함하는 합금 등과 같이 다른 물질과 양호한 접촉 특성을 가지는 도전 물질로 이루어진 제1 도전막(201)과 알루미늄 또는 은 또는 이들을 포함하는 합금 등과 같이 저저항을 가지는 도전 물질로 이루어진 제2 도전막으로 이루어진 제1 배선(120S)이 형성되어 있다. As shown in Figs. 5 and 6, the TFT array panel 100 according to an embodiment of the present invention, insulating substrate 110, the upper part of the chromium or molybdenum or tantalum or titanium, or alloys other materials and preferred, such as including them the first conductive film 201 made of a conductive material having contact characteristics with aluminum or silver or the first wire (120S) made of a second conductive film made of a conductive material having a low resistance, such as an alloy is formed comprising the same .

또한, 질화 규소 또는 산화 규소로 이루어져 있으며, 제1 배선(120S)을 덮는 제1 절연막(140)의 상부에는 다른 물질과 양호한 접촉 특성을 가지는 도전 물질로 이루어진 제1 도전막(701)과 저저항을 가지는 도전 물질로 이루어진 제2 도전막(702)을 포함하는 제2 배선(170S)이 형성되어 있다. Further, it consists of silicon nitride or silicon oxide, a first wiring (120S) for covering the first insulating film 140 in the upper portion of the first conductive film 701 and the low resistance made of a conductive material having good contact characteristics with other materials a second wiring (170S) and a second conductive film 702 made of a conductive material that has a formed.

제1 절연막(140)의 상부에는 질화 규소 등과 같은 무기 절연 물질 또는 낮은 유전율을 가지는 유기 절연 물질로 이루어져 있으며, 제2 배선(170S)을 덮는 제2 절연막(180)이 형성되어 있다. The upper portion of the first insulating film 140, is comprised of an organic insulating material having an inorganic insulating material or a low dielectric constant such as silicon nitride, there is the second insulating film 180 to cover the second wiring (170S) is formed. 제2 절연막(180)에는 제1 및 제2 배선(120S, 170S)을 드러내는 접촉구(182S, 187S)를 가지고 있다. A second insulating film 180 has a has a first and a second wiring (120S, 170S) contact hole (182S, 187S) to expose. 이때, 도 5에서 보는 바와 같이, 접촉구(182S, 187S)에서는 제2 도전막(202, 702)이 제거되어 제1 및 제2 배선(120S, 170S)의 하부막(201, 701)이 드러나 있으며, 접촉구(182S, 187S)의 측벽은 완만한 경사각을 가지는 테이퍼 구조를 취하고 있다. At this time, contact hole (182S, 187S), as shown in Figure 5, the second conductive film (202, 702) is removed first and the second wiring exposed a lower layer (201, 701) of the (120S, 170S) and, the side walls of the contact hole (182S, 187S) are taking a tapered structure having a gentle inclination angle. 이를 통하여 이후에 제2 절연막(180)의 상부에 형성되는 다른 도전막의 프로파일(profile)을 양호하게 유도할 수 있다. This can be satisfactorily guided to the other conductive film, the profile (profile) that is later formed on the upper portion of the second insulating film 180 through. 이때, 제1 및 제2 배선(120S, 170S)을 드러내는 접촉구(182S, 187S)는 꽃잎 모양 또는 요철 구조를 가지는 경계선을 취하고 있으며, 제1 배선(120S)을 드러내는 접촉구(182S)는 제1 배선(120S)의 경계선을 드러내고 있으며, 접촉구(182S)를 통하여 드러난 제1 배선(120S)의 경계선은 꽃잎 모양 또는 요철 구조를 취하고 있다. In this case, the first and second wires (120S, 170S) with contact hole (182S, 187S) revealing may take a boundary having a petal-shaped or concave-convex structure, the first wiring (120S) contact hole (182S) to expose the first exposing the boundary line of the first wiring (120S), and the boundary of the first wiring (120S) exposed through the contact hole (182S) is taking a petal-shaped or concave-convex structure. 이렇게 접촉구(182S, 187S) 및 제1 배선(120S)의 경계선을 꽃잎 모양 또는 요철 구조로 형성되어 있어, 접촉구(182S, 187S)를 통하여 드러난 제1 및 제2 배선(120S, 170S)의 하부막(201, 701)의 면적을 넓거나 혹은 길게 확보할 수 있다. To do this the contact hole (182S, 187S) and the first wiring (120S) the first and second wires (120S, 170S) for the boundary exposed through, contact hole (182S, 187S) it is formed of a petal-shaped or concave-convex structure of the the area of ​​the lower layer (201, 701) may be a wide or long or secured. 여기서, 접촉구(182S, 187S)를 통하여 드러난 제1 및 제2 배선(120S, 170S)의 하부막(201, 701) 일부는 제2 절연막(180)의 상부에 형성되는 다른 도전막과 접하는 접촉부가 된다. Here, the contact hole (182S, 187S) revealed the first and second wiring lower layer (201, 701) of the (120S, 170S) via the contact part is in contact with another conductive layer formed on the second insulating film (180) It becomes. 물론, 제2 배선(170S)의 경계선이 드러나도록 접촉구(187S)도 제1 배선(120S)을 드러내는 접촉구(182S)와 동일하게 설계할 수 있다. Of course, the (187S) to obtain contact with the boundary line of the second wiring (170S) is also exposed to the same design and the contact hole (182S) to expose first wirings (120S).

제2 절연막(180)의 상부에는 도전 물질로 이루어져 있으며, 접촉구(182S, 187S)를 통하여 제1 및 제2 배선(120S, 170S)과 접하여 이들(120S, 170S)을 서로 전기적으로 연결하는 연결 부재(190S)가 형성되어 있다. The second consists of the upper, the conductive material of the insulating film 180, through a contact hole (182S, 187S), first and second wires (120S, 170S) and contact connection for electrically connecting to each other these (120S, 170S) a member (190S) is formed.

이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서, 제1 및 제2 배선(120S, 170S)과 이들(120S, 170S)을 서로 전기적으로 연결하는 연결 부재(190S)는 게이트 구동 회로 외부 연결 단자부(169)와 제1 전원 전압 단자(VSS)를 연결하는 전원 전압 인가용 신호선이다. This in TFT array panel according to an embodiment of the present invention, the first and second wires (120S, 170S) and those (120S, 170S) an electrical connection member (190S) is a gate driving circuit external connection for connecting to each other the terminal ( 169) and the first power supply voltage is applied to the signal line for connecting the power supply voltage terminal (VSS). 이때, 제1 및 제2 배선(120S, 170S)을 통하여 흐르는 전류는 1.5㎃ 정도로 표시 셀 어레이 회로(150, 도 2 참조)를 통하여 흐르는 전류보다 10배정도 높다. In this case, the first and the second current flowing through the wiring (120S, 170S) is higher than 10 times the current flowing through the display cell array circuit (150, see FIG. 2) so 1.5㎃. 그래서, 본 발명의 실시예에서는 접촉구(182S, 187S) 및 제1 또는 제2 배선(120S)의 경계선을 꽃잎 모양 또는 요철 구조로 설계하여 접촉구(182S, 187S)를 통하여 드러난 제1 및 제2 배선(120S, 170S)의 하부막(201, 701)의 면적을 넓게 확보함으로써 제1 및 제2 배선(120S, 170)과 이들을 연결하는 연결 부재(190S) 사이의 접촉 저항을 최소화할 수 있고, 하부막(201, 701)이 드러나는 경계선을 길게 확보함으로써 높은 전류가 흐르더라도 제1 및 제2 배선(120S, 170)과 이들을 연결하는 연결 부재(190S) 사이의 접촉부에서 단선이 발생하는 것을 방지할 수 있다. So, the first and exposed through the embodiment, the contact hole (182S, 187S) and the first or the old contact by designing the boundaries of the second wiring (120S) to the petal-shaped or concave-convex structure (182S, 187S) of the present invention second wiring to minimize the contact resistance between the by widely secure the area of ​​the lower layer (201, 701) of the (120S, 170S), first and second wires (120S, 170) and connection member (190S) connecting them, and a lower membrane (201, 701) even if the high current flow by extending securing revealed border the first and the preventing the break in the contact portion between the second wiring members (190S) connecting them and (120S, 170) occurs can do. 또한, 제1 또는 제2 배선(120S, 170S)의 경계선이 드러나도록 접촉구(182S, 187S)를 설계함으로써 제조 공정시 제1 및 제2 배선(120S, 170S)의 상부막(202, 702) 전면 식각을 통하여 제거할 때, 상부막(202S, 702S)이 제1 및 제2 절연막(140, 180)의 하부까지 식각도어 언더 컷 구조가 발생하더라도 접촉구(182S, 187S)를 통하여 드러난 제1 또는 제2 배선(120S, 170S)의 경계선에서는 언더 컷 구조가 발생하지 않게 된다. In addition, the first or second wire (120S, 170S), obtain the boundary is in contact to expose (182S, 187S) design by the manufacturing process when the first and second wiring top film (202, 702) of the (120S, 170S) of when removed through the front-etching the upper film (202S, 702S), the first and the second exposed through the second insulating film lower etching door undercut structure contact hole (182S, 187S), even if caused by the (140, 180) 1 or the boundary line of the second wiring (120S, 170S) does not occur an undercut structure. 이를 통하여 제1 또는 제2 배선(120S, 170S)에 연결되는 연결 부재(190S)의 프로파일을 양호하게 유도할 수 있고, 접촉부의 접촉 구조를 안정적으로 확보하며, 접촉부의 신뢰도를 향상시킬 수 있다. Through this claim can be satisfactorily guided to the profile of the connecting member (190S) coupled to the first or second wiring (120S, 170S), and stably secure the contact structure of the contact portion, it is possible to improve the reliability of the contact.

앞의 실시예에서는 전원 전압을 전달하는 신호선에 대하여 설명하였지만, 도 5에서 보는 바와 같이, 게이트 구동 회로 외부 연결 단자부(169)에 연결되어 제1 클럭(CKV), 제2 클럭(CKVB)을 전달하는 신호선을 구성하는 제1 및 제2 배선(120V, 170V, 120B, 170B)과 이들을 드러내는 접촉구(182V, 187V, 182B, 187B) 및 접촉구(182V, 187V, 182B, 187B)를 통하여 이들(120V, 170V, 120B, 170B)을 각각 서로 전기적으로 연결하는 연결 부재(190V, 190B)도 전원 전압을 연결하는 신호선과 동일한 구조를 취하고 있어, 앞에서 기재한 효과를 동일하게 취할 수 있다. Forward in the preceding embodiment has been described with respect to the signal line for transmitting a power supply voltage, as shown in Figure 5, the gate driving circuit connected to the external connection terminal 169, the first clock (CKV), a second clock (CKVB) the thereof through the first and second wiring (120V, 170V, 120B, 170B) and these contact hole (182V, 187V, 182B, 187B) and a contact hole (182V, 187V, 182B, 187B) exposing constituting the signal line ( 120V, 170V, 120B, 170B), each connecting member (190V, 190B electrically connected to each other), it also takes the same structure as the signal line connecting the power supply voltage, it is possible to take the same effect described above.

이때, 제1 및 제2 배선(120S, 102V, 120B, 170S, 170V, 170B)들은 표시 셀 어레이 회로(150, 도 2 참조)의 게이트선 및 데이터선과 각각 동일한 층으로 이루어지며, 연결 부재(190S, 190V, 190B)는 표시 셀 어레이 회로(150, 도 2 참조)의 화소 전극과 동일한 층으로 이루어져 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와 같이 투명한 도전 물질 또는 반사도를 가지는 저저항의 도전 물질로 이루어질 수 있다. In this case, the first and second wires (120S, 102V, 120B, 170S, 170V, 170B) are made of a respective same layer gate lines and data lines of the display cell array circuit (150, see FIG. 2), the connecting member (190S , 190V, 190B) has a low resistance with a transparent conductive material or reflectivity as shown in a display cell array circuit (150, see FIG. 2 indium tin oxide (ITO) made of the same layer as the pixel electrode) and IZO (indium zinc oxide) It may be made of a conductive material. 또한, 제1 및 제2 배선(120S, 102V, 120B, 170S, 170V, 170B)중 하나가 게이트선 또는 데이터선으로 이루어지는 경우에 연결 부재(190S, 190V, 190B)는 데이터선 또는 게이트선으로 이루어질 수 있다. Further, the first and second wires (120S, 102V, 120B, 170S, 170V, 170B) of one of the gate line or the connecting member (190S, 190V, 190B) if composed of a data line is formed of a data line or gate line can.

한편, 제1 또는 제2 배선(120S, 102V, 120B, 170S, 170V, 170B)들의 하부에는 제조 방법 또는 필요에 따라 비정질 규소층을 잔류시킬 수 있다. On the other hand, the lower of the first or second wiring (120S, 102V, 120B, 170S, 170V, 170B) may be the remaining amorphous silicon layer in accordance with the production process or required.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. More than that in the embodiment has been with reference to describe, within the scope without departing from the spirit and scope of the invention as set forth in the claims below are those skilled in the art can make various modifications and variations to the present invention it will be appreciated.

이상에서 설명한 바와 같이, 본 발명에 따르면 비정질 규소 박막 트랜지스터 액정 표시 장치의 박막 트랜지스터 표시판에 쉬프트 레지스터를 포함하는 게이트 구동 회로를 설계함으로써 제조 비용을 절감할 수 있는 동시에 슬림(slim)한 구조 취할 수 있다. Thus, according to the present invention may take the amorphous silicon thin film transistor can reduce manufacturing costs by designing the gate driver circuit comprising a shift register in the TFT array panel simultaneously slim (slim) the structure of the liquid crystal display device described above . 또한, 접촉부에서 배선을 드러내는 접촉구 또는 배선의 경계선을 꽃잎 모양 또는 요철 구조로 설계하고, 배선의 경계선을 드러내도록 접촉구를 설계함으로서 접촉부의 접촉 저항을 최소화할 수 있으며, 배선을 연결하는 연결 부재의 프로파일을 양호하게 유도할 수 있어, 접촉부의 신뢰도를 향상시킬 수 있다. In addition, it is possible to design the boundaries of the contact hole or wiring exposed to the wiring in the contact portion to the petal-shaped or concave-convex structure, and to minimize the contact resistance of the contact by designing the contact hole so as to expose a boundary of the wiring, the connecting member for connecting the wires a can be satisfactorily guided to the profile, it is possible to improve the reliability of the contact.

Claims (10)

  1. 절연 기판 상부에 형성되어 있는 복수의 게이트선, 복수의 데이터선, 박막 트랜지스터 및 화소 전극을 포함하는 표시 셀 어레이 회로, A plurality of gate lines, a plurality of data lines formed on the insulating substrate, the display cell array including a thin film transistor and a pixel electrode circuit,
    상기 기판 상부에 형성되어 있으며, 다수의 상기 게이트선에 주사 또는 게이트 신호를 전달하는 게이트 구동 회로, A gate driving circuit that is formed above the substrate, or passing the scanning gate signal to the plurality of gate lines,
    상기 기판 상부에 형성되어 있으며, 외부로부터 상기 게이트 구동 회로에 전원 전압 또는 타이밍 신호를 전달하는 다수의 신호선 A plurality of signal lines that are formed on the upper substrate, delivering a power supply voltage or the timing signals to the gate drive circuit from the outside
    을 포함하는 박막 트랜지스터 표시판에 있어서, In the TFT array panel, including,
    상기 신호선은 서로 다른 층으로 이루어진 제1 배선, 제2 배선, 상기 제1 및 제2 배선을 드러내며, 꽃잎 모양 또는 요철 구조의 경계선을 가지는 절연막의 접촉구를 통하여 상기 제1 및 제2 배선과 접촉하여 상기 제1 및 제2 배선을 연결하는 연결 부재를 포함하고, The signal line contact with each other and the first and second wiring through the contact hole of the insulating film having the first wiring, the second wiring, the first and the revealing the second wiring, petal shape or perimeter of the textured structure composed of different layers and by a connection member connecting the first and second wires,
    상기 접촉구에서 상기 제1 또는 제2 배선의 경계선이 드러나고, In the contact hole revealed that the first or the boundary of the second wiring,
    상기 접촉구를 통하여 드러난 상기 제1 또는 제2 배선의 접촉구의 경계선은 꽃잎 모양 또는 요철 구조를 포함하는 박막 트랜지스터 표시판. TFT array panel of the first contact or the sphere boundary of the second wiring exposed through the contact hole comprises a petal-shaped or concave-convex structure.
  2. 삭제 delete
  3. 삭제 delete
  4. 제1항에서, In claim 1,
    상기 제1 또는 제2 배선은 알루미늄 또는 알루미늄 합금 또는 은 또는 은 합금을 포함하는 제1 도전막과 크롬 또는 몰리브덴 또는 티타늄 또는 탄탈륨을 포함하는 제2 도전막을 포함하는 박막 트랜지스터 표시판. Either the first or the second wiring is aluminum or an aluminum alloy or silver or a silver thin film transistor panel that includes a second conductive film comprising a first conductive layer and chrome or molybdenum or titanium or tantalum containing alloy.
  5. 제4항에서, In claim 4,
    상기 접촉구를 통하여 드러난 제1 또는 제2 배선에는 상기 제2 도전막이 드러난 박막 트랜지스터 표시판. First and second wiring, the second conductive film is exposed TFT array panel exposed through said contact hole.
  6. 제1항에서, In claim 1,
    상기 제1 또는 제2 배선은 상기 게이트선 또는 상기 데이터선과 동일한 층으로 이루어진 박막 트랜지스터 표시판. The first or second wiring TFT array panel consisting of the same layer and the gate line or the data line.
  7. 제1항에서, In claim 1,
    상기 연결 부재는 상기 화소 전극과 동일한 층으로 이루어진 박막 트랜지스터 표시판. The connecting member is a thin film transistor panel made of the same layer as the pixel electrodes.
  8. 제1항에서, In claim 1,
    상기 연결 부재는 상기 게이트선 또는 상기 데이터선과 동일한 층으로 이루어진 박막 트랜지스터 표시판. The connecting member is made of a thin film transistor panel in the same layer and the gate line or the data line.
  9. 제1항에서, In claim 1,
    상기 게이트 구동 회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 상기 스테이지들의 출력 신호들을 순차적으로 출력하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어 신호가 제공되고, 짝수 번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어 신호가 제공되는 박막 트랜지스터 표시판. The gate driving circuit and a plurality of stages are connected to the dependent, the first stage, the start signal is coupled to an input terminal, composed of a shift register to sequentially output the output signals of each of the stages and the odd-numbered stages of the shift register s has a first clock, the first control signal to remove the output of the first clock is provided, and the even-numbered stages, the phase shift of the second clock and an output of the second clock to the first clock the second control signal is a thin film transistor panel is provided for the removal.
  10. 제1항에서, In claim 1,
    다수의 상기 데이터선에 전달되는 데이터 신호를 전달하는 데이터 구동 회로를 포함하는 박막 트랜지스터 표시판. TFT array panel comprises a data driver circuit for transmitting a data signal to be transmitted to the plurality of data lines.
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