KR100955642B1 - Method for molding semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지 몰딩 방법에 관한 것으로서, 더욱 상세하게는 적층형 패키지를 제조하기 위하여, 기판의 적층용 볼랜드를 노출시키는 몰딩 방법을 새롭게 개선하여, 적층용 볼랜드의 오염을 방지함과 더불어 단위 생산성 향상 및 원가 절감을 도모할 수 있도록 한 반도체 패키지 몰딩 방법에 관한 것이다.The present invention relates to a method for molding a semiconductor package, and more particularly, in order to manufacture a laminated package, a molding method for exposing a stacking borland of a substrate is newly improved to prevent contamination of the stacking borland and to improve unit productivity. And it relates to a semiconductor package molding method that can reduce the cost.

이를 위해, 본 발명은 가로 및 세로방향을 따라 다수의 반도체 패키지 영역이 구획된 기판의 제공 단계와; 상기 기판의 각 반도체 패키지 영역중 반도체 칩 부착영역에 반도체 칩을 부착하는 단계와; 상기 반도체 칩의 본딩패드와, 반도체 칩 부착영역의 외곽쪽에 노출된 와이어 본딩용 전도성패턴간을 와이어로 연결하는 단계와; 상기 기판의 각 반도체 패키지 영역중 적층용 볼랜드를 포함하는 에지부에 테이프를 부착하는 단계와; 상기 반도체 칩과, 와이어와, 테이프를 포함하는 기판의 전체 상면에 걸쳐 수지로 몰딩하는 단계와; 상기 테이프가 노출되도록 그 위쪽의 몰딩수지를 제거하는 단계와; 상기 적층용 볼랜드를 포함하는 에지부를 덮고 있던 테이프를 제거하여, 적층용 볼랜드를 외부로 노출시키는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 몰딩 방법을 제공한다.To this end, the present invention comprises the steps of providing a substrate is divided into a plurality of semiconductor package region along the horizontal and vertical direction; Attaching a semiconductor chip to a semiconductor chip attaching region of each semiconductor package region of the substrate; Connecting the bonding pads of the semiconductor chip with the conductive patterns for wire bonding exposed on the outer side of the semiconductor chip attachment region with wires; Attaching a tape to an edge portion of the semiconductor package region of the substrate including a lamination ball land; Molding with a resin over the entire top surface of the substrate including the semiconductor chip, wires and tape; Removing molding resin thereon to expose the tape; Removing the tape covering the edge portion including the lamination ball land and exposing the lamination ball land to the outside; It provides a semiconductor package molding method comprising a.

Description

반도체 패키지 몰딩 방법{Method for molding semiconductor package}Method for molding semiconductor package

본 발명은 반도체 패키지 몰딩 방법에 관한 것으로서, 더욱 상세하게는 적층형 패키지를 제조하기 위하여, 기판의 적층용 볼랜드를 노출시키는 몰딩 방법을 새롭게 개선하여, 적층용 볼랜드의 오염을 방지함과 더불어 단위 생산성 향상 및 원가 절감을 도모할 수 있도록 한 반도체 패키지 몰딩 방법에 관한 것이다.The present invention relates to a method for molding a semiconductor package, and more particularly, in order to manufacture a laminated package, a molding method for exposing a stacking borland of a substrate is newly improved to prevent contamination of the stacking borland and to improve unit productivity. And it relates to a semiconductor package molding method that can reduce the cost.

최근 휴대기기 및 전자 통신을 위한 제품의 급속한 발전과 더불어 반도체 칩에 대한 소형화, 대용량화 및 고속화가 이루어짐에 따라 반도체 패키지도 박형화, 다핀화하는 고집적화 추세로 기술개발이 이루어지고 있으며, 이에 따라 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Size Package), 스택 패키지(SCSP : Stacked CSP), 칩 위에 또 칩을 올려 쌓아 올리거나 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 MCM(Multi Chip Module) 패키지, 패키지 위에 패키지를 쌓는 POP(Package On Package) 패키지 등의 고밀도 패키지가 대안으로 제시되고 있다.Recently, with the rapid development of products for mobile devices and electronic communication, miniaturization, large capacity, and high speed of semiconductor chips have been achieved, the development of technology has been progressed due to the high integration trend of thinning and multipinning semiconductor packages. Chip Size Package (CSP), Stacked CSP (SCSP), Stacked CSP (CSP) of almost the same size, Multi Chip Module for stacking or stacking chips with different functions High-density packages such as packages, package on package (POP) packages that are stacked on top of packages are proposed as alternatives.

상기 POP 패키지는 메모리 디바이스인 상부 패키지와, 로직 디바이스(Logic device)인 하부 패키지가 서로 상하로 적층된 것으로서, 첨부한 4를 참조하여 그 구조를 간략하게 살펴보면 다음과 같다.The POP package is a stack of an upper package as a memory device and a lower package as a logic device. The structure of the POP package is briefly described with reference to the attached 4.

상기 상부 패키지(100)는 제1기판(102)상에 실장된 제1반도체 칩(104)과; 상기 제1기판(102)의 상면에 노출된 와이어 본딩용 전도성패턴(106)과 상기 제1반도체 칩(104)의 본딩패드간에 연결된 제1와이어(108)와; 상기 제1반도체 칩(104)과 제1와이어(108)를 포함하는 제1기판(102)의 상면 전체에 걸쳐 몰딩된 제1수지봉지체(110); 로 구성되어 있으며, 제1기판(102)의 저면에는 제1적층용 볼랜드(112)가 노출된 상태가 된다.The upper package 100 includes a first semiconductor chip 104 mounted on a first substrate 102; A first wire (108) connected between the wire bonding conductive pattern (106) exposed on the upper surface of the first substrate (102) and the bonding pad of the first semiconductor chip (104); A first resin encapsulation member 110 molded over the entire upper surface of the first substrate 102 including the first semiconductor chip 104 and the first wire 108; The first stacking ball land 112 is exposed on the bottom surface of the first substrate 102.

상기 하부 패키지(200)는 제2기판(202)상에 실장된 제2반도체 칩(204)과; 상기 제2기판(202)의 상면에 노출된 와이어 본딩용 전도성패턴(206)과 상기 제2반도체 칩(204)의 본딩패드간에 연결된 제2와이어(208)와; 상기 제2반도체 칩(204)과 제2와이어(208)를 포함하는 제2기판(202)의 상면에 걸쳐 몰딩된 제2수지봉지체(210); 로 구성되며, 특히 상기 제2수지봉지체(210)의 외둘레면과 인접된 제2기판(202)의 상면에는 제2적층용 볼랜드(212)가 노출되고, 제2기판(202)의 저면에는 입출력단자용 볼랜드(214)가 노출되는 상태가 된다.The lower package 200 includes a second semiconductor chip 204 mounted on a second substrate 202; A second wire 208 connected between a wire bonding conductive pattern 206 exposed on an upper surface of the second substrate 202 and a bonding pad of the second semiconductor chip 204; A second resin encapsulation member 210 molded over an upper surface of the second substrate 202 including the second semiconductor chip 204 and the second wire 208; In particular, the second laminated ball land 212 is exposed on the upper surface of the second substrate 202 adjacent to the outer circumferential surface of the second resin encapsulation 210, the bottom surface of the second substrate 202 In this state, the input / output terminal borland 214 is exposed.

따라서, 상기 상부패키지(100)의 제1기판(102)의 제1적층용 볼랜드(112)와 상기 하부패키지(200)의 제2기판(202)의 제2적층용 볼랜드(212)간에 적층용 솔더볼(300)이 융착됨에 따라, 상부 및 하부패키지(100,200)의 적층이 이루어지고, 상기 제2기판(202)의 입출력단자용 볼랜드(214)에 입출력용 솔더볼(302)이 융착됨에 따라 상부 및 하부 패키지(100,200)가 적층된 POP 패키지가 완성된다.Accordingly, the lamination between the first lamination ball land 112 of the first substrate 102 of the upper package 100 and the second lamination ball land 212 of the second substrate 202 of the lower package 200. As the solder balls 300 are fused, the upper and lower packages 100 and 200 are stacked, and the upper and lower solder balls 302 are fused to the ball lands 214 for the input / output terminals of the second substrate 202. The POP package in which the lower packages 100 and 200 are stacked is completed.

이러한 상부 및 하부 패키지가 적층된 POP 패키지에 있어서, 하부 패키지의 경우 그 제2봉지체의 주변으로 제2기판상의 제2적층용 볼랜드가 상부 패키지의 적층을 위하여 노출되어야 하므로, 하부 패키지의 몰딩 공정은 사이드 게이트 압축 몰드(side gate compression mold)를 사용하는 대신 탑 핀 게이트 몰드(top pin gate mold) 또는 리퀴드 몰드(liquid mold)를 사용하고 있다.In the POP package in which the upper and lower packages are stacked, in the case of the lower package, a molding process of the lower package is required because the second stacking borland on the second substrate must be exposed for the stacking of the upper package around the second encapsulation. Is using a top pin gate mold or a liquid mold instead of a side gate compression mold.

상기 탑 핀 게이트 몰드를 이용한 하부 패키지의 몰딩 방법을 살펴보면, 첨부한 도 3에 도시된 바와 같이, 제2기판(202)상에 제2반도체 칩(204) 부착 및 제2와이어(208)의 연결 공정이 완료된 것을 탑 핀 게이트 몰드(400)에 배치한 다음, 이 몰드(400)의 상부쪽에 관통 형성된 수지주입홀(402)을 통하여 몰딩 컴파운드 수지를 몰드(400)의 캐비티(404)로 공급함으로써, 제2적층용 볼랜드(212)를 제외한 몰딩영역(제2반도체 칩 및 제2와이어를 포함하는 제2기판의 중앙부 영역)에 대한 몰딩이 이루어진다.Referring to the molding method of the lower package using the top pin gate mold, as shown in FIG. 3, the second semiconductor chip 204 is attached to the second substrate 202 and the second wire 208 is connected. After the process is completed, the process is disposed on the top pin gate mold 400, and then the molding compound resin is supplied to the cavity 404 of the mold 400 through the resin injection hole 402 formed through the upper portion of the mold 400. The molding is performed on the molding region (center region of the second substrate including the second semiconductor chip and the second wire) except for the second lamination borland 212.

이렇게 몰딩된 하부 패키지(200)는 개개 단위로 소잉된 후, 상기와 같이 상부패키지(100)와의 적층이 이루어진다.The molded lower package 200 is sawed into individual units, and then stacked with the upper package 100 as described above.

그러나, 탑 핀 게이트 몰드를 이용하는 몰딩 방법은 사이드 게이트 압축 몰드를 이용한 방법에 비하여 새로운 추가 설비 등이 필요하여 제조 원가가 크게 상승하는 단점이 있고, 몰드 캐비티내의 잔존하는 에어의 배출이 용이하지 못하여 불안정 몰딩 상태를 야기시키고, 또한 수지내에 기포가 존재하는 보이드(void) 현상, 칩이 들뜨는 게이트 칩 아웃(gate chip-out) 등의 불량이 발생하는 문제점이 있다.However, the molding method using the top pin gate mold has a disadvantage in that the manufacturing cost is greatly increased due to the need for new additional equipment, etc., compared to the method using the side gate compression mold, and unstable because the remaining air in the mold cavity is not easily discharged. There is a problem that a molding state is caused and defects such as voids in which bubbles exist in the resin, gate chip-outs in which chips are lifted, and the like occur.

또한, 탑 핀 게이트 몰드를 이용한 방법은 실제로 몰드의 캐비티내에 주입되는 수지양에 비하여, 수지공급수단으로부터 몰드의 캐비티까지의 수지 흐름 경로에 존재하여 그대로 버려지는 수지양(cull)이 더 많이 소요되어, 수지 사용량 증가에 따른 원가 증가의 원인이 된다.In addition, the method using the top pin gate mold actually requires more resin in the resin flow path from the resin supply means to the cavity of the mold than the amount of resin injected into the cavity of the mold. As a result, the increase in the amount of resin used is a cost increase.

특히, 하부 패키지의 제2기판은 제2적층용 볼랜드를 포함하는 그 테두리 영역이 몰딩된 상태가 아니므로, 시간이 지남에 따라 경화 또는 열 등의 영향에 의한 휨(warpage) 현상이 발생하는 문제점이 있고, 휨 현상이 발생하면 제2적층용 볼랜드에 융착되어 있던 적층용 솔더볼이 단락되어 이탈되는 문제점이 있다.In particular, since the edge region of the second package of the lower package including the second stacking borland is not molded, warpage may occur due to hardening or heat. When the warpage phenomenon occurs, there is a problem in that the solder balls for lamination, which are fused to the second lamination ball land, are shorted and separated.

또한, 탑 핀 게이트 몰드를 이용한 몰딩시 하부 패키지의 제2기판에 노출된 제2적층용 볼랜드에 수지가 침투하여 오염되는 현상이 발생될 수 있다.In addition, when molding using the top pin gate mold, a phenomenon may occur in which the resin penetrates and contaminates the second lamination borland exposed to the second substrate of the lower package.

본 발명은 상기와 같은 종래의 제반 문제점을 감안하여 안출한 것으로서, 상부 및 하부 패키지가 적층된 POP 패키지를 제조함에 있어서, 하부 패키지의 기판에 형성된 적층용 볼랜드에 테이프를 부착함과 함께 하부 패키지에 대한 몰딩을 사이드 게이트 압축 몰드(side gate compression mold)를 이용한 방법으로 개선시킨 반도체 패키지 몰딩 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above-mentioned conventional problems, and in the manufacture of a POP package in which the upper and lower packages are laminated, the tape is attached to the lower package together with the tape attached to the lamination ball land formed on the substrate of the lower package. It is an object of the present invention to provide a method for molding a semiconductor package in which the molding is improved by a method using a side gate compression mold.

상기한 목적을 달성하기 위한 본 발명은: 가로 및 세로방향을 따라 다수의 반도체 패키지 영역이 구획된 기판의 제공 단계와; 상기 기판의 각 반도체 패키지 영역중 반도체 칩 부착영역에 반도체 칩을 부착하는 단계와; 상기 반도체 칩의 본딩패드와, 반도체 칩 부착영역의 외곽쪽에 노출된 와이어 본딩용 전도성패턴간을 와이어로 연결하는 단계와; 상기 기판의 각 반도체 패키지 영역중 적층용 볼랜드를 포함하는 에지부에 테이프를 부착하는 단계와; 상기 반도체 칩과, 와이어와, 테이프를 포함하는 기판의 전체 상면에 걸쳐 수지로 몰딩하는 단계와; 상기 테이프가 노출되도록 그 위쪽의 몰딩수지를 제거하는 단계와; 상기 적층용 볼랜드를 포함하는 에지부를 덮고 있던 테이프를 제거하여, 적층용 볼랜드를 외부로 노출시키는 단계; 로 이루어지는 것을 특징으로 하는 반도체 패키지 몰딩 방법을 제공한다.The present invention for achieving the above object comprises the steps of: providing a substrate is divided into a plurality of semiconductor package region along the horizontal and vertical direction; Attaching a semiconductor chip to a semiconductor chip attaching region of each semiconductor package region of the substrate; Connecting the bonding pads of the semiconductor chip with the conductive patterns for wire bonding exposed on the outer side of the semiconductor chip attachment region with wires; Attaching a tape to an edge portion of the semiconductor package region of the substrate including a lamination ball land; Molding with a resin over the entire top surface of the substrate including the semiconductor chip, wires and tape; Removing molding resin thereon to expose the tape; Removing the tape covering the edge portion including the lamination ball land and exposing the lamination ball land to the outside; It provides a semiconductor package molding method comprising a.

바람직한 구현예로서, 상기 반도체 칩과, 와이어와, 테이프를 포함하는 기판의 전체 상면은 탑 게이트 압축 몰드를 이용하여 몰딩되는 것을 특징으로 한다.In a preferred embodiment, the entire upper surface of the substrate including the semiconductor chip, the wire, and the tape is molded using a top gate compression mold.

바람직한 구현예로서, 상기 테이프 위쪽의 몰딩수지는 블레이드 쏘오 방식으로 제거되는 것을 특징으로 한다.In a preferred embodiment, the molding resin above the tape is removed by blade sawing.

또한, 상기 테이프는 UV 테이프로서, UV 조사를 통해 그 접착력이 최소로 조절되는 것을 특징으로 한다.In addition, the tape is a UV tape, characterized in that the adhesion is adjusted to a minimum through UV irradiation.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.

상부 및 하부 패키지가 적층된 POP 패키지를 제조함에 있어서, 하부 패키지의 기판에 형성된 적층용 볼랜드에 테이프를 부착함과 함께 하부 패키지에 대한 몰딩을 사이드 게이트 압축 몰드(side gate compression mold)를 이용한 방법으로 개선함으로써, 기존의 탑 핀 게이트 몰드를 이용한 방식에 비하여 셋업을 위한 초기 투자 비용을 줄일 수 있다.In manufacturing the POP package in which the upper and lower packages are stacked, by attaching a tape to the lamination ball land formed on the substrate of the lower package and molding the lower package by a side gate compression mold. By improving, the initial investment for set-up can be reduced compared to the conventional top fin gate mold.

또한, 기존에 탑 핀 게이프 몰드를 이용한 방식에서 발생하기 쉬운 불완전 몰딩 및 보이드 현상 등을 줄일 수 있다.In addition, it is possible to reduce incomplete molding, voids, etc., which are easily generated in the conventional method using the top pin gate mold.

또한, 개개 패키지 단위로 몰딩하는 방식인 종래의 탑 게이트 핀 방식에 비하여, 본 발명은 전체 패키지를 한꺼번에 몰딩하는 풀 몰딩 방식으로 진행되어, 단위 생산성을 향상시킬 수 있다.In addition, compared to the conventional top gate fin method, which is a method of molding in individual package units, the present invention may be progressed to a full molding method of molding the entire package at once, thereby improving unit productivity.

특히, 본 발명에 따르면 테이프가 적층용 볼랜드를 덮고 있는 상태이므로, 적층용 볼랜드에 대한 오염을 방지할 수 있다.In particular, according to the present invention, since the tape covers the lamination ball lands, contamination to the lamination ball lands can be prevented.

또한, 몰딩수지와 기판간의 접촉면적이 늘어나 워피지 현상을 줄일 수 있다.In addition, the contact area between the molding resin and the substrate can be increased to reduce the warpage phenomenon.

또한, 기존의 탑 핀 게이트 몰드 방식에서 컬(cull) 발생에 의하여 버려지는 몰딩 컴파운드 수지양이 많았지만, 본 발명에서는 사이드 게이트 압축 몰드 방식을 채택하여 몰딩 컴파운드 수지양을 크게 줄일 수 있으므로 원가절감을 도모할 수 있다.In addition, although the amount of the molding compound resin discarded by the occurrence of curl in the conventional top pin gate mold method is large, in the present invention, the amount of the molding compound resin can be greatly reduced by adopting the side gate compression mold method, thereby reducing the cost. We can plan.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 반도체 패키지 몰딩 방법은 상부 및 하부 패키지가 적층된 POP 패키지를 제조함에 있어서, 하부 패키지에 대한 몰딩 방법을 제공하고자 한 것이다.The semiconductor package molding method according to the present invention is to provide a molding method for the lower package in manufacturing a POP package in which the upper and lower packages are stacked.

즉, 하부 패키지의 기판에 형성된 적층용 볼랜드에 테이프를 부착함과 함께 하부 패키지에 대한 몰딩을 사이드 게이트 압축 몰드(side gate compression mold)를 이용한 방법으로 진행한 점에 주안점이 있다.That is, the main point is to attach the tape to the stacking ball land formed on the substrate of the lower package, and to process the molding on the lower package by using a side gate compression mold.

첨부한 도 1은 본 발명에 따른 반도체 패키지 몰딩 방법을 설명하는 단면도이고, 도 2는 본 발명에 따른 방법으로 제조된 반도체 패키지를 적층 구성한 예를 보여주는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package molding method according to the present invention, and FIG. 2 is a cross-sectional view illustrating an example in which a semiconductor package manufactured by the method according to the present invention is laminated.

상기 하부 패키지(200)는 제1기판(102)을 이용하여 제조된 상부 패키지(100)가 적층되는 패키지로서, 이 하부 패키지(200)는 가로 및 세로 방향으로 다수의 반도체 패키지 영역이 구획된 제2기판(202)을 이용하여 제조된다.The lower package 200 is a package in which the upper package 100 manufactured by using the first substrate 102 is stacked. The lower package 200 is formed by partitioning a plurality of semiconductor package regions in a horizontal and vertical direction. It is manufactured using the two substrate 202.

즉, 상기 제2기판(202)은 반도체 패키지 영역이 4×4, 4×5 등 매트릭스 단위로 이루어진 것으로서, 각 반도체 패키지 영역의 경계부는 추후에 개개의 단위로 소잉되는 소잉라인(216)으로 형성된다.That is, the second substrate 202 is formed of matrix units such as 4 × 4 and 4 × 5 semiconductor package regions, and the boundary portions of the semiconductor package regions are formed by sawing lines 216 which are later sawed into individual units. do.

이에, 상기 제2기판(202)의 각 반도체 패키지 영역의 반도체 칩 부착영역에 제2반도체 칩(204)을 부착하고, 연이어 상기 제2반도체 칩(204)의 본딩패드와 각 반도체 칩 부착영역의 외곽쪽에 노출된 와이어 본딩용 전도성패턴(206)간을 제2와 이어(208)로 연결한다.Accordingly, the second semiconductor chip 204 is attached to the semiconductor chip attaching region of each semiconductor package region of the second substrate 202, and subsequently the bonding pads of the second semiconductor chip 204 and the semiconductor chip attaching region are attached to each other. The second wire 208 is connected between the conductive patterns 206 for wire bonding exposed to the outer side.

이어서, 제2반도체 칩(204) 부착 및 제2와이어(208) 본딩이 완료된 제2기판(202)을 그 전체 표면에 걸쳐 몰딩 컴파운드 수지로 풀 몰딩하기 위한 사이드 게이트 압축 몰드(500)에 안착시킨다.Subsequently, the second substrate 202 on which the second semiconductor chip 204 is attached and the second wire 208 bonded is completed is seated on the side gate compression mold 500 for full molding with a molding compound resin over its entire surface. .

이때, 상기 제2기판(202)의 상면에서 각 반도체 패키지 영역의 에지부 즉, 와이어 본딩용 전도성패턴(206)의 외곽쪽에 노출되어 있는 제2적층용 볼랜드(212)를 포함하는 에지부를 테이프(600)를 부착하여 가려주게 된다.In this case, the edge portion of each semiconductor package region, that is, the edge portion including the second lamination ball land 212 exposed on the outer side of the conductive pattern 206 for wire bonding is exposed on the upper surface of the second substrate 202. 600) to attach and hide.

상기 테이프(600)는 UV 테이프로서, UV 조사를 통해 그 접착력을 최소로 조절하여, 추후에 테이프(600)가 용이하게 제거될 수 있도록 한다.The tape 600 is a UV tape, by adjusting the adhesion to the minimum through UV irradiation, so that the tape 600 can be easily removed later.

다음으로, 상기 제2기판(202)의 각 반도체 패키지 영역 전체 표면 즉, 상기 제2반도체 칩(204)과, 제2와이어(208)와, 테이프(600) 등을 포함하는 제2기판(202)의 전체 상면에 걸쳐 몰딩 컴파운드 수지로 몰딩되는 단계가 진행된다.Next, a second substrate 202 including the entire surface of each semiconductor package region of the second substrate 202, that is, the second semiconductor chip 204, the second wire 208, the tape 600, and the like. Molding with a molding compound resin is carried out over the entire top surface of the < RTI ID = 0.0 >

좀 더 상세하게는, 상기 사이드 게이트 압축 몰드(500)의 측부에 형성된 게이트를 통하여 몰딩 컴파운드 수지를 소정의 압력으로 주입하여, 몰드(500)의 캐비티(504)내에 수지가 채워지도록 함으로써, 상기 제2기판(202)의 각 반도체 패키지 영역 전체 표면이 제2수지봉지체(210)로 감싸여지는 상태가 된다.More specifically, the molding compound resin is injected into the cavity 504 of the mold 500 by injecting a molding compound resin at a predetermined pressure through a gate formed on the side of the side gate compression mold 500, thereby forming the first resin. The entire surface of each semiconductor package region of the second substrate 202 is surrounded by the second resin encapsulation member 210.

이러한 몰딩 공정후, 상기 테이프(600)를 포함하는 제2기판(202)의 에지부에서 그 위쪽에 몰딩된 제2봉지체(210)의 일부를 블레이드 쏘오(blade saw) 방식으로 제거하는 바, 이때 테이프(600)도 함께 제거되어진다.After the molding process, a portion of the second encapsulation 210 molded above the edge portion of the second substrate 202 including the tape 600 is removed by a blade saw method. At this time, the tape 600 is also removed.

따라서, 일부 제거되지 않은 테이프(600)를 떼어내는 마무리 손질을 통하여, 상기 제2기판(202)의 제2적층용 볼랜드(212)가 외부로 노출되어진다.Accordingly, the second stacking ball land 212 of the second substrate 202 is exposed to the outside through the finishing treatment of removing the tape 600 which has not been partially removed.

이후, 상기 제2기판(202)의 각 반도체 패키지 영역간의 경계부 즉, 소잉라인(216)을 따라 소잉을 진행함으로써, 개개의 하부 패키지(200)로 완성된다.Thereafter, the sawing is performed along the boundary between the semiconductor package regions of the second substrate 202, that is, the sawing line 216, thereby completing the respective lower packages 200.

이렇게 완성된 하부 패키지(200)에 첨부한 도 2에 도시된 바와 같이 상부패키지(100)가 적층된다.The upper package 100 is stacked as shown in FIG. 2 attached to the lower package 200 thus completed.

즉, 상기 하부 패키지(200)의 제2기판(202)의 제2적층용 볼랜드(212)에 적층용 솔더볼(300)의 하단을 융착시키는 동시에 상기 적층용 솔더볼(300)의 상단을 상기 상부 패키지(100)의 제1기판(102)의 저면을 통해 노출된 제1적층용 볼랜드(112)에 융착시킴으로써, 상부 및 하부 패키지(100,200)간의 적층이 이루어지게 된다.That is, the lower end of the stacking solder ball 300 is fused to the second stacking ball land 212 of the second substrate 202 of the lower package 200 and the upper end of the stacking solder ball 300 to the upper package By fusion bonding to the first stacking ball land 112 exposed through the bottom surface of the first substrate 102 of 100, the stack between the upper and lower packages (100, 200) is made.

이와 같이, 본 발명에 따르면 사이드 게이트 압축 몰드를 이용한 방식으로 하부패키지를 몰딩함으로써, 기존의 탑 핀 게이트 몰드를 이용한 방식에 비하여, 몰딩 컴파운드 수지량을 줄일 수 있고, 또한 본 발명의 몰딩 방법은 전체 패키지를 한꺼번에 몰딩하는 풀 몰딩 방식이므로 단위 생산성을 향상시킬 수 있다.As described above, according to the present invention, by molding the lower package by the method using the side gate compression mold, the amount of molding compound resin can be reduced as compared with the method using the conventional top pin gate mold, and the molding method of the present invention is Unit molding can be improved because the full molding method of molding the package at once.

또한, 하부패키지를 구성하는 제2기판의 제2적층용 볼랜드가 테이프에 의하여 가려지면서 몰딩되므로, 수지에 의한 제2적층용 볼랜드의 오염을 방지할 수 있고, 몰딩수지와 기판간의 접촉면적이 늘어나 워피지 현상을 줄일 수 있다.In addition, since the second lamination borland of the second substrate constituting the lower package is molded while being covered by the tape, contamination of the second lamination borland by the resin can be prevented, and the contact area between the molding resin and the substrate increases. It can reduce warpage phenomenon.

도 1은 본 발명에 따른 반도체 패키지 몰딩 방법을 설명하는 단면도,1 is a cross-sectional view illustrating a semiconductor package molding method according to the present invention;

도 2는 본 발명에 따른 방법으로 제조된 반도체 패키지의 적층예를 보여주는 단면도,2 is a cross-sectional view showing an example of lamination of a semiconductor package manufactured by the method according to the present invention;

도 3은 종래의 반도체 패키지 몰딩 방법을 설명하는 단면도,3 is a cross-sectional view illustrating a conventional semiconductor package molding method;

도 4는 종래의 방법으로 제조된 반도체 패키지의 적층예를 보여주는 단면도.4 is a cross-sectional view showing an example of lamination of a semiconductor package manufactured by a conventional method.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 상부 패키지 102 : 제1기판100: upper package 102: first substrate

104 : 제1반도체 칩 106 : 와이어 본딩용 전도성패턴104: first semiconductor chip 106: conductive pattern for wire bonding

108 : 제1와이어 110 : 제1수지봉지체108: first wire 110: first resin encapsulation

112 : 제1적층용 볼랜드 200 : 하부 패키지112: Borland 200 for the first stacking: lower package

202 : 제2기판 204 : 제2반도체 칩202: second substrate 204: second semiconductor chip

206 : 와이어 본딩용 전도성패턴 208 : 제2와이어206: conductive pattern for wire bonding 208: second wire

210 : 제2수지봉지체 212 : 제2적층용 볼랜드210: second resin encapsulation 212: second lamination borland

214 : 입출력단자용 볼랜드 216 : 소잉라인214: Borland for input and output terminals 216: sawing line

300 : 적층용 솔더볼 302 : 입출력용 솔더볼300: stacking solder ball 302: input and output solder ball

400 : 탑 핀 게이트 몰드 402 : 수지주입홀400: top pin gate mold 402: resin injection hole

404 : 캐비티 500 : 사이드 게이트 압축 몰드404: cavity 500: side gate compression mold

504 : 캐비티 600 : 테이프504: cavity 600: tape

Claims (4)

가로 및 세로방향을 따라 다수의 반도체 패키지 영역이 구획된 기판의 제공 단계와;Providing a substrate in which a plurality of semiconductor package regions are defined along the transverse and longitudinal directions; 상기 기판의 각 반도체 패키지 영역중 반도체 칩 부착영역에 반도체 칩을 부착하는 단계와;Attaching a semiconductor chip to a semiconductor chip attaching region of each semiconductor package region of the substrate; 상기 반도체 칩의 본딩패드와, 반도체 칩 부착영역의 외곽쪽에 노출된 와이어 본딩용 전도성패턴간을 와이어로 연결하는 단계와;Connecting the bonding pads of the semiconductor chip with the conductive patterns for wire bonding exposed on the outer side of the semiconductor chip attachment region with wires; 상기 기판의 각 반도체 패키지 영역중 적층용 볼랜드를 포함하는 에지부에 테이프를 부착하는 단계와;Attaching a tape to an edge portion of the semiconductor package region of the substrate including a lamination ball land; 상기 반도체 칩과, 와이어와, 테이프를 포함하는 기판의 전체 상면에 걸쳐 수지로 몰딩하는 단계와;Molding with a resin over the entire top surface of the substrate including the semiconductor chip, wires and tape; 상기 테이프가 노출되도록 그 위쪽의 몰딩수지를 제거하는 단계와; Removing molding resin thereon to expose the tape; 상기 적층용 볼랜드를 포함하는 에지부를 덮고 있던 테이프를 제거하여, 적층용 볼랜드를 외부로 노출시키는 단계;Removing the tape covering the edge portion including the lamination ball land and exposing the lamination ball land to the outside; 로 이루어지는 것을 특징으로 하는 반도체 패키지 몰딩 방법.A semiconductor package molding method comprising the. 청구항 1에 있어서,The method according to claim 1, 상기 반도체 칩과, 와이어와, 테이프를 포함하는 기판의 전체 상면은 탑 게 이트 압축 몰드를 이용하여 몰딩되는 것을 특징으로 하는 반도체 패키지 몰딩 방법.The entire upper surface of the substrate including the semiconductor chip, the wire, and the tape is molded using a top gate compression mold. 청구항 1에 있어서, 상기 테이프 위쪽의 몰딩수지는 블레이드 쏘오 방식으로 제거되는 것을 특징으로 하는 반도체 패키지 몰딩 방법.The method of claim 1, wherein the molding resin on the tape is removed by a blade saw method. 청구항 1 내지 청구항 3중 어느 하나의 항에 있어서, 상기 테이프는 UV 테이프로서, UV 조사를 통해 그 접착력이 최소로 조절되는 것을 특징으로 하는 반도체 패키지 몰딩 방법.The method of claim 1, wherein the tape is a UV tape, the adhesion of which is controlled to a minimum through UV irradiation.
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