KR100952029B1 - Module package and method for fabricating the same - Google Patents

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Abstract

실시예는 반도체 모듈 패키지 및 그 형성 방법에 관한 것이다. 실시예에 따른 모듈 패키지는 기판, 적어도 하나의 층으로 이루어진 제 1 기판부, 상기 제 1 기판부 상에 적어도 하나의 층으로 형성되며, 개구부를 갖는 제 2 기판부, 상기 제 2 기판부 상에 형성되며, 상기 개구부를 덮는 제 3 기판부 및 상기 제2기판부 내부에 베어 다이를 포함한다. 실시예에 따른 반도체 모듈 패키지는 초소형의 사이즈를 가지며, 소자들을 고밀도로 집적 가능하다.Embodiments relate to a semiconductor module package and a method of forming the same. The module package according to the embodiment includes a substrate, a first substrate portion formed of at least one layer, a second substrate portion formed on at least one layer on the first substrate portion, and having an opening, on the second substrate portion. And a bare die formed in the third substrate portion covering the opening and the second substrate portion. The semiconductor module package according to the embodiment has a very small size and can integrate devices at a high density.

베어 다이, 모듈 패키지 Bare die, modular package

Description

모듈 패키지 및 그 제조 방법{module package and method for fabricating the same}Module package and method for fabricating the same

실시예는 반도체 모듈 패키지 및 그 형성 방법에 관한 것이다.Embodiments relate to a semiconductor module package and a method of forming the same.

기판 또는 인쇄회로기판(PCB)과 같은 회로 기판의 일반적인 제조 방법은 파이버 글라스, 에폭시 수시, 폴리이미드, FR4 수지 또는 BT 수지 등으로 코어 층(Core layer)의 양면(또는 단면)에 동박(즉, CCL)을 부착한다. 상기 동박의 회로 연결을 위한 비아 홀(Via hole)을 가공하고, 상기 가공된 비아 홀의 전기적 연결을 위하여 상하 동박 및 비아홀 측벽에 동도금층을 형성한다. A general method of manufacturing a circuit board, such as a substrate or a printed circuit board (PCB), is made of fiberglass, epoxy resin, polyimide, FR4 resin, or BT resin, or the like on copper foil (ie, on one side) of the core layer. CCL). A via hole for circuit connection of the copper foil is processed, and a copper plating layer is formed on upper and lower copper foils and via hole sidewalls for electrical connection of the processed via hole.

상기 동도금층 위에 소정의 회로 패턴이 형성된 드라이 필름을 각각 도포한 후 노광 및 현상한다. 여기서, 소정의 회로 패턴은 라인 패턴, 라우팅 패턴, 그라운드 패턴 등의 패턴과, 비아 홀의 랜드, 와이어 본딩용 랜드, 그리고 베어 다이용 랜드 등을 포함한다.After coating the dry film having a predetermined circuit pattern on the copper plating layer, respectively, it is exposed and developed. Here, the predetermined circuit pattern includes a pattern such as a line pattern, a routing pattern, a ground pattern, a land of a via hole, a land for wire bonding, a land for a bare die, and the like.

이러한 기판 상의 각 랜드에 수동 소자 및 능동 소자 등의 칩 부품들이 탑재될 수 있는데, 종래 표면실장(SMT: Surface Mounting Technology) 공정을 통하여 각종 전자 소자들이 상기 기판 상에 표면실장되어 모듈 패키지를 형성한다.Chip components such as passive devices and active devices may be mounted on each land on the substrate, and various electronic devices are surface-mounted on the substrate to form a module package through a conventional surface mounting technology (SMT) process. .

그런데, 표면실장 공정을 이용한 반도체 모듈 패키지는 사이즈가 크므로, 최근에는 소자들을 기판 내부에 직접 내장하는 방법에 대한 연구가 진행되고 있다.However, since a semiconductor module package using a surface mounting process is large in size, recently, research on a method of directly embedding devices into a substrate has been conducted.

실시예는 베어 다이가 기판에 내장된 반도체 모듈 및 그 제조 방법을 제공한다.The embodiment provides a semiconductor module having a bare die embedded in a substrate and a method of manufacturing the same.

실시예에 따른 모듈 패키지는 기판, 적어도 하나의 층으로 이루어진 제 1 기판부, 상기 제 1 기판부 상에 적어도 하나의 층으로 형성되며, 개구부를 갖는 제 2 기판부, 상기 제 2 기판부 상에 형성되며, 상기 개구부를 덮는 제 3 기판부 및 상기 제2기판부 내부에 베어 다이를 포함한다.The module package according to the embodiment includes a substrate, a first substrate portion formed of at least one layer, a second substrate portion formed on at least one layer on the first substrate portion, and having an opening, on the second substrate portion. And a bare die formed in the third substrate portion covering the opening and the second substrate portion.

실시예에 따른 모듈 패키지의 제조 방법은 비아 패턴을 갖는 제 1 기판부를 준비하는 단계, 상기 제 1 기판부 상에 베어 다이를 실장하는 단계, 상기 제 1 기판부 상에 상기 베어 다이와 대응하여 개구부를 갖는 제 2 기판부를 형성하는 단계 및 상기 제 2 기판부 상에 제 3 기판부를 형성하는 단계를 포함한다.A method of manufacturing a module package according to an embodiment may include preparing a first substrate portion having a via pattern, mounting a bare die on the first substrate portion, and opening an opening corresponding to the bare die on the first substrate portion. Forming a second substrate portion having the second substrate portion; and forming a third substrate portion on the second substrate portion.

실시예에 따른 반도체 모듈 패키지는 초소형의 사이즈를 가지며, 소자들을 고밀도로 집적 가능한 효과가 있다.The semiconductor module package according to the embodiment has an ultra-small size and has an effect of integrating devices at a high density.

이하, 첨부한 도면을 참조로 실시예에 따른 모듈 패키지 및 그 제조 방법에 대해서 구체적으로 설명한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다. Hereinafter, a module package and a method of manufacturing the same according to an embodiment will be described in detail with reference to the accompanying drawings. However, one of ordinary skill in the art who understands the spirit of the present invention can easily suggest another embodiment by adding, adding, or changing components within the scope of the same spirit, but this also belongs to the scope of the present invention. will be.

여기서, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.Here, when referred to as "first", "second", and the like, this is not to limit the members but to show that the members are divided and have at least two. Thus, when referred to as "first", "second", etc., it is apparent that a plurality of members are provided, and each member may be used selectively or interchangeably. In addition, the size (dimensions) of each component of the accompanying drawings are shown in an enlarged manner to help understanding of the invention, the ratio of the dimensions of each of the illustrated components may be different from the ratio of the actual dimensions. In addition, not all components shown in the drawings are necessarily included or limited to the present invention, and components other than the essential features of the present invention may be added or deleted. In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure is "on / above / over / upper" of the substrate, each layer (film), region, pad or patterns or In the case described as being formed "down / below / under / lower", the meaning is that each layer (film), region, pad, pattern or structure is a direct substrate, each layer (film), region, It may be interpreted as being formed in contact with the pad or patterns, or may be interpreted as another layer (film), another region, another pad, another pattern, or another structure being additionally formed therebetween. Therefore, the meaning should be determined by the technical spirit of the invention.

도 1은 실시예에 따른 반도체 모듈 패키지를 개략적으로 보여주는 단면도이다.1 is a cross-sectional view schematically illustrating a semiconductor module package according to an embodiment.

도 1에 도시한 바와 같이, 반도체 모듈 패키지(100)는 다수의 층으로 이루어진 기판과, 상기 기판 내부에 실장된 베이 다이(bare die)(150)를 포함한다. As shown in FIG. 1, the semiconductor module package 100 includes a substrate formed of a plurality of layers and a bay die 150 mounted in the substrate.

상기 베어 다이(150)는 예를 들어, 액티브 소자로서, 베이스밴드칩, RF칩 등일 수 있다.The bare die 150 may be, for example, a baseband chip, an RF chip, or the like as an active device.

실시예에 따라 반도체 모듈 패키지(100) 내부에 실장된 상기 베어 다이(150)는 패키지 되지 않은 칩(chip) 상태로 기판 내부에서 와이어 본딩된다.In an exemplary embodiment, the bare die 150 mounted in the semiconductor module package 100 may be wire bonded inside the substrate in an unpackaged chip state.

상기 반도체 모듈 패키지(100)의 기판은 제 1 기판부(110), 제 2 기판부(120) 및 제 3 기판부(130)를 포함한다.The substrate of the semiconductor module package 100 includes a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130.

상기 제 1 기판부(110)는 적어도 하나의 층으로 이루어질 수 있다. 상기 제 2 기판부(120)는 적어도 하나의 층으로 이루어질 수 있으며, 상기 제 2 기판부(120)는 상기 베어 다이(150)가 실장되는 영역에 개구부(A)를 갖는다. 상기 제 3 기판부(130)는 적어도 하나의 층으로 이루어질 수 있다. The first substrate unit 110 may be formed of at least one layer. The second substrate portion 120 may be formed of at least one layer, and the second substrate portion 120 has an opening A in an area where the bare die 150 is mounted. The third substrate 130 may be formed of at least one layer.

상기 제 1 기판부(110)는, 도시하지 않았으나 각종 수동 소자 또는 능동 소자들이 형성될 수 있으며, 비아 패턴(113), 쓰루홀 패턴(137)을 포함하여 층간 전기적 소통이 이루어지도록 한다.Although not illustrated, the first substrate 110 may include various passive elements or active elements, and may include via patterns 113 and through hole patterns 137 to allow electrical communication between layers.

상기 제 1 기판부(110)의 상면에는 도전성 랜드로서 베어 다이용 랜드(114) 및 와이어 본딩 랜드(115)가 형성되고, 상기 베어 다이용 랜드(114)는 베어 다이(150)의 사이즈보다 더 크게 형성되며, 상기 와이어 본딩 랜드(115)는 상기 베어 다이용 랜드(114)의 외측으로 하나 이상이 소정 간격 이상으로 이격되어 형성된다.A bare die land 114 and a wire bonding land 115 are formed on the upper surface of the first substrate 110 as a conductive land, and the bare die land 114 is larger than the size of the bare die 150. The wire bonding lands 115 may be formed to be wider, and at least one of the wire bonding lands 115 may be spaced apart from the bare die lands 114 by a predetermined interval or more.

상기 베어 다이용 랜드(114)에는 접착 부재(도시하지 않음)가 도포되고, 그 접착 부재 위에 베어 다이(150)가 접착된다.An adhesive member (not shown) is coated on the bare die land 114, and a bare die 150 is adhered on the adhesive member.

이후, 상기 베어 다이(150)의 와이어 본딩 공정을 수행한다.Thereafter, the wire bonding process of the bare die 150 is performed.

상기 와이어 본딩 과정은 베어 다이(150)의 상면에 노출된 각 입출력단자와 상기 와이어 본딩 랜드(115)를 와이어(예: Au)(155)로 본딩하게 된다. 여기서, 와이어 본딩은 본딩 온도, 수직으로 눌러주는 힘, 그리고 수평으로 눌러주는 힘, 시간(dwell time, process time)의 4가지를 적절하게 조절하여 수행된다.The wire bonding process bonds each of the input / output terminals exposed to the top surface of the bare die 150 and the wire bonding land 115 with a wire (for example, Au) 155. Here, the wire bonding is performed by appropriately adjusting four kinds of bonding temperature, vertical pressing force, horizontal pressing force, and dwell time and process time.

상기 베어 다이(150)가 형성된 상기 제 1 기판부(110) 상에 제 2 기판부(120)가 배치되어 있다.The second substrate 120 is disposed on the first substrate 110 on which the bare die 150 is formed.

상기 제 2 기판부(120)의 중앙부는 개구되어 있으며, 상기 개구부(A)에 상기 베어 다이(150)가 위치한다.The center portion of the second substrate portion 120 is opened, and the bare die 150 is positioned in the opening A. FIG.

상기 제 2 기판부(120)는 다수의 층 구조로 이루어질 수 있는데, 상기 다수의 층에 동일한 크기로 개구부(A)가 형성될 수 있다.The second substrate part 120 may have a plurality of layer structures, and the openings A may be formed in the plurality of layers with the same size.

상기 개구부(A)는 상기 베어 다이(150)의 크기보다 크다.The opening A is larger than the size of the bare die 150.

상기 제 3 기판부(130)는 상기 제 2 기판부(120)를 덮으며, 적어도 하나의 비아 패턴(133) 및 랜드(131, 135)를 갖는다.The third substrate 130 covers the second substrate 120 and has at least one via pattern 133 and lands 131 and 135.

상기 제 1 내지 제 3 기판부(110, 120, 130)에 의하여 형성된 개구부(A)는 경화 부재(153)로 채워진다. 상기 경화 부재(153)는 상기 베어 다이(150)의 유동 및 접속 불량을 방지한다.The openings A formed by the first to third substrate parts 110, 120, and 130 are filled with the hardening member 153. The hardening member 153 prevents poor flow and connection of the bare die 150.

상기 경화 부재(153)는 예를 들어, 에폭시(epoxy)를 포함할 수 있다.The curing member 153 may include, for example, epoxy.

상기 경화 부재(153)는 상기 제 1 내지 제 3 기판부(110, 120, 130)와 접촉한다.The curing member 153 contacts the first to third substrate portions 110, 120, and 130.

도 2는 실시예에 따른 반도체 모듈 패키를 제조하는 순서를 보여주는 순서도이고, 도 3 내지 도 6은 도 2의 순서도에 따라 제조하는 반도체 모듈 패키지의 공정 단면도들이다.2 is a flowchart illustrating a procedure of manufacturing a semiconductor module package according to an embodiment, and FIGS. 3 to 6 are process cross-sectional views of a semiconductor module package manufactured according to the flowchart of FIG. 2.

먼저, 도 2 및 도 3에 도시한 바와 같이, 제 1 기판부(110)를 형성한다(S100).First, as illustrated in FIGS. 2 and 3, the first substrate unit 110 is formed (S100).

상기 제 1 기판부(110)는 적어도 하나의 층으로 이루어지며, 각종 전자 소자들이 실장될 수 있다.The first substrate 110 may be formed of at least one layer, and various electronic devices may be mounted.

예를 들어, 상기 제 1 기판부(110)는 도전성 랜드로서 베어 다이용 랜드(114) 및 와이어 본딩 랜드(115)가 형성되고, 상기 와이어 본딩 랜드(115)는 상기 베어 다이용 랜드(114)의 외측으로 하나 이상이 소정 간격 이상으로 이격되어 형성된다. 상기 제 1 기판부(110)은 비아 패턴(113), 쓰루홀 패턴(137)을 포함하여 층간 전기적 소통이 이루어지도록 할 수 있다.For example, the first substrate part 110 may include a bare die land 114 and a wire bonding land 115 as conductive lands, and the wire bonding land 115 may have a bare die land 114. At least one of the outside is formed spaced apart by a predetermined interval or more. The first substrate 110 may include via patterns 113 and through hole patterns 137 to allow electrical communication between layers.

이후, 도 2 및 도 4에 도시한 바와 같이, 상기 제 1 기판부(110) 상의 소정 영역에 베어 다이(150)를 실장한다(S110).After that, as shown in FIGS. 2 and 4, the bare die 150 is mounted in a predetermined region on the first substrate 110 (S110).

상기 베어 다이(150)는 칩으로 이루어지며, 상기 베어 다이(150)는 패키지 되지 않은 칩 상태로 기판 내부에서 와이어 본딩된다.The bare die 150 is made of chips, and the bare die 150 is wire bonded inside the substrate in an unpackaged chip state.

이후, 도 2 및 도 5에 도시한 바와 같이, 상기 베어 다이(150)가 와이어 본 딩된 상기 제 1 기판부(110) 상에 제 2 기판부(120)를 형성한다(S120).2 and 5, the second die 120 is formed on the bare substrate 150 on which the bare die 150 is wire bonded (S120).

상기 제 2 기판부(120)는 상기 베어 다이(150)가 실장되는 영역과 대응하여 개구부(A)가 형성되어 있다.An opening A is formed in the second substrate 120 to correspond to a region in which the bare die 150 is mounted.

상기 제 2 기판부(120)는 적어도 하나의 층으로 이루어지며, 각종 전자 소자들이 실장될 수 있다.The second substrate unit 120 may be formed of at least one layer, and various electronic devices may be mounted.

도 2 및 도 6에 도시한 바와 같이, 상기 제 2 기판부(120) 상에 제 3 기판부(130)를 형성하여(S130), 반도체 모듈 패키지(100)를 완성한다(S140).As shown in FIG. 2 and FIG. 6, the third substrate unit 130 is formed on the second substrate unit 120 (S130) to complete the semiconductor module package 100 (S140).

상기 제 3 기판부(130)는 상기 제 2 기판부(120)의 개구된 부분을 덮으며, 적어도 하나의 층으로 이루어질 수 있으며, 각종 전자 소자들이 실장될 수 있다.The third substrate 130 may cover the opened portion of the second substrate 120, and may be formed of at least one layer, and various electronic devices may be mounted.

예를 들어, 상기 제 3 기판부(130)는 적어도 하나의 비아 패턴(133) 및 랜드(131, 135)를 갖는다.For example, the third substrate 130 has at least one via pattern 133 and lands 131 and 135.

상기 제 1 기판부(110), 상기 제 2 기판부(120) 및 상기 제 3 기판부(130)는 서로 전기적으로 연결될 수 있다.The first substrate unit 110, the second substrate unit 120, and the third substrate unit 130 may be electrically connected to each other.

한편, 상기 제 1 기판부(110)와 상기 제 3 기판부(130) 사이의 개구부(A) 공간에는 경화 부재(153)가 형성될 수 있다. 상기 경화 부재(153)는 상기 베어 다이(150)를 고정시킨다.Meanwhile, a hardening member 153 may be formed in the opening A space between the first substrate 110 and the third substrate 130. The hardening member 153 fixes the bare die 150.

이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체 적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiments are only examples and are not intended to limit the invention, those of ordinary skill in the art to which the present invention does not exemplify the above within the scope without departing from the essential characteristics of the present invention It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment of the present invention may be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 실시예에 따른 반도체 모듈 패키지를 개략적으로 보여주는 단면도이다.1 is a cross-sectional view schematically illustrating a semiconductor module package according to an embodiment.

도 2는 실시예에 따른 반도체 모듈 패키를 제조하는 순서를 보여주는 순서도이다.2 is a flowchart illustrating a procedure of manufacturing a semiconductor module package according to an embodiment.

도 3 내지 도 6은 도 2의 순서도에 따라 제조하는 반도체 모듈 패키지의 공정 단면도들이다.3 to 6 are cross-sectional views illustrating process steps of a semiconductor module package manufactured according to the flowchart of FIG. 2.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

100 : 반도체 모듈 패키지 110 : 제 1 기판부100: semiconductor module package 110: first substrate portion

120 : 제 2 기판부 130 : 제 3 기판부120: second substrate portion 130: third substrate portion

150 : 베어 다이 153 : 경화 부재150: bare die 153: hardening member

155 : 와이어155: wire

Claims (7)

적어도 하나의 층으로 이루어지고 회로패턴을 포함하는 제 1 기판부;A first substrate part comprising at least one layer and including a circuit pattern; 상기 제1기판부 상에 적어도 하나의 층으로 형성되어 상기 제 1 기판부와 전기적으로 연결되며, 개구부를 갖는 제 2 기판부; A second substrate portion formed on at least one layer on the first substrate portion and electrically connected to the first substrate portion and having an opening; 상기 제 2 기판부 상에 형성되어 상기 제 2 기판부와 전기적으로 연결되며, 상기 개구부를 덮는 제 3 기판부; 및A third substrate portion formed on the second substrate portion and electrically connected to the second substrate portion and covering the opening; And 상기 제 2 기판부의 개구부 내에 배치되어 상기 제 1 기판부 상에 설치되고, 상면에 노출된 단자가 상기 제 1 기판부의 회로패턴에 직접 와이어 본딩으로 연결되는 베어 다이를 포함하는 모듈 패키지.And a bare die disposed in the opening of the second substrate, the bare die being disposed on the first substrate, and having a terminal exposed on an upper surface thereof connected directly to the circuit pattern of the first substrate by wire bonding. 제 1항에 있어서,The method of claim 1, 상기 제 1 기판부는 상기 베어다이가 실장되는 다이랜드와, 상기 와이어 본딩을 위한 와이어 본딩 랜드와, 상기 제 1 기판부의 상부와 하부를 전기적 연결하는 비아패턴을 포함하는 모듈 패키지.The first substrate portion includes a die land on which the bare die is mounted, a wire bonding land for wire bonding, and a via pattern for electrically connecting the upper and lower portions of the first substrate portion. 제 1항에 있어서,The method of claim 1, 상기 개구부에 경화 부재가 형성되는 것을 특징으로 모듈 패키지.The module package, characterized in that the curing member is formed in the opening. 제 1항에 있어서,The method of claim 1, 상기 제 3 기판부는 제 2 기판부 또는 상기 제 3 기판부의 상부와 하부를 전기적 연결을 위한 비아 패턴과 상기 비아 패턴과 전기적으로 연결되는 랜드를 포함하는 모듈 패키지.The third substrate part includes a via pattern for electrically connecting the second substrate portion or the upper and lower portions of the third substrate portion and a land electrically connected to the via pattern. 삭제delete 회로패턴을 갖는 제 1 기판부를 준비하는 단계;Preparing a first substrate portion having a circuit pattern; 상기 제 1 기판부 상에 베어 다이를 설치하고, 상기 베어 다이의 상면에 노출된 단자를 상기 제1 기판부의 회로패턴에 직접 와이어 본딩으로 연결하는 단계;Installing a bare die on the first substrate portion, and connecting a terminal exposed on an upper surface of the bare die to a circuit pattern of the first substrate portion by wire bonding; 상기 제 1 기판부 상에 상기 베어 다이와 대응하여 개구부를 갖는 제 2 기판부를 형성하며 상기 제 2 기판부는 상기 제 1 기판부와 전기적으로 연결되는 단계; 및Forming a second substrate portion having an opening on the first substrate portion corresponding to the bare die, wherein the second substrate portion is electrically connected to the first substrate portion; And 상기 제 2 기판부 상에 제 3 기판부를 형성하며 상기 제 3 기판부는 상기 제 2 기판부와 전기적으로 연결되는 단계를 포함하는 모듈 패키지의 제조 방법.Forming a third substrate portion on the second substrate portion, wherein the third substrate portion is electrically connected to the second substrate portion. 제 6항에 있어서,The method of claim 6, 상기 제 1 내지 제 3 기판부를 관통하는 쓰루홀 패턴을 포함하는 것을 특징으로 하는 모듈 패키지의 제조 방법.And a through-hole pattern penetrating through the first to third substrate portions.
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