KR100950513B1

KR100950513B1 - Liquid Crystal Display Apparatus and Method of Driving the same

Info

Publication number: KR100950513B1
Application number: KR1020030043807A
Authority: KR
Inventors: 박형열; 이기진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2010-03-30
Also published as: KR20050002429A

Abstract

본 발명은 액정표시장치의 구동 방법에 관한 것으로, 연속적으로 발생되는 이전 데이터와 현재 데이터를 비교하고 상기 이전 데이터와 상기 현재 데이터가 동일하면 인지신호를 발생하고 상기 현재 데이터를 반전시키는 단계; 상기 인지신호에 응답하여 상기 이전 데이터와 상기 현재 데이터가 다르면 상기 이전 데이터를 출력하는 단계; 및 상기 인지신호에 응답하여 상기 이전 데이터와 상기 현재 데이터가 동일하면 로우 논리 데이터를 출력하는 단계를 포함한다. The present invention relates to a method of driving a liquid crystal display device, comprising: comparing previous data and current data generated continuously, generating a recognition signal and inverting the current data when the previous data and the current data are the same; Outputting the previous data if the previous data is different from the current data in response to the recognition signal; And outputting row logic data when the previous data and the current data are the same in response to the recognition signal.

Description

Liquid Crystal Display Apparatus and Method of Driving the same}

도 1은 일반적인 액정표시장치의 구동장치를 나타내는 블록 구성도.1 is a block diagram showing a driving device of a general liquid crystal display device.

도 2는 본 발명의 실시예에 따른 액정표시장치의 데이터 전송회로를 나타내는 회로도이다. 2 is a circuit diagram illustrating a data transmission circuit of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3a는 도 2에 도시된 제1 데이터 버스를 통해 데이터 송신부에 입력되는 데이터들을 나타내는 파형도이다. 3A is a waveform diagram illustrating data input to a data transmitter through a first data bus shown in FIG. 2.

도 3b는 도 2에 도시된 반전/비반전 송신회로에 의해 변환된 데이터들과 반전제어신호를 나타내는 파형도이다. FIG. 3B is a waveform diagram illustrating data and an inversion control signal converted by the inversion / non-inversion transmission circuit shown in FIG. 2.

도 3c는 도 2에 도시된 인접 데이터 송신회로에 의해 변환된 데이터들과 인접 데이터 제어신호를 나타내는 파형도이다. FIG. 3C is a waveform diagram illustrating the data converted by the adjacent data transmitting circuit and the adjacent data control signal shown in FIG. 2.

도 4는 도 2에 도시된 인접 데이터 처리 송신회로와 인접 데이터 처리 수신회로를 상세히 나타내는 회로도이다.
4 is a circuit diagram illustrating in detail a neighboring data processing transmitting circuit and a neighboring data processing receiving circuit shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

3 : 타이밍 컨트롤러 4 : 데이터 드라이버 3: timing controller 4: data driver

5 : 게이트 드라이버 6 : 감마전압 발생부5 gate driver 6 gamma voltage generator

8 : 액정패널 10 : 데이터 송신부8 liquid crystal panel 10 data transmission unit

12 : 데이터 검출기 14 : 반전/비반전 송신 회로12: data detector 14: inverted / non-inverted transmission circuit

16 : 인접 데이터 처리 송신회로 17 : 인접 데이터 처리 수신회로16: adjacent data processing receiving circuit 17: adjacent data processing receiving circuit

18 : 반전/비반전 수신 회로 20 : 데이터 수신부18: inverted / non-inverted receiver circuit 20: data receiver

22, 23 : 플립플롭 24, 25 : 반전 비교기22, 23: flip-flop 24, 25: inverting comparator

26 : 비반전 비교기 27 : AND 게이트26 non-inverting comparator 27 AND gate

27, 29 : 멀티플렉서
27, 29: multiplexer

본 발명은 액정표시장치에 관한 것으로, 특히 액정표시장치의 데이터 처리를 위한 장치 및 그 구동 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to an apparatus for data processing of a liquid crystal display device and a driving method thereof.

최근, 고품질의 영상을 원하는 사용자들의 욕구에 따라 전송매체를 통해 전송되는 비디오 데이터는 그 양이 증대됨과 아울러 고속으로 전송되어지고 있다. 이에 따라, 전송되어지는 비디오 데이터의 전송 주파수가 증가하게 되고 비디오 데이터를 전송하기 위한 데이터 라인의 수가 증가 될 수밖에 없다. In recent years, video data transmitted through a transmission medium has been increased at a high speed as the user desires a high quality image. Accordingly, the transmission frequency of the video data to be transmitted is increased and the number of data lines for transmitting the video data is inevitably increased.

액정표시장치는 도 1과 같이 동기 신호(H, V), 시스템 클럭(System Clock) 및 시스템 전원(Vcc)을 발생하는 시스템(2)과, 액정패널(8)의 데이터 라인들(DL)에 비디오 데이터 신호를 공급하기 위한 데이터 드라이버(4)와, 액정패널(8)의 게이트 라인들(GL)에 스캔 펄스를 순차적으로 공급하기 위한 게이트 드라이버(5)와, 데이터 드라이버(4)와 게이트 드라이버(5)를 제어하기 위한 타이밍 컨트롤러(3)와, 데이터 드라이버(4)에 감마전압(Vγ)을 공급하기 위한 감마전압 발생부(6)와, 비디오 신호에 응답하는 화상을 표시하는 액정패널(8)을 구비한다.As shown in FIG. 1, the liquid crystal display includes a system 2 for generating synchronization signals H and V, a system clock, and a system power supply Vcc, and data lines DL of the liquid crystal panel 8. A data driver 4 for supplying a video data signal, a gate driver 5 for sequentially supplying scan pulses to the gate lines GL of the liquid crystal panel 8, a data driver 4 and a gate driver A timing controller 3 for controlling (5), a gamma voltage generator 6 for supplying a gamma voltage Vγ to the data driver 4, and a liquid crystal panel for displaying an image in response to a video signal ( 8).

액정패널(8)은 두 장의 유리기판 사이에 액정이 주입되며, 그 하부 유리기판 상에 게이트 라인들(GL)과 데이터 라인들(DL)이 상호 직교되도록 형성된다. 게이트 라인들(GL)과 데이터 라인들(DL)의 교차부에는 데이터 라인들(DL)로부터 입력되는 영상을 액정셀(Clc)에 선택적으로 공급하기 위한 박막트랜지스터(Thin Flim Transistor; 이하 "TFT"라 함)가 형성된다. 이를 위하여, TFT는 게이트 라인(GL)에 게이트 단자가 접속되며, 데이터 라인(DL)에 소스 단자가 접속된다. 그리고 TFT의 드레인 단자는 액정셀(Clc)의 화소전극에 접속된다.In the liquid crystal panel 8, liquid crystal is injected between two glass substrates, and the gate lines GL and the data lines DL are orthogonal to each other on the lower glass substrate. Thin Flim Transistor (“TFT”) for selectively supplying an image input from the data lines DL to the liquid crystal cell Clc at the intersection of the gate lines GL and the data lines DL. Is formed. To this end, a TFT has a gate terminal connected to the gate line GL, and a source terminal connected to the data line DL. The drain terminal of the TFT is connected to the pixel electrode of the liquid crystal cell Clc.

시스템(2)은 입력된 영상 신호를 액정패널(8)에 적합한 영상 신호로 변환하고 영상 신호에 포함된 동기 신호를 검출하게 된다. 이 시스템(2)은 LVDS 방식, TTL 방식 및 TMDS 방식 등의 인터페이스 송신 회로를 통하여 타이밍 컨트롤러(3)에 데이터를 전송한다. 인터페이스 송신 회로는 하나의 라인에 여러 개의 데이터를 압축하여 타이밍 컨트롤러(3)에 입력한다.The system 2 converts the input video signal into a video signal suitable for the liquid crystal panel 8 and detects a synchronization signal included in the video signal. This system 2 transmits data to the timing controller 3 via interface transmission circuits such as LVDS system, TTL system and TMDS system. The interface transmission circuit compresses several data in one line and inputs it to the timing controller 3.

타이밍 컨트롤러(3)는 시스템(2)으로부터 입력되는 동기 신호 및 클럭 신호를 이용해서 데이터 드라이버(4)와 게이트 드라이버(5)의 동작 타이밍을 제어하기 위한 제어 신호를 생성한다. 또한, 타이밍 컨트롤러(3)는 시스템(2)으로부터의 적 색(G), 녹색(G) 및 청색(B)의 디지털 비디오 데이터 신호(RGB)를 데이터 드라이버(4)에 공급하게 된다.The timing controller 3 generates a control signal for controlling the operation timing of the data driver 4 and the gate driver 5 using the synchronization signal and the clock signal input from the system 2. In addition, the timing controller 3 supplies the digital video data signals RGB of red (G), green (G), and blue (B) from the system 2 to the data driver 4.

데이터 드라이버(4)는 타이밍 컨트롤러(3)로부터 적색(R), 녹색(G) 및 청색(B)의 디지털 비디오 데이터 신호를 래치 한 후에, 래치 된 디지털 비디오 데이터 신호를 감마전압(Vγ)에 따라 아날로그 데이터 전압으로 변환하고, 그 아날로그 데이터 전압을 매 수평 동기기간마다 데이터 라인들(DL)에 동시에 공급한다.The data driver 4 latches the red (R), green (G), and blue (B) digital video data signals from the timing controller 3, and then latches the latched digital video data signals according to the gamma voltage (Vγ). It converts into an analog data voltage and simultaneously supplies the analog data voltage to the data lines DL every horizontal synchronizing period.

게이트 드라이버(5)는 타이밍 컨트롤러(3)로부터 입력되는 게이트 제어 신호(GDC)에 응답하여 액정패널(8)의 데이터가 공급되어져야 할 스캔라인을 선택하기 위한 스캔펄스를 발생하고, 그 스캔 펄스를 게이트 라인들(GL)에 순차적으로 공급한다. 액정패널(8)의 TFT들은 스캔 펄스에 응답하여 턴-온(Turn-on)됨으로써 데이터 라인(DL) 상에 아날로그 데이터를 액정셀(Clc)의 화소 전극에 공급한다.The gate driver 5 generates a scan pulse for selecting a scan line to which data of the liquid crystal panel 8 should be supplied in response to the gate control signal GDC input from the timing controller 3, and the scan pulse Is sequentially supplied to the gate lines GL. The TFTs of the liquid crystal panel 8 are turned on in response to a scan pulse to supply analog data to the pixel electrode of the liquid crystal cell Clc on the data line DL.

감마전압 발생부(6)는 액정패널(8)의 전기·광학적 특성을 고려하여 데이터의 계조 값에 응답하는 감마전압들(Vγ)을 생성한다. 이 감마전압들(Vγ)은 계조 레벨에 응답하여 분압 된 전압이다. 따라서, 감마전압 발생부(6)로부터 생성된 감마전압들(Vγ)은 데이터 계조 값에 대응하여 전압 크기가 다르게 설정된다.The gamma voltage generator 6 generates gamma voltages Vγ in response to grayscale values of data in consideration of the electrical and optical characteristics of the liquid crystal panel 8. These gamma voltages Vγ are voltages divided in response to the gradation level. Therefore, the gamma voltages Vγ generated from the gamma voltage generator 6 are set to have different voltage magnitudes corresponding to the data gray scale values.

이러한 액정표시장치에 있어서, 타이밍 컨트롤러(2)와 데이터 드라이버(3) 사이에는 디지털 비디오 데이터(RGB)와 제어신호(DDC) 등이 많다. 이렇게 신호 전송량이 많아지게 되면 특히, 디지털 비디오 데이터(RGB)의 데이터값이 자주 그리고 많이 변하게 되면 타이밍 콘트롤러(3)와 데이터 드라이버(4) 사이에 전송되는 신호들의 전이 회수(Transition Times)가 많아지게 된다. 그 결과 종래의 액정표시장 치는 타이밍 콘트롤러(3)와 데이터 드라이버(4) 사이에의 데이터 전이로 인하여 소비전력이 높아지고 EMI가 커지는 문제점이 있다.
In such a liquid crystal display device, there are many digital video data RGB and control signal DDC between the timing controller 2 and the data driver 3. When the amount of signal transmission increases, in particular, when the data value of the digital video data RGB changes frequently and greatly, the transition times of the signals transmitted between the timing controller 3 and the data driver 4 become large. do. As a result, the conventional liquid crystal display has a problem in that power consumption is increased and EMI is increased due to the data transition between the timing controller 3 and the data driver 4.

따라서, 본 발명의 목적은 데이터 전송시 비디오 데이터의 전이 수를 줄임으로써 전력소비 및 EMI를 저감시키는 액정표시장치 및 그 구동 방법을 제공하는데 있다.
Accordingly, an object of the present invention is to provide a liquid crystal display and a driving method thereof which reduce power consumption and EMI by reducing the number of transitions of video data during data transmission.

상기 목적을 달성하기 위하여, 본 발명의 액정표시장치는 연속적으로 발생되는 이전 데이터와 현재 데이터를 비교하고 상기 이전 데이터와 상기 현재 데이터가 동일하면 인지신호를 발생하고 상기 현재 데이터를 반전시키는 데이터 변환기; 및 상기 데이터 변환기에 의해 변환된 데이터를 상기 인지신호에 응답하여 복원하는 데이터 복원기를 구비한다.
상기 데이터 변환기는 입력라인으로부터의 데이터를 래치하고 클럭신호에 응답하여 이전 데이터를 출력하기 위한 플립 플롭, 상기 이전 데이터와 상기 입력라인으로부터의 현재 데이터를 비교하고 상기 이전 데이터와 상기 현재 데이터가 다르면 상기 클럭신호를 발생하는 제1 반전 비교기, 상기 현재 데이터와 상기 이전 데이터를 비교하고 상기 현재 데이터와 상기 이전 데이터가 동일하면 하이논리의 출력신호를 발생하는 비반전 비교기, 상기 현재 데이터와 로우 논리 데이터를 비교하고 상기 현재 데이터와 상기 로우 논리 데이터가 다르면 하이논리의 출력신호를 발생하는 제 2 반전 비교기. 상기 비반전 비교기의 출력신호와 상기 제 2 반전 비교기의 출력신호를 논리곱 연산하여 상기 인지신호를 발생하는 AND 게이트, 및 상기 인지신호에 응답하여 상기 현재 데이터와 상기 로우 논리 데이터를 선택하는 멀티플렉서를 포함한다.
상기 데이터 복원기는 상기 데이터 변환기로부터 입력되는 현재 데이터를 래치하고 상기 인지신호에 응답하여 이전 데이터를 출력하기 위한 플립 플롭, 및 상기 인지신호에 응답하여 상기 현재 데이터와 상기 이전 데이터를 선택하기 위한 멀티플렉서를 구비한다.
본 발명의 액정표시장치는 데이터를 검출하고 검출된 데이터의 반전을 지시하는 반전제어신호를 발생하는 데이터 검출기; 상기 반전제어신호에 응답하여 상기 데이터를 반전시키기 위한 제1 데이터 변환기; 이전 데이터와 현재 데이터가 동일하면 인접 데이터 제어신호를 발생하고 상기 현재 데이터를 반전시키는 제2 데이터 변환기; 상기 인접 데이터 제어신호에 응답하여 상기 제2 데이터 변환기에 의해 변환된 데이터를 복원하기 위한 제1 데이터 복원기; 상기 반전제어신호에 응답하여 상기 제1 데이터 변환기에 의해 변환된 데이터를 복원하기 위한 제2 데이터 복원기를 구비한다.
상기 액정표시장치의 구동 방법은 연속적으로 발생되는 이전 데이터와 현재 데이터를 비교하고 상기 이전 데이터와 상기 현재 데이터가 동일하면 인지신호를 발생하고 상기 현재 데이터를 반전시키는 단계; 상기 인지신호에 응답하여 상기 이전 데이터와 상기 현재 데이터가 다르면 상기 이전 데이터를 출력하는 단계; 및 상기 인지신호에 응답하여 상기 이전 데이터와 상기 현재 데이터가 동일하면 로우 논리 데이터를 출력하는 단계를 포함한다.
상기 액정표시장치의 구동 방법은 데이터를 검출하고 검출된 데이터의 반전을 지시하는 반전제어신호를 발생하는 단계; 상기 반전제어신호에 응답하여 상기 데이터를 반전시키는 단계; 이전 데이터와 현재 데이터가 동일하면 인접 데이터 제어신호를 발생하고 상기 현재 데이터를 반전시키는 단계; 및 상기 인접 데이터 제어신호에 응답하여 데이터를 복원하는 단계와; 상기 반전제어신호에 응답하여 데이터를 복원하는 단계를 포함한다. In order to achieve the above object, the liquid crystal display of the present invention comprises a data converter for comparing the previous data and the current data generated continuously, and generating a recognition signal and inverting the current data if the previous data and the current data is the same; And a data decompressor for restoring the data converted by the data converter in response to the recognition signal.
The data converter latches data from an input line and flip-flops for outputting previous data in response to a clock signal, comparing the previous data with current data from the input line, and if the previous data is different from the current data, A first inverting comparator for generating a clock signal, a non-inverting comparator for comparing the current data with the previous data, and generating a high logic output signal when the current data and the previous data are the same; And a second logical comparator for generating a high logic output signal when the current data and the low logic data are different. An AND gate for generating the recognition signal by performing an AND operation on the output signal of the non-inverting comparator and the output signal of the second inverting comparator, and a multiplexer for selecting the current data and the row logic data in response to the recognition signal. Include.
The data decompressor includes a flip flop for latching current data input from the data converter and outputting previous data in response to the recognition signal, and a multiplexer for selecting the current data and the previous data in response to the recognition signal. Equipped.
The liquid crystal display of the present invention includes a data detector for detecting data and generating an inversion control signal instructing inversion of the detected data; A first data converter for inverting the data in response to the inversion control signal; A second data converter which generates an adjacent data control signal and inverts the current data if previous data and current data are the same; A first data decompressor for restoring data converted by the second data converter in response to the adjacent data control signal; And a second data decompressor for restoring data converted by the first data converter in response to the inversion control signal.
The driving method of the liquid crystal display device may further include comparing successive previous data and current data, generating a recognition signal and inverting the current data when the previous data and the current data are the same; Outputting the previous data if the previous data is different from the current data in response to the recognition signal; And outputting row logic data when the previous data and the current data are the same in response to the recognition signal.
The driving method of the liquid crystal display includes detecting data and generating an inversion control signal instructing inversion of the detected data; Inverting the data in response to the inversion control signal; Generating adjacent data control signals and inverting the current data if previous data and current data are the same; Restoring data in response to the adjacent data control signal; Restoring data in response to the inversion control signal.

삭제delete

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시예를 도 2 내지 도 4를 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to FIGS. 2 to 4.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치의 데이터 전송회로는 제1 데이터 버스(30)와 제 2 데이터 버스(40) 사이에 접속된 인접 데이터 처리 송신회로(이하, "FRI 송신회로"라 한다)(16) 및 반전/비반전 송신회로(14)를 가지는 타이밍 콘트롤러의 데이터 송신부(이하, "데이터 송신부"라 약칭함)(10)와, 제 2 데이터 버스(40)와 제3 데이터 버스(50) 사이에 접속된 반전/비반전 수신회로(18) 및 인접 데이터 처리 수신회로(이하, "FRI 수신회로"라 한다)(16)를 구비한다. Referring to FIG. 2, the data transmission circuit of the liquid crystal display according to the first embodiment of the present invention may include an adjacent data processing transmission circuit connected between the first data bus 30 and the second data bus 40. A data transmitter (hereinafter referred to as a "data transmitter") 10 of a timing controller having a "FRI transmission circuit" 16 and an inverted / non-inverted transmission circuit 14, and a second data bus 40 ) And an inverted / non-inverted receiving circuit 18 and an adjacent data processing receiving circuit (hereinafter referred to as an "FRI receiving circuit") 16 connected between the third data bus 50 and the third data bus 50.

데이터 송신부(10)는 제1 데이터 버스(30)와 반전/비반전 송신회로(14) 및 반전/비반전 수신회로(18)에 접속된 데이터 검출기(12)를 더 구비한다. The data transmitter 10 further includes a data detector 12 connected to the first data bus 30, the inverted / non-inverted transmitting circuit 14, and the inverted / non-inverting receiving circuit 18.

데이터 검출기(12)는 제1 데이터 버스(30)로부터 입력되는 데이터(RGB)를 입력 받아 그 데이터(RGB)의 반전시점을 검출하고 데이터를 반전시키기 위한 반전제어신호(REV)를 발생한다. 반전제어신호(REV)는 하나의 신호라인(41)을 경유하여 반전/비반전 송신회로(14)의 제어단자와 반전/비반전 수신회로(18)의 제어단자에 입력된다. The data detector 12 receives the data RGB input from the first data bus 30, detects an inversion point of the data RGB, and generates an inversion control signal REV for inverting the data. The inversion control signal REV is input to the control terminal of the inversion / non-inversion transmission circuit 14 and the control terminal of the inversion / non-inversion reception circuit 18 via one signal line 41.

반전/비반전 송신회로(14)는 반전제어신호(REV)에 응답하여 제1 데이터 버스(30)로부터의 데이터(RGB)의 논리값을 선택적으로 반전시킴으로써 데이터들(RGB) 모두의 논리값을 로우논리로 변환시킨다. 이렇게 변환된 반전/비반전 데이터들은 제 2 데이터 버스(40)를 경유하여 FRI 송신회로(16)에 공급된다. The inversion / non-inversion transmission circuit 14 selectively inverts the logic value of the data RGB from the first data bus 30 in response to the inversion control signal REV, thereby inverting the logic value of all the data RGBs. Convert to low logic. The inverted / non-inverted data thus converted is supplied to the FRI transmission circuit 16 via the second data bus 40.

FRI 송신회로(16)는 반전/비반전 송신회로(14)로부터 연속적으로 입력되는 인접 데이터들의 논리값을 동일한 논리로 변환하고 그 인접 데이터들의 논리값이 반전되는 기간을 지시하는 인접 데이터 제어신호(FRI)를 발생한다. FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 제 2 데이터 버스(40)를 경유하여 데이터 수신부(20)의 FRI 수신회로(17)에 공급된다. 이 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 우수 데이터와 기수 데이터로 분할된다. FER0∼5, FEG0∼5 및 FEB0∼5는 각각 6 비트로 이루어진 우수 적색 데이터, 우수 녹색 데이터 그리고 우수 청색 데이터이다. FOR0∼5, FOG0∼5 및 FOB0∼5는 각각 6 비트로 이루어진 기수 적색 데이터, 기수 녹색 데이터 그리고 기수 청색 데이터이다. 인접 데이터 제어신호(FRI)는 하나의 신호라인(42)을 경유하여 데이터 수신부(20)의 FRI 수신회 로(17)에 공급된다. The FRI transmission circuit 16 converts a logic value of adjacent data continuously inputted from the inversion / non-inversion transmission circuit 14 into the same logic and indicates a period in which the logic value of the adjacent data is inverted ( FRI). The data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5, and FOB0 to 5, which are converted by the FRI transmission circuit 16, are received via the second data bus 40. Supplied to the FRI receiving circuit 17 of FIG. These data (FER0-5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, FOB0-5) are divided into even data and odd data. FER0 to 5, FEG0 to 5, and FEB0 to 5 are 6 bits of even red data, even green data, and even blue data, respectively. FOR0 to 5, FOG0 to 5, and FOB0 to 5 are 6 bits of radix red data, radix green data, and radix blue data, respectively. The adjacent data control signal FRI is supplied to the FRI receiving circuit 17 of the data receiving unit 20 via one signal line 42.

FRI 수신회로(17)는 인접 데이터 제어신호(FRI)에 응답하여 제 2 데이터 버스(40)로부터 연속되는 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 복원한다. 즉, FRI 수신회로(17)는 FRI 송신회로(18)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 FRI 송신회로(18)에 입력되기 전의 데이터로 변환하는 역할을 한다. The FRI receiving circuit 17 receives the data FER0-5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, which are continuous from the second data bus 40 in response to the adjacent data control signal FRI. Restore FOB0 to 5). That is, the FRI receiving circuit 17 converts the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5, and FOB 0 to 5 converted by the FRI transmitting circuit 18 to the FRI transmitting circuit. It converts the data before input into (18).

반전/비반전 수신회로(18)는 반전제어신호(REV)에 응답하여 FRI 수신회로(17)에 의해 복원된 데이터를 선택적으로 복원시켜 제1 데이터 버스(30)에 입력되는 데이터(RGB)와 동일한 데이터를 발생한다. 이 반전/비반전 수신회로(18)에 의해 복원된 데이터는 도시하지 않은 래치, 디지털-아날로그 변환기와 출력 버퍼를 통하여 액정표시패널의 데이터라인들에 공급된다. The inverting / non-inverting receiving circuit 18 selectively recovers the data restored by the FRI receiving circuit 17 in response to the inverting control signal REV and the data RGB input to the first data bus 30. Produces the same data. The data recovered by this inverting / non-inverting receiving circuit 18 is supplied to data lines of the liquid crystal display panel through a latch, a digital-to-analog converter and an output buffer (not shown).

도 2에 도시된 데이터 전송 방법을 도 3에 도시된 데이터 파형과 결부하여 설명하면, 다음과 같다.The data transmission method shown in FIG. 2 will be described with reference to the data waveform shown in FIG. 3.

도 3a는 제1 데이터 버스(30)를 통해 데이터 송신부(10)에 입력되는 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)을 나타낸다. 이 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)이 동시에 전이되면 그 전이 수는 6×6=36이다. 따라서, t1 기간 동안 제1 데이터 버스(30) 상의 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)의 총 전이 회수는 36×10=360이다. t2 기간 동안 제1 데이터 버스(30) 상의 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)의 총 전이 회수는 6×4=24이다. 그리고 t3 기간 동안 제1 데이터 버스(30) 상의 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)의 총 전이 회수는 6×4=24이다.3A illustrates data ER0 to 5, EG0 to 5, EB0 to 5, OR0 to 5, OG0 to 5, and OB0 to 5 that are input to the data transmitter 10 through the first data bus 30. If these data (ER0-5, EG0-5, EB0-5, OR0-5, OG0-5, OB0-5) are simultaneously transferred, the number of transitions is 6x6 = 36. Accordingly, the total number of transitions of the data ER0-5, EG0-5, EB0-5, OR0-5, OG0-5, OB0-5 in the first data bus 30 during the t1 period is 36x10 = 360. to be. The total number of transitions of the data ER0 to 5, EG0 to 5, EB0 to 5, OR0 to 5, OG0 to 5 and OB0 to 5 on the first data bus 30 during the t2 period is 6 × 4 = 24. The total number of transitions of the data ER0 to 5, EG0 to 5, EB0 to 5, OR0 to 5, OG0 to 5 and OB0 to 5 on the first data bus 30 during the t3 period is 6 × 4 = 24. .

도 3b는 반전/비반전 송신회로(14)에 의해 변환된 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)과 반전제어신호(REV)를 나타낸다. 반전/비반전 송신회로(14)는 극성 반전신호(REV)가 하이논리일 때 도 3a의 데이터들(ER0∼5, EG0∼5, EB0∼5, OR0∼5, OG0∼5, OB0∼5)들을 반전시킨다. 따라서, t1 기간 동안 반전/비반전 송신회로(14)에 의해 변환된 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)은 전이되지 않고 FRI 송신회로(16)에 공급된다. 그리고 t2 기간 동안 반전/비반전 송신회로(14)에 의해 변환된 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)의 총 전이 회수는 6×2=12이며, t3 기간 동안 반전/비반전 송신회로(14)에 의해 변환된 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)의 총 전이 회수는 6×4=24이다.3B shows the data CER0 to 5, CEG0 to 5, CEB0 to 5, COR0 to 5, COG0 to 5, and COB0 to 5 and the inversion control signal REV converted by the inverting / non-inverting transmission circuit 14. Indicates. The inverting / non-inverting transmitting circuit 14 has the data ER0 to 5, EG0 to 5, EB0 to 5, OR0 to 5, OG0 to 5, and OB0 to 5 when the polarity inversion signal REV is high logic. Invert) Therefore, the data CER0 to 5, CEG0 to 5, CEB0 to 5, COR0 to 5, COG0 to 5, and COB0 to 5, which are converted by the inverting / non-inverting transmission circuit 14 during the t1 period, are not transferred and the FRI is not transferred. It is supplied to the transmitting circuit 16. The total number of transitions of the data (CER0-5, CEG0-5, CEB0-5, COR0-5, COG0-5, COB0-5) converted by the inverting / non-inverting transmitting circuit 14 during the t2 period is 6 2 = 12, and the data (CER0-5, CEG0-5, CEB0-5, COR0-5, COG0-5, COB0-5) converted by the inverting / non-inverting transmitting circuit 14 during the t3 period. The total number of transitions is 6 × 4 = 24.

도 3c는 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)과 인접 데이터 제어신호(FRI)를 나타낸다. FRI 송신회로(16)는 반전/비반전 송신회로(14)로부터 연속적으로 입력되는 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)의 일정 시간 이상 하이논리를 유지할 때, 그 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)의 초기 데이터를 그대로 출력하고 그 이후에 발생되는 데이터들을 로우논리로 반전시킨다. 그리고 FRI 송신회로(16)는 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)이 하이논리에서 로우논리로 반전되는 기간을 지시하는 인접 데이터 제어신호(FRI)를 발생한다. 따라서, t1 기간 동안 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 도 3b의 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)과 동일하게 된다. 반면에, t2 기간 동안 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)의 총 전이 회수는 도 3b의 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5) 보다 두 배 많은 6×2×2=24이다. t3 기간 동안 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)의 총 전이 회수는 6×2×2=24이다. 여기서, t2 기간과 t3 기간 동안 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 하이논리 구간의 대부분이 로우논리로 반전되기 때문에 소비전력과 EMI가 큰 폭으로 줄어들게 된다. 3C shows the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5 and FOB0 to 5, and the adjacent data control signal FRI converted by the FRI transmission circuit 16. FIG. . The FRI transmission circuit 16 is a constant of the data (CER0-5, CEG0-5, CEB0-5, COR0-5, COG0-5, COB0-5) continuously inputted from the inverted / non-inverted transmission circuit 14 When the high logic is maintained for more than the time, the initial data of the data (CER0-5, CEG0-5, CEB0-5, COR0-5, COG0-5, COB0-5) are output as they are and the data generated thereafter are output. Invert to low logic. In addition, the FRI transmitting circuit 16 includes adjacent data indicating a period in which data CER0 to 5, CEG0 to 5, CEB0 to 5, COR0 to 5, COG0 to 5, and COB0 to 5 are inverted from high logic to low logic. Generate a control signal FRI. Accordingly, the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5 and FOB0 to 5 converted by the FRI transmission circuit 16 during the t1 period are the data CER0 of FIG. 3B. 5, CEG0-5, CEB0-5, COR0-5, COG0-5, and COB0-5. On the other hand, the total number of transitions of the data (FER0-5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, FOB0-5) converted by the FRI transmission circuit 16 during the t2 period is shown in FIG. 3B. 6 × 2 × 2 = 24, which is twice as much as the data of CER0-5, CEG0-5, CEB0-5, COR0-5, COG0-5, COB0-5. The total number of transitions of the data (FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5, FOB 0 to 5) converted by the FRI transmission circuit 16 during the t3 period is 6 × 2 × 2. = 24. Here, the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, FOG0 to 5 and FOB0 to 5 that are converted by the FRI transmission circuit 16 during the t2 period and the t3 period are Most of them are inverted to low logic, which greatly reduces power consumption and EMI.

즉, FRI 송신회로(16)는 이전 데이터와 현재 데이터가 같으면 인접 데이터 제어신호(FRI)를 하이논리로 발생함과 동시에 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)의 논리값을 로우논리로 반전시킨다. That is, if the previous data and the current data are the same, the FRI transmission circuit 16 generates the adjacent data control signal FRI in high logic and simultaneously provides the data FER0-5, FEG0-5, FEB0-5, FOR0-5, The logic values of FOG0 to 5 and FOB0 to 5) are inverted to low logic.

도 3b 및 도 3c의 비교에서 알 수 있는 바, FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 데이터가 전송되지 않는 t1 기간과 데이터가 전송되는 t2 기간 및 t3 기간 내의 t22 기간 및 t32 기간에서 반전/비반전 송신회로(14)에 의해 변환된 데이터들(CER0∼5, CEG0∼5, CEB0∼5, COR0∼5, COG0∼5, COB0∼5)과 동일하다. 이와 달리, 데이터의 값이 변하지 않고 연속적으로 전송되는 t24 기간과 t34 기간에서 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)은 모두 로우논리를 유지한다. As can be seen from the comparison of Figs. 3b and 3c, the data converted by the FRI transmission circuit 16 (FER0-5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, FOB0-5) The data CER0-5, CEG0-5, CEB0 converted by the inverting / non-inverting transmitting circuit 14 in the t1 period in which no data is transmitted, the t2 period in which the data is transmitted, and the t22 period and the t32 period in the t3 period. 5, COR0-5, COG0-5, COB0-5). On the contrary, the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, and FOG0 to Transformed by the FRI transmission circuit 16 in the period t24 and t34 are continuously transmitted without changing the value of the data. 5, FOB0 ~ 5) all have low logic.

도 4는 도 2에 도시된 FRI 송신 회로(16)와 FRI 수신 회로(17)를 상세히 나타낸다. 4 shows the FRI transmitting circuit 16 and the FRI receiving circuit 17 shown in FIG. 2 in detail.

도 4를 참조하면, FRI 송신 회로(16)는 반전/비반전 송신회로(14)의 출력 데이터 버스(43)와 제 2 데이터 버스(40) 사이에 접속된 데이터 반전부(36), 제1 멀티플렉서(28) 및 제어신호 발생부(38)를 구비한다. Referring to FIG. 4, the FRI transmitting circuit 16 includes a data inverting unit 36 and a first connected between the output data bus 43 and the second data bus 40 of the inverting / non-inverting transmitting circuit 14. A multiplexer 28 and a control signal generator 38 are provided.

데이터 반전부(36)는 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 데이터를 저장하기 위한 제1 플립 플롭(22)과, 제1 플립 플롭(22)을 제어하기 위한 제1 반전 비교기(24)를 포함한다.The data inversion unit 36 controls the first flip flop 22 and the first flip flop 22 for storing data input from the output data bus 43 of the inverting / non-inverting transmission circuit 14. And a first inverting comparator 24.

제1 플립 플롭(22)은 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 현재 데이터를 자신의 클럭단자로 입력되는 제1 반전 비교기(24)의 출력신호가 로우논리를 유지하는 기간 동안 저장하고 저장된 데이터를 제1 비반전 비교기(24)의 출력신호가 하이논리일 때 출력한다. The first flip-flop 22 has a low logic output signal of the first inverting comparator 24 which inputs current data input from the output data bus 43 of the inverting / non-inverting transmitting circuit 14 to its clock terminal. Is stored for a period of time and the stored data is output when the output signal of the first non-inverting comparator 24 is high logic.

제1 반전 비교기(24)는 제1 플립 플롭으로부터 출력되는 이전 데이터와 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 현재 데이터를 비교하고 그 비교 결과, 데이터들의 동일여부에 따라 서로 다른 논리값의 신호를 출력한다. 이전 데이터와 현재 데이터가 동일하면 제1 반전 비교기(24)는 로우논 리의 출력신호를 제1 플립 플롭(22)의 클럭단자에 공급하는 반면에, 이전 데이터와 현재 데이터가 다르면 제1 반전 비교기(24)는 하이논리의 출력신호를 제1 플립 플롭(22)의 클럭단자에 공급한다. The first inverting comparator 24 compares the previous data output from the first flip flop with the current data input from the output data bus 43 of the inverting / non-inverting transmitting circuit 14 and as a result of the comparison, whether the data are identical or not. Outputs signals with different logic values. If the previous data and the current data are the same, the first inverting comparator 24 supplies a low logic output signal to the clock terminal of the first flip-flop 22, whereas if the previous data and the current data are different, the first inverting comparator ( 24 supplies a high logic output signal to the clock terminal of the first flip flop 22.

제어신호 발생부(38)는 제1 플립 플롭(22)의 출력 데이터와 현재 데이터를 비교하기 위한 비반전 비교기(26)와, 현재 데이터와 로우 논리 데이터들(All 0's)을 비교하기 위한 제2 반전 비교기(25)와, 비반전 비교기(26)의 출력과 제2 반전 비교기(25)의 출력신호를 논리곱 연산하는 AND 게이트(27)를 포함한다. The control signal generator 38 may include a non-inverting comparator 26 for comparing the output data of the first flip-flop 22 with the current data, and a second for comparing the current data with the row logic data All 0's. An inverting comparator 25 and an AND gate 27 for performing an AND operation on the output of the non-inverting comparator 26 and the output signal of the second inverting comparator 25 are included.

비반전 비교기(26)는 제1 플롭 플롭(22)으로부터 출력되는 이전 데이터와 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 현재 데이터를 비교하고 그 비교 결과, 데이터들의 동일여부에 따라 서로 다른 논리값의 신호를 출력한다. 이전 데이터와 현재 데이터가 동일하면 비반전 비교기(26)는 하이논리의 출력신호를 AND 게이트(27)에 공급하는 반면에, 이전 데이터와 현재 데이터가 다르면 비반전 비교기(26)는 로우논리의 출력신호를 AND 게이트(27)에 공급한다. The non-inverting comparator 26 compares the previous data output from the first flop flop 22 with the current data input from the output data bus 43 of the inverting / non-inverting transmitting circuit 14 and as a result of the comparison, Outputs signals of different logic values depending on whether they are identical. If the previous data and the current data are the same, the non-inverting comparator 26 supplies the high logic output signal to the AND gate 27, while if the previous data and the current data are different, the non-inverting comparator 26 outputs the low logic. The signal is supplied to the AND gate 27.

제 2 반전 비교기(25)는 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 현재 데이터와 로우 논리 데이터들(All 0's)을 비교하고 그 비교 결과, 데이터들의 동일여부에 따라 서로 다른 논리값의 신호를 출력한다. 이전 데이터와 로우 논리 데이터들(All 0's)이 동일하면 제 2 반전 비교기(25)는 로우논리의 출력신호를 AND 게이트(27)에 공급하는 반면에, 현재 데이터와 로우 논리 데이터들(All 0's)이 다르면 제 2 반전 비교기(25)는 하이논리의 출력신호를 AND 게이트(27)에 공급한다. The second inverting comparator 25 compares the current data input from the output data bus 43 of the inverting / non-inverting transmitting circuit 14 with the row logic data All 0's, and as a result of the comparison, Therefore, signals with different logic values are output. If the previous data and the row logic data All 0's are the same, the second inverting comparator 25 supplies a low logic output signal to the AND gate 27, while the current data and the row logic data All 0's are the same. If different, the second inverting comparator 25 supplies the high logic output signal to the AND gate 27.

AND 게이트(25)는 비반전 비교기(26)의 출력신호와 제2 반전 비교기(25)의 출력신호를 논리곱 연산하고 그 결과로 인접 데이터 제어신호(FRI)를 발생한다. 인접 데이터 제어신호(FRI)는 제1 멀티플렉서(28)의 제어단자에 공급됨과 동시에 하나의 신호라인(42)을 경유하여 데이터 수신부(20)의 FRI 수신회로(17)에 공급된다. The AND gate 25 performs an AND operation on the output signal of the non-inverting comparator 26 and the output signal of the second inverting comparator 25, and as a result, generates an adjacent data control signal FRI. The adjacent data control signal FRI is supplied to the control terminal of the first multiplexer 28 and to the FRI receiving circuit 17 of the data receiver 20 via one signal line 42.

이전 데이터와 현재 데이터가 다르면 비반전 비교기(26)의 출력은 로우논리로 발생된다. 그리고 현재 데이터와 로우 논리 데이터들(All 0's)이 동일하면 제2 반전 비교기(25)의 출력은 로우논리로 발생된다. 따라서, AND 게이트(25)는 이전 데이터와 현재 데이터가 다르거나 현재 데이터와 로우 논리 데이터들(All 0's)이 동일한 경우와 이전 데이터와 현재 데이터가 다르고 현재 데이터와 로우 논리 데이터들(All 0's)이 동일한 경우에 로우 논리의 인접 데이터 제어신호(FRI)를 발생하고 그 이외의 경우에 하이 논리의 인접 데이터 제어신호(FRI)를 발생한다. If the previous data and the current data are different, the output of the non-inverting comparator 26 is generated in low logic. If the current data and the row logic data All 0's are the same, the output of the second inverting comparator 25 is generated in low logic. Accordingly, the AND gate 25 is different from the previous data and the current data, or the current data and the row logic data All 0's are different from the previous data and the current data, and the current data and the row logic data All 0's are different. In the same case, the adjacent data control signal FRI of low logic is generated, and in other cases, the adjacent data control signal FRI of high logic is generated.

제1 멀티플렉서(28)는 로우 논리의 인접 데이터 제어신호(FRI)에 응답하여 반전/비반전 송신회로(14)의 출력 데이터 버스(43)로부터 입력되는 현재 데이터를 제 2 데이터 버스(40)로 출력한다. 반면에, 제1 멀티플렉서(28)는 하이 논리의 인접 데이터 제어신호(FRI)에 응답하여 로우 논리 데이터들(All 0's)을 제 2 데이터 버스(40)로 출력한다. The first multiplexer 28 transfers the current data input from the output data bus 43 of the inverting / non-inverting transmission circuit 14 to the second data bus 40 in response to the adjacent data control signal FRI of low logic. Output On the other hand, the first multiplexer 28 outputs the low logic data All 0's to the second data bus 40 in response to the high logic adjacent data control signal FRI.

따라서, 멀티플렉서(28)는 이전 데이터와 현재 데이터가 다르면 현재 데이터를 선택하고 이전 데이터와 현재 데이터가 하이논리로 동일하면 현재 데이터 대신에 로우 논리 데이터들(All'0)을 선택한다. Therefore, the multiplexer 28 selects the current data if the previous data and the current data are different, and selects the row logical data All '0 instead of the current data if the previous data and the current data are the same as the high logic.

FRI 수신회로(17)는 제 2 데이터 버스(40)와 FRI 복원 데이터 버스(44) 사이에 접속된 제 2 플립 플롭(23)과 제 2 멀티플렉서(29)를 구비한다. The FRI receiving circuit 17 includes a second flip flop 23 and a second multiplexer 29 connected between the second data bus 40 and the FRI recovery data bus 44.

제 2 플립 플롭(23)은 제 2 데이터 버스(40)로부터 입력되는 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 자신의 클럭단자로 입력되는 인접 데이터 제어신호(FRI)가 로우논리를 유지하는 기간 동안 저장하고 인접 데이터 제어신호(FRI)가 하이논리일 때 저장된 데이터를 출력한다. The second flip-flop 23 has its clock terminal for data FER0-5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, and FOB0-5 inputted from the second data bus 40. The adjacent data control signal FRI is stored during the low logic period and the stored data is output when the adjacent data control signal FRI is high logic.

제 2 멀티플렉서(29)는 로우 논리의 인접 데이터 제어신호(FRI)에 응답하여 제 2 데이터 버스(40)로부터 입력되는 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 FRI 복원 데이터 버스(44)로 출력한다. 반면에, 제 2 멀티플렉서(29)는 하이 논리의 인접 데이터 제어신호(FRI)에 응답하여 제 2 플롭 플롭(23)으로부터 출력되는 데이터를 FRI 복원 데이터 버스(44)로 출력한다.The second multiplexer 29 receives the data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, and FOG0 input from the second data bus 40 in response to the adjacent logic control signal FRI of row logic. 5 and FOB0 to 5 are output to the FRI decompression data bus 44. On the other hand, the second multiplexer 29 outputs the data output from the second flop flop 23 to the FRI recovery data bus 44 in response to the high logic adjacent data control signal FRI.

따라서, 제 2 멀티플렉서(29)는 인접 데이터 제어신호(FRI)의 로우논리 기간 동안 제 2 데이터 버스로부터 입력되는 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 선택하고 인접 데이터 제어신호(FRI)의 하이논리 기간 동안 제 2 플롭 플롭(23)으로부터 출력되는 이전 데이터를 선택함으로써 FRI 송신회로(16)에 의해 변환된 데이터들(FER0∼5, FEG0∼5, FEB0∼5, FOR0∼5, FOG0∼5, FOB0∼5)을 복원하게 된다.
Therefore, the second multiplexer 29 receives data FER0 to 5, FEG0 to 5, FEB0 to 5, FOR0 to 5, and FOG0 to 5 that are input from the second data bus during the low logic period of the adjacent data control signal FRI. , The data FER0 to 5 converted by the FRI transmission circuit 16 by selecting FOB0 to 5 and selecting previous data output from the second flop flop 23 during the high logic period of the adjacent data control signal FRI. 5, FEG0-5, FEB0-5, FOR0-5, FOG0-5, FOB0-5) are restored.

상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 구동 방법은 데이터를 선택적으로 반전 또는 비반전시켜 데이터의 전이 회수를 최소로 하고 인접 데이터를 비교하여 인접 데이터가 동일 할 경우 데이터를 전송하지 않고 인지 신호(FRI)만을 전송함으로써 소비전력과 EMI를 최소화할 수 있다. As described above, the liquid crystal display and the driving method thereof according to the present invention selectively invert or non-invert the data to minimize the number of transitions of the data and compare the adjacent data so that the data is not transmitted when the adjacent data is the same. By transmitting only the recognition signal (FRI), power consumption and EMI can be minimized.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims

A data converter for comparing successively generated previous data and current data and generating a recognition signal and inverting the current data if the previous data and the current data are the same; And

And a data restorer for restoring the data converted by the data converter in response to the recognition signal.

The data converter latches data from an input line and flip-flops for outputting previous data in response to a clock signal, comparing the previous data with current data from the input line, and if the previous data is different from the current data, A first inverting comparator for generating a clock signal, a non-inverting comparator for comparing the current data with the previous data, and generating a high logic output signal when the current data and the previous data are the same; And a second logical comparator for generating a high logic output signal when the current data and the low logic data are different. An AND gate for generating the recognition signal by performing an AND operation on the output signal of the non-inverting comparator and the output signal of the second inverting comparator, and a multiplexer for selecting the current data and the row logic data in response to the recognition signal. Liquid crystal display comprising a.

The method of claim 1,

And the data converter is built in a timing controller for controlling an operation timing of a driving circuit of the liquid crystal display device.

The method of claim 1,

And the data restorer is built in a data driving circuit for supplying data to data lines of the liquid crystal display.

delete

The method of claim 1,

And the multiplexer outputs the current data in response to the recognition signal of low logic and outputs the row logic data in response to the recognition signal of high logic.

The method of claim 1,

The data restorer,

A flip-flop for latching current data input from the data converter and outputting previous data in response to the recognition signal;

And a multiplexer for selecting the current data and the previous data in response to the recognition signal.

The method of claim 6,

And the multiplexer outputs the current data in response to the recognition signal of low logic and outputs the previous data in response to the recognition signal of high logic.

A data detector for detecting data and generating an inversion control signal instructing inversion of the detected data;

A first data converter for inverting the data in response to the inversion control signal;

A second data converter which generates an adjacent data control signal and inverts the current data if previous data and current data are the same;

A first data decompressor for restoring data converted by the second data converter in response to the adjacent data control signal;

And a second data decompressor for restoring data converted by the first data converter in response to the inversion control signal.

The method of claim 8,

And the data detector and the data converters are built in a timing controller for controlling an operation timing of a driving circuit of the liquid crystal display.

The method of claim 8,

And the data restorers are embedded in a data driving circuit for supplying data to data lines of the liquid crystal display.

Comparing successively generated previous data and current data and generating a recognition signal and inverting the current data if the previous data and the current data are the same;

Outputting the previous data if the previous data is different from the current data in response to the recognition signal; And

And outputting low logic data when the previous data and the current data are the same in response to the recognition signal.

delete

Detecting data and generating an inversion control signal instructing inversion of the detected data;

Inverting the data in response to the inversion control signal;

Generating adjacent data control signals and inverting the current data if previous data and current data are the same;

Restoring data in response to the adjacent data control signal;

Restoring data in response to the inversion control signal.