JP3416045B2 - The liquid crystal display device - Google Patents

The liquid crystal display device

Info

Publication number
JP3416045B2
JP3416045B2 JP36094397A JP36094397A JP3416045B2 JP 3416045 B2 JP3416045 B2 JP 3416045B2 JP 36094397 A JP36094397 A JP 36094397A JP 36094397 A JP36094397 A JP 36094397A JP 3416045 B2 JP3416045 B2 JP 3416045B2
Authority
JP
Grant status
Grant
Patent type
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP36094397A
Other languages
Japanese (ja)
Other versions
JPH11194748A (en )
Inventor
雅志 中村
英樹 大坂
悟 恒川
博幸 新田
博司 栗原
淳裕 比嘉
Original Assignee
日立デバイスエンジニアリング株式会社
株式会社日立アドバンストデジタル
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、液晶表示装置に係り、特に、データドライバに表示データを転送するための技術に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a liquid crystal display device, particularly to a technique for transferring display data to the data driver. 【0002】 【従来の技術】従来の液晶表示装置は、入力される映像信号および同期信号を装置内の各ドライバに対応した信号に変換するための液晶コントローラと、表示データに対応した駆動電圧を生成して、液晶パネルに出力するデータドライバとを有する。 [0002] Conventional liquid crystal display device includes a liquid crystal controller for converting signals corresponding to each driver in the apparatus a video signal and a synchronizing signal is input, the drive voltage corresponding to the display data generated by, and a data driver for outputting to the liquid crystal panel. 高解像度の表示を行う液晶表示装置には、データドライバが複数設けられる。 The liquid crystal display device for displaying a high resolution, the data driver is plurality. 液晶コントローラで生成された表示データは、データバスを介してデータドライバに転送され、表示される。 Display data generated by the liquid crystal controller is transferred to the data driver via the data bus, it is displayed. 例えば、 For example,
26万色表示(R,G,B毎に64階調)の液晶表示装置では、1994年SID(SOCIETY FOR INFORMATION 260,000-color display in the liquid crystal display device of (R, G, 64 gradations for each B) in 1994 SID (SOCIETY FOR INFORMATION
DISPLAY)INTERNATIONAL SYMPOSIUM DIGEST OF TECHNIC DISPLAY) INTERNATIONAL SYMPOSIUM DIGEST OF TECHNIC
AL PAPERS VOLUME XXVの論文23.2に記載されているように、液晶コントローラと複数のデータドライバとを、18ビット(R,G,B毎に6ビット)幅の共通のデータバスで接続し、そのデータバスを介して表示データの転送を行っていた。 As described in the article 23.2 of AL PAPERS VOLUME XXV connected, a liquid crystal controller and the plurality of data drivers, 18 bit common data bus width (R, G, 6 bits per B), the transfer of display data through the data bus was going. 【0003】このような液晶表示装置の具体例について、図2から図5を用いて説明する。 [0003] A specific example of such a liquid crystal display device will be described with reference to FIGS 2. 【0004】図2に示すように、この液晶表示装置は、 [0004] As shown in FIG. 2, the liquid crystal display device,
液晶パネル204、液晶コントローラ201、走査ドライバ203、複数のデータドライバ202、データバス207、および、同期信号群208〜212を有する。 Liquid crystal panel 204, the liquid crystal controller 201, the scan driver 203, a plurality of data drivers 202, data bus 207, and a synchronization signal groups 208-212.
ここで、液晶パネル204は、解像度が1024×76 Here, the liquid crystal panel 204, the resolution is 1024 × 76
8画素(1画素はR,G,Bの3ドットからなる)で、 In 8 pixels (one pixel consists of 3 dots of R, G, B),
262144色(R,G,Bのそれぞれが64階調)の表示が可能となっている。 Colors 262144 (R, G, B respectively is 64 gradations) has become possible to display. データドライバ202は、8 Data driver 202, 8
個設けられ、データバス207に共通に接続されている。 Pieces provided, are connected in common to a data bus 207. 【0005】液晶コントローラ201は、パソコン等のシステム装置から、表示データ205および同期信号群206を入力され、ドライバに対応した各種同期信号および表示データ207を出力する。 [0005] The liquid crystal controller 201, a system unit such as a personal computer, are input display data 205 and the synchronization signal group 206, and outputs various synchronizing signals and display data 207 corresponding to the driver. なお、表示データ2 It should be noted that the display data 2
05は18バス幅のバスを介して、65〜75MHzの速度で入力される。 05 through bus 18 bus width, is input at a rate of 65~75MHz. 出力する同期信号には、データ転送クロック208(CL2)、データ水平同期信号209 The synchronization signal output, the data transfer clock 208 (CL2), the data horizontal synchronization signal 209
(CL1)、フレーム同期信号211(FLM)、走査水平同期信号212(CL3)、表示データの転送期間を与えるデータ有効信号210が含まれる。 (CL1), the frame sync signal 211 (FLM), scan horizontal synchronizing signal 212 (CL3), it contains data valid signal 210 to provide a transfer period of the display data. 【0006】8個のデータドライバ102が接続されるデータバス207は、高負荷な伝走路であり、図5に示す等価回路で表される。 [0006] Data bus 207 eight data driver 102 is connected is a high-load heat transfer track, it is represented by the equivalent circuit shown in FIG. このようなデータバス207において、システム装置からの表示データ205の転送速度(65〜75MHz)と同じ速度で表示データの転送を行うと、波形なまりや反射などが生じ、データドライバが正常なデータを取込むことができなくなる。 In such a data bus 207, when the transfer of the display data at the same rate as the transfer rate of the display data 205 from the system unit (65~75MHz), occurs and waveform rounding and reflection, the data driver normal data It can not be incorporated. このため、データバス207は、例えば、バス幅を2倍の36 Therefore, the data bus 207, for example, twice the bus width 36
ビットとし、転送速度を1/2の32.5〜37.5M A bit, transfer speed of 1/2 32.5~37.5M
Hzとしている。 It is set to Hz. また、液晶コントローラ201は、入力された表示データ205を2画素1組に並列化して転送する。 Further, the liquid crystal controller 201, and transfers the parallel display data 205 inputted to the 2-pixel set. 【0007】各データドライバ202は、図3に示すように、バッファ回路301、イネーブル制御回路30 [0007] Each data driver 202, as shown in FIG. 3, the buffer circuit 301, the enable control circuit 30
2、ラッチアドレス生成回路303、ラッチ回路304 2, the latched address generation circuit 303, latch circuit 304
および305、液晶駆動回路306を有する。 And 305, a liquid crystal drive circuit 306. 液晶コントローラ201の出力するデータ有効信号210が有効となると、最前段のデータドライバ202−1では、ラッチアドレス生成回路303がラッチ信号の生成を開始し、データバス207の表示データが順次にラッチ回路304にラッチされる。 When the data valid signal 210 outputted from the liquid crystal controller 201 is valid, the foremost stage of the data driver 202-1, latch the address generation circuit 303 starts generating the latch signal, the display data is sequentially latch data bus 207 304 is latched to. 自ドライバの分担する表示データが全てラッチ回路304にラッチされると、イネーブル制御回路302は、次段のデータドライバ202−2 When the display data to share the self driver is latched all the latch circuits 304, the enable control circuit 302, the next stage of the data driver 202-2
に供給するデータ有効信号210−2を有効とし、データの取り込を開始させる。 And effective for supplying data valid signals 210-2 to to start Captures data. これにより、各データドライバ202が、順次に、対応する表示データを取り込み、 Accordingly, the data driver 202 sequentially takes in the corresponding display data,
8個のデータドライバ202に1ライン分の表示データがラッチされる。 Display data for one line is latched in the eight data driver 202. そして、データ水平同期信号209 Then, the data horizontal synchronization signal 209
(CL1)に従い、各データドライバ202では、一斉に、ラッチ回路305がラッチ回路304のラッチ出力をラッチし、この表示データに対応する液晶駆動電圧を液晶駆動回路306が生成し、液晶パネル204に出力する。 According (CL1), in each of the data driver 202, simultaneously latches the latch circuit 305 latches the output of the latch circuit 304, a liquid crystal drive voltage corresponding to the display data LCD driving circuit 306 to generate, in the liquid crystal panel 204 Output. そして、走査ドライバ203により選択されているラインに、液晶駆動電圧に対応する表示がなされる。 Then, the line being selected by the scan driver 203, a display corresponding to the liquid crystal driving voltage is performed.
以上の動作が、液晶パネル204のライン毎に順次繰り返される。 The above operation is sequentially repeated for each line of the liquid crystal panel 204. 【0008】 【発明が解決しようとする課題】特にラップトップ型のコンピュータでは、液晶表示装置の液晶パネルを囲む枠分部(額縁)を小さくすることが求められている。 [0008] In OF THE INVENTION Problems to be Solved particularly laptop computers, to small frame component portion surrounding the liquid crystal panel of a liquid crystal display device (frame) are required. 例えば、液晶パネルの上部の枠幅は、少なくとも、データドライバの幅と、データバスの幅とを合せた広さだけ確保する必要がある。 For example, the upper portion of the frame width of the LCD panel, at least, it is necessary to secure the width of the data driver, only breadth which combined with the data bus width. 【0009】しかしながら、上記従来の技術では、データドライバに正常な表示データを伝送するために、データバスのバス幅を広くして、転送速度を低下させる必要がある。 However, in the conventional technique, in order to transmit the normal display data to the data driver, and a wide bus width of the data bus, it is necessary to lower the transmission speed. このため、液晶パネルの額縁の幅を小さくすることが困難であった。 Therefore, it is difficult to reduce the width of the frame of the liquid crystal panel. 表示の解像度が高くなるほど、データバスのバス幅を広くする必要があるため、上記の問題は深刻となる。 The more display resolution increases, it is necessary to increase the bus width of the data bus, the above problem becomes serious. 【0010】そこで、本発明は、複数のデータドライバへの信号の供給を、より少数の伝送線路で行うことを可能とした液晶表示装置を提供することを目的とする。 [0010] Therefore, the present invention is the supply of signals to the plurality of data drivers, and an object thereof is to provide a liquid crystal display device capable of be performed in fewer transmission lines. 【0011】 【課題を解決するための手段】上記目的を達成するため、本発明は、液晶パネルと、入力される表示データに対応した階調電圧を前記液晶パネルに印加する複数のデータドライバと、前記液晶パネルの走査ラインを順次選択状態とする走査ドライバと、同期信号および表示データを前記データドライバおよび走査ドライバに供給する液晶コントロール回路と、前記液晶コントロール回路および各データドライバを直列に接続して、表示データおよびデータ転送用クロックを伝送する複数の伝送線路とを備え、前記データドライバは、入力側および出力側の前記伝送線路の間に挿入され、入力側の前記伝送線路のインピーダンスが出力側の前記伝送線路のインピーダンスに影響しないようにするインピーダンス遮断回路を有するこ [0011] [Means for Solving the Problems] To achieve the above object, the present invention includes a liquid crystal panel, a plurality of data driver for applying a gradation voltage corresponding to the display data input to the liquid crystal panel a scan driver for successively selected scanning lines of the liquid crystal panel, and a liquid crystal control circuit for supplying a synchronization signal and the display data to the data driver and the scan driver, and connecting the liquid crystal control circuit and the data driver in series Te, and a plurality of transmission lines for transmitting display data and a data transfer clock, the data driver is inserted between the transmission line on the input side and the output side, the impedance of the transmission line on the input side and the output this having an impedance blocking circuit to avoid effect on the impedance of the transmission line on the side とを特徴とする液晶表示装置を提供する。 To provide a liquid crystal display device comprising and. 【0012】このような液晶表示装置によれば、伝送線路における伝送速度の高速化およびこれに伴う伝送線路数の削減が可能となる。 According to such a liquid crystal display device, it is possible to reduce the speed and number of transmission lines accompanying the transmission rate in the transmission line. 【0013】 【発明の実施の形態】以下、本発明の第1の実施形態について、図1、図6〜図13を用いて説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, a first embodiment of the present invention, FIG. 1, will be described with reference to FIGS. 6 to 13. 【0014】図1は、本実施形態に係る液晶表示装置の構成を示す図である。 [0014] Figure 1 is a diagram showing a configuration of a liquid crystal display device according to the present embodiment. 図示のように、液晶表示装置は、 As shown, the liquid crystal display device,
液晶コントローラ101、複数のデータドライバ10 LCD controller 101, a plurality of data drivers 10
2、走査ドライバ103、液晶パネル104、および、 2, the scan driver 103, the liquid crystal panel 104 and,
データバス107を有する。 Having a data bus 107. 【0015】本実施形態では、液晶パネル104を、解像度が1280×1024画素(1画素はR,G,Bの3ドットからなる)、16777216色表示(R, [0015] In this embodiment, the liquid crystal panel 104, the resolution is 1280 × 1024 pixels (one pixel consists of 3 dots of R, G, B), 16777216 color display (R,
G,Bのそれぞれが256階調)としている。 G, and B are 256 gradations). データドライバ102は、10個設けられ、それぞれが128画素の表示を分担する。 Data driver 102 is provided 10, each of which share the display 128 pixels. データバス107は、バス幅が2 Data bus 107, the bus width is 2
4ビット(R,G,Bのそれぞれが8ビット)となっており、1画素分の表示データを同時に伝送する。 4 bits are (R, G, each 8-bit B) a, at the same time to transmit display data for one pixel. なお、 It should be noted that,
このバス幅は、液晶コントローラ101に入力される表示データのバス105と同じとなっている。 The bus width is made the same as the bus 105 of the display data input to the liquid crystal controller 101. 【0016】データバス107は、液晶コントローラ1 [0016] The data bus 107, a liquid crystal controller 1
01および全てのデータドライバ102を直列に接続する。 01 and to connect all of the data driver 102 in series. すなわち、液晶コントローラ101およびデータドライバ102−1間がデータバス107−1、データドライバ102−1および102−2間がデータバス10 That is, while the liquid crystal controller 101 and the data driver 102-1 data bus 107-1, while the data drivers 102-1 and 102-2 as a data bus 10
7−2、…、データドライバ102−9および102− 7-2, ..., data driver 102-9 and 102-
10間がデータバス107−10で、それぞれ接続される。 During 10 data bus 107-10, it is connected. 同様に、データ転送クロックの伝送線路(108− Similarly, the data transfer clock of the transmission line (108-
1〜108−10)も、液晶コントローラ101および全てのデータドライバ102を直列に接続する。 1~108-10) also connects the liquid crystal controller 101 and all of the data driver 102 in series. 【0017】図6に、データドライバ102の構成を示す。 [0017] FIG. 6 shows a configuration of the data driver 102. 図中、601は表示データの取込期間を管理するためのイネーブル制御回路、602はデータバス107用の入出力バッファ回路、603はデータ転送クロック1 In the figure, 601 is the enable control circuit for managing the capture period of the display data, input and output buffer circuitry for data bus 107 is 602, 603 is a data transfer clock 1
08用の入出力バッファ回路、604は表示データ用のラッチ信号を生成するラッチアドレス生成回路、605 Output buffer circuit for 08, latched address generation circuit for generating a latch signal for the display data 604, 605
はデータバス107からの表示データを順次ラッチするラッチ回路、606はラッチ回路605のラッチ出力を1ライン周期で一斉にラッチするラッチ回路、607はラッチ回路606のラッチ出力に基づき液晶駆動電圧を生成する液晶駆動回路である。 Latch circuits for sequentially latching the display data from the data bus 107, 606 latch circuit for simultaneously latching the latch output of the latch circuit 605 in one line period, 607 generates a liquid crystal driving voltage based on the latch output of the latch circuit 606 a liquid crystal driving circuit for. 【0018】入出力バッファ回路602は、データバス107の各伝送線路毎に設けられる。 The output buffer circuit 602 is provided for each transmission line of the data bus 107. また、入出力バッファ回路602および603は、入力側の伝送線路のインピーダンスが出力側の伝送線路のインピーダンスに影響しないようにするインピーダンス遮断機能を持ち、伝送信号を正常な波形に整形して出力する。 Furthermore, the input-output buffer circuit 602 and 603 has an impedance blocking function the impedance of the transmission line on the input side so as not to affect the impedance of the transmission line on the output side, and outputs the formatted transmission signal to normal waveform . 【0019】図7に、液晶コントローラ101の構成を示す。 [0019] FIG. 7 shows a configuration of a liquid crystal controller 101. 図中、701は入力された同期信号群106を基に液晶駆動用の同期信号を生成する液晶表示制御信号生成回路、702は入力された表示データ105のタイミングを調整して液晶駆動用の表示データを生成する液晶表示データタイミング制御回路、703は生成した各種信号を外部に出力するための出力バッファ回路である。 In the figure, 701 is a liquid crystal display control signal generating circuit for generating a synchronizing signal for driving liquid crystal on the basis of the synchronizing signal group 106 inputted, 702 display for driving liquid crystal by adjusting the timing of the display data 105 inputted LCD data timing control circuit for generating the data, 703 is an output buffer circuit for outputting various signals generated externally.
なお、出力バッファ回路703は、データバス107の各伝送線路毎に設けられた複数のバッファ回路からなる。 The output buffer circuit 703 includes a plurality of buffer circuits provided for each of the transmission lines of the data bus 107. 【0020】ここで、入力される同期信号群106には、垂直同期信号VSYNC、水平同期信号HSYN [0020] Here, the synchronizing signal group 106 is inputted, the vertical synchronizing signal VSYNC, a horizontal synchronizing signal HSYN
C、データクロックDCLK、および、DTMGが含まれる。 C, data clock DCLK, and include DTMG. 出力する液晶駆動用の同期信号群には、データ転送クロック108(CL2)、データ水平同期信号10 The synchronization signal group for driving the liquid crystal to be output, the data transfer clock 108 (CL2), the data horizontal synchronization signals 10
9(CL1)、フレーム同期信号111(FLM)、走査水平同期信号112(CL3)、および、表示データの転送期間を表すデータ有効信号110が含まれる。 9 (CL1), the frame sync signal 111 (FLM), scan horizontal synchronizing signal 112 (CL3), and includes data valid signal 110 which represents the transfer period of the display data. 【0021】次に、本実施形態の液晶表示装置の動作について、図8を用いて説明する。 Next, operation of the liquid crystal display device of this embodiment will be described with reference to FIG. 【0022】液晶コントローラ101は、パソコン等のシステム装置から表示データ105および同期信号群1 The liquid crystal controller 101, a display from the system unit of a personal computer such as data 105 and the synchronization signal group 1
06を取り込み、液晶駆動用の同期信号群108〜11 06 uptake, synchronization signal group for driving liquid crystal 108-11
2および表示データ107を出力する。 And outputs the 2 and the display data 107. 出力する表示データは、データバス107で1画素単位(24ビット) Display data output by the data bus 107 one pixel (24 bits)
に転送される。 It is transferred to. 液晶コントローラ101より出力される信号の内、高速な表示データ(107−1)およびデータ転送クロック108−1は、最前段のデータドライバ102−1から最後段のデータドライバ102−10にかけて順次、転送される。 Of signals outputted from the liquid crystal controller 101, a high-speed display data (107-1) and the data transfer clock 108-1 sequentially from the forefront of the data driver 102-1 toward the last stage of the data driver 102-10, transfer It is. 【0023】各データドライバ102は、図8に示すように、表示データ107およびデータ転送クロック10 [0023] Each data driver 102, as shown in FIG. 8, the display data 107 and the data transfer clock 10
8の供給を受け、自ドライバ102の分担する表示データを取込み終ると、入出力バッファ回路602および6 Receiving the 8 supplied, the ends takes in display data to share the own driver 102, output buffer circuits 602 and 6
03を介して、表示データ107およびデータ転送クロック108を次段のデータドライバ102へ出力し始める。 03 through the start outputting display data 107 and the data transfer clock 108 to the next stage of the data driver 102. 自ドライバ102へのデータ転送が開始されたことは、前段の液晶コントローラ101またはデータドライバ102より出力されるデータ有効信号110により判る。 The data transfer to the host driver 102 is started, seen by the data valid signal 110 outputted from the pre-stage liquid crystal controller 101 or the data driver 102. 以上の動作が繰り返されることで、データ水平同期信号109の1周期において、10個のデータドライバ102に1ライン分の表示データがラッチされる。 By the above operation is repeated in one cycle of the data horizontal synchronization signal 109, the display data for one line is latched by the 10 data driver 102. 【0024】データドライバ102の動作について、さらに詳しく説明する。 [0024] The operation of the data driver 102, will be described in more detail. 図6において、入力されるデータ有効信号110−INが有効(ローレベル)になると、 6, when the data valid signal 110-IN input is enabled (low level),
ラッチアドレス生成回路604は、入力されるデータ転送クロック108−INに同期してラッチ信号611の生成を開始し、128画素分の表示データ107−IN Latched address generation circuit 604 starts generating latch signal 611 in synchronization with the data transfer clock 108-IN input, the 128 pixels display data 107-IN
を1画素単位にラッチ回路605にラッチさせる。 The is latched by the latch circuit 605 in units of one pixel. 【0025】イネーブル制御回路601は、128画素分の表示データがラッチされると、次段のデータドライバ102に出力するデータ有効信号110−OUTを有効にする。 The enable control circuit 601, 128 pixels of the display data when it is latched, to enable the data valid signal 110-OUT to be output to the next stage of the data driver 102. これと同時に、イネーブル制御回路601 At the same time, the enable control circuit 601
は、入出力バッファ回路602および603の出力回路を有効にして、入力されるデータ転送クロック108− , Enable the output circuit of the output buffer circuits 602 and 603, data input transfer clock 108-
INおよび表示データ107−INを、データ転送クロック108−OUTおよびデータバス107−OUTとして出力し始める。 IN and display data 107-IN, starts outputting the data transfer clock 108-OUT and the data bus 107-OUT. 【0026】10個のデータドライバ102で1ライン分の表示データがラッチされると、データ水平同期信号109に同期して、ラッチ回路605のラッチ出力がラッチ回路606に一斉にラッチされる。 [0026] 10 pieces of the display data for one line by the data driver 102 is latched in synchronization with the data horizontal synchronization signal 109, the latch output of the latch circuit 605 is simultaneously latched in the latch circuit 606. 液晶駆動回路6 The liquid crystal drive circuit 6
07は、ラッチ回路606のラッチ出力(表示データ) 07, the latch output of the latch circuit 606 (display data)
に対応する液晶駆動電圧113を、階調基準電圧615 The liquid crystal driving voltage 113 corresponding to the gradation reference voltage 615
を用いて生成し、液晶パネル104に出力する。 Generated is used to output to the liquid crystal panel 104. 【0027】走査ドライバ103は、走査水平同期信号112に同期して、液晶パネル104に順次に1ラインずつ選択電圧を印加し、フレーム同期信号111の1周期で全てのラインに選択電圧を印加する。 The scan driver 103, in synchronization with the scan horizontal synchronizing signal 112 sequentially applies a selection voltage line by line on the liquid crystal panel 104, and applies a selection voltage to all of the lines in one period of the frame synchronization signal 111 . そして、選択電圧を印加されるライン上では、データドライバ102 Then, on the line to be selectively applied voltage, the data driver 102
から出力される液晶駆動電圧113に応じたカラー表示がなされる。 Color display is performed in accordance with the liquid crystal driving voltage 113 output from. 【0028】次に、表示データ107およびデータ転送クロック108の転送に用いる信号インタフェースの具体例について、図9〜図11を用いて説明する。 [0028] Next, a specific example of signal interface used for transferring the display data 107 and the data transfer clock 108, will be described with reference to FIGS. 【0029】信号インタフェースとは、伝送線路(例えばデータバス107)とその両端に接続されるバッファ回路(例えばバッファ回路703および602)を含む入出力系を示す。 [0029] The signal interface, showing input and output system that includes a buffer circuit connected with its two ends the transmission line (e.g., data bus 107) (e.g., a buffer circuit 703 and 602). データドライバ102のバッファ回路602および603は同じ構成を有し、共に、入力バッファ回路および出力バッファ回路からなる。 Buffer circuits 602 and 603 of the data driver 102 have the same configuration, both made from the input buffer circuit and the output buffer circuit. この出力バッファ回路は、液晶コントローラ101のバッファ回路703と構成が共通する。 The output buffer circuit configuration as the buffer circuit 703 of the liquid crystal controller 101 are common. このため、以下の説明ではバッファ回路の所在については明示しない。 Therefore, no explicit about the location of the buffer circuit in the following description. 【0030】図9は、信号インタフェースの回路構成を示す図である。 FIG. 9 is a diagram showing a circuit configuration of a signal interface. 図の回路構成では、CMOSの出力バッファが入力信号(例えば表示データ)に従い、出力をV In the circuit configuration of FIG accordance CMOS output buffer input signal (e.g., display data), the output V
GND(グランド電位),Vccに切り替える。 GND (ground potential), switches to Vcc. この出力バッファに伝送線路(例えばデータバス107)を介して接続された入力バッファ回路は、CMOSトランジスタにより伝送電圧の論理判定を行う。 Input buffer circuit connected via a transmission line (e.g., data bus 107) to the output buffer, performs a logical determination of the transmission voltage of a CMOS transistor. 【0031】図10に、信号インタフェースの他の例を示す。 [0031] FIG. 10 shows another example of the signal interface. 図の信号インタフェースは、例えばGTL(Gunni Signal interface of FIG., For example GTL (Gunni
ng tranceiver logic)等のオープンドレイン型の構成を有する。 Having ng tranceiver logic) of the open-drain type, such as configuration. 出力バッファ回路のトランジスタのON/OF ON of the transistor of the output buffer circuit / OF
Fにより、入力バッファ回路に入力される伝送線路電圧のレベルは、電圧Vterと略等しい電圧V1、または、V The F, the level of the transmission line voltage input to the input buffer circuit, or substantially equal to voltages V1, and the voltage Vter, V
1より所定量小さい電圧V2に変化する(ここで、VGND Changes to a predetermined amount smaller voltage V2 than 1 (here, VGND
< V2 < Vref <V1 < Vcc)。 <V2 <Vref <V1 <Vcc). 入力バッファ回路は、基準電圧Vrefをしきい値として、伝送電圧の論理判定を行う。 Input buffer circuit, the reference voltage Vref as a threshold, performing a logical determination of the transmission voltage. この構成によれば、伝送線路電圧の変化幅を小さくできるため、高速なデータ伝送が可能となる。 According to this configuration, since it reduces the variation range of the transmission line voltage, thereby enabling high-speed data transmission. 【0032】図11に、信号インタフェースの他の実現例を示す。 [0032] FIG. 11 shows another implementation of the signal interface. 図の信号インタフェースは、プシュプル型の構成を有する。 Signal interface figures has the configuration of a push-pull type. 出力バッファ回路のトランジスタのON ON of the transistor of the output buffer circuit
/OFFにより、入力バッファ回路に入力される伝送線路電圧のレベルは、電圧Vterより所定量大きい電圧V The / OFF, the level of the transmission line voltage input to the input buffer circuit, a predetermined amount than the voltage Vter larger voltage V
1、または、電圧Vterより所定量小さい電圧V2に変化する(ここで、VGND < V2 < Vter,Vref < V1 1, or changes the voltage Vter to a predetermined amount small voltage V2 (where, VGND <V2 <Vter, Vref <V1
< Vcc)。 <Vcc). 入力バッファ回路は、基準電圧Vrefをしきい値として、伝送電圧の論理判定を行う。 Input buffer circuit, the reference voltage Vref as a threshold, performing a logical determination of the transmission voltage. この構成によれば、図10の信号インタフェースと同様に、伝送線路電圧の変化幅を小さくできるため、高速なデータ転送が可能となる。 According to this configuration, similarly to the signal interface of FIG. 10, it is possible to reduce the change width of the transmission line voltage, thereby enabling high-speed data transfer. 【0033】以上のように、本実施形態では、データバス107により全てのデータドライバ102を直列に接続し、転送信号をバッファ回路を介して次段に転送する構成としたため、データバス107が図12に示す等価回路で表される。 [0033] As described above, in this embodiment, since all of the data driver 102 by a data bus 107 connected in series, and configured to transfer the transfer signal to the next stage through a buffer circuit, a data bus 107 in FIG. represented by an equivalent circuit shown in 12. 図示のように、バッファ回路間の伝送線路の負荷が、従来例に比べ大幅に低減される。 As shown, the load of the transmission line between the buffer circuit is significantly reduced compared with the conventional example. このため、データバス107では、波形なまりや反射が緩和され、従来例よりも信号伝送を確実かつ高速に行えるようになる。 Therefore, the data bus 107, waveform distortion and reflection is reduced, so that the signal transmission than the conventional example performed reliably and fast. つまり、本実施形態によれば、データバス10 In other words, according to the present embodiment, the data bus 10
7等での伝送速度を高めることができ、より少数の伝送線路によりデータドライバに信号を供給することができる。 It is possible to increase the transmission rate at 7 and the like, may provide a signal to the data driver by fewer transmission lines. そして、伝送線路数の削減により、液晶パネルの外枠の狭小化が可能となる。 By reducing the number of transmission lines, narrowing of the outer frame of the liquid crystal panel becomes possible. 【0034】また、本実施形態では、伝送線路数が削減されると共に、表示データ107の取り込みの終了していないデータドライバ102が次段への伝送を行わないため、信号伝送で消費する電力も低減される。 Further, in the present embodiment, the number of transmission lines is reduced, since the data driver 102 is not finished in the display data 107 uptake does not perform transmission to the next stage, also the power consumed by the signal transmission It is reduced. 【0035】次に、本発明の第2の実施形態について、 [0035] Next, a second embodiment of the present invention,
図13から図15を用いて説明する。 It will be described with reference to FIGS. 13 to 15. 【0036】本実施形態に係る液晶表示装置では、データドライバにおけるバッファ回路およびその制御の方法が、第1の実施形態と異なる。 [0036] In the liquid crystal display device according to this embodiment, the buffer circuit and method for its control in the data driver is different from the first embodiment. 以下では、第1の実施形態と異なる構成および動作を中心に説明を行う。 Hereinafter, a description about the configuration and operation different from the first embodiment. 【0037】図13に、本実施形態のデータドライバ1 [0037] Figure 13, the data driver 1 of the present embodiment
02の構成を示す。 It shows the 02 configuration. 図示のように、このデータドライバ102は、転送信号の論理レベルを反転させる出力バッファ回路を持つ入出力バッファ回路1302および13 As shown, the data driver 102, output buffer circuits 1302 and 13 has an output buffer circuit for inverting the logic level of the transfer signal
03と、その入力バッファ回路の出力側に挿入される排他的論理和回路(Ex−OR)とを有する。 03, having an exclusive OR circuit (Ex-OR) to be inserted into the output side of the input buffer circuit. なお、他の構成要素は、第1の実施形態と同じ機能を持つ。 The other components have the same functions as the first embodiment. 【0038】Ex−ORは、自ドライバ102に取り込む信号の論理レベルを本来の論理レベルに戻すためのものである。 [0038] Ex-OR is for returning the logic level of the signal taken into the own driver 102 to the original logic levels. Ex−ORは、DREV信号に従い、入力バッファ回路の出力をそのまま出力するか、または、論理レベルを反転してから出力する。 Ex-OR, in accordance DREV signal, as either outputs the output of the input buffer circuit, or output from inverts the logic level. 本実施形態では、奇数段目のデータドライバ(102−1,102−3、…) In the present embodiment, odd-numbered data driver (102-1,102-3, ...)
ではEx−ORが入力信号をそのまま出力し、偶数段目のデータドライバ(102−2,102−4、…)ではEx−ORが入力信号を論理レベルを反転してから出力する。 In Ex-OR is directly outputs the input signal, and outputs the even-numbered data driver (102-2,102-4, ...) in the Ex-OR input signal after inverting the logic level. なお、DREV信号の論理レベルは各データドライバ102におて固定であるため、例えば、基板上の配線により、DREV信号の入力端子に、対応する電圧(VccまたはVGND)を供給するようにする。 Incidentally, since the logic level of DREV signals are Contact with fixed to each data driver 102, for example, by wiring on the substrate, to the input terminal of the DREV signal, so as to provide a corresponding voltage (Vcc or VGND). 【0039】本実施形態のデータドライバ102の動作について説明する。 [0039] the operation of the data driver 102 of the present embodiment. データドライバ102に入力された表示データ107およびデータ転送クロック108は、 Display data 107 and the data transfer clock 108 is input to the data driver 102,
液晶コントローラ101の出力時と同じ論理レベルとなってEx−ORから出力され、ラッチ回路1305でラッチされる。 Is output from the Ex-OR is the same logic level at the output of the liquid crystal controller 101 is latched by the latch circuit 1305. 分担する全ての表示データ107がラッチされると、イネーブル制御回路1301の制御信号13 When all the display data 107 to be shared is latched, the control signal 13 of the enable control circuit 1301
01により、入出力バッファ回路1302および130 By 01, output buffer circuits 1302 and 130
3の出力バッファ回路が有効となり、入力された表示データ107およびデータ転送クロック108は、論理レベルを反転された状態で、次段のデータドライバ102 3 of the output buffer circuit is enabled, display data 107 and the data transfer clock 108 is input in a state which is inverted logic level, the next stage of the data driver 102
に転送される。 It is transferred to. 同じ動作が各データドライバ102で繰返され、1ライン分の表示データ107が全てのデータドライバ102のラッチ回路1305でラッチされる。 The same operation is repeated for each data driver 102, the display data 107 for one line is latched by the latch circuits 1305 of all of the data driver 102.
以降の動作は第1の実施形態と同様である。 The subsequent operation is the same as the first embodiment. 【0040】論理レベルの反転を行わない同じ構成のバッファ回路を多段に接続してパルス伝送を行った場合には、伝送パルスのデューティ比が変化する。 [0040] When the buffer circuit of the same configuration is not performed the logic level of the inverted were pulse transmission by connecting in multiple stages, the duty ratio of the transmission pulses is changed. 例えば、そのバッファ回路が、伝送パルスの立下りに比べ立上りの応答特性が鈍いものである場合には、図14に示すように、バッファ回路を通過する毎に、伝送信号の立上りが遅延し、パルス幅の減少による伝送品質の低下が起る。 For example, the buffer circuit, when those responses characteristic of rising dull compared to the falling of the transmission pulse, as shown in FIG. 14, each passing through the buffer circuit, the rise is delayed in the transmission signal, degradation of the transmission quality due to a decrease in the pulse width occurs. 【0041】本実施形態では、図15に示すように、データドライバ102の出力バッファ回路を通過する毎に、伝送信号(表示データ107およびデータ転送クロック108)の論理レベルが反転するため、伝送信号の立上りおよび立下りの一方が極端に遅延することを防止できる。 [0041] In this embodiment, as shown in FIG. 15, each passing through the output buffer circuit of the data driver 102, since the logic level of the transmission signal (display data 107 and the data transfer clock 108) is inverted, the transmitted signal while it is possible to prevent the delay extreme of rising and falling. このため、本実施形態によれば、第1の実施形態よりも伝送品質が向上し、伝送信号の高速化およびデータバス107のバス幅の低減が容易となる。 Thus, according to the present embodiment, than in the first embodiment to improve transmission quality, it is easy to reduce the bus width of the high speed and the data bus 107 of the transmission signal. 【0042】次に、本発明の第3の実施形態について、 Next, a third embodiment of the present invention,
図16および図17を用いて説明する。 It will be described with reference to FIGS. 16 and 17. 【0043】本実施形態は、表示データ107およびデータ転送クロック108の各信号(1ビット)を、信号極性が互いに反転したものとなる2つの信号(以下、差動信号と呼ぶ)により伝送する点が、第1の実施形態と異なる。 The present embodiment, each signal (1 bit) of the display data 107 and the data transfer clock 108, the two signals becomes the signal polarity is inverted with respect to each other (hereinafter, referred to as a differential signal) that is transmitted by but it differs from the first embodiment. 以下では、第1の実施形態と異なる機能および動作を中心に説明する。 The following description will focus on the different functions and operations as those of the first embodiment. 【0044】図16に、本実施形態のデータドライバ1 [0044] Figure 16, the data driver 1 of the present embodiment
02の構成を示す。 It shows the 02 configuration. このデータドライバ102は、差動信号の送受信を行うための差動入出力バッファ回路16 The data driver 102, differential output buffer circuit 16 for transmitting and receiving differential signals
02および1603と、データ転送クロック108を基により高速なクロックを生成するPLL回路1616 02 and 1603, PLL circuit 1616 for generating a fast clock by using data transfer clock 108
と、差動入出力バッファ回路1602の出力信号をパラレル化するシリアル/パラレル変換回路1617とを有する。 When, and a serial / parallel conversion circuit 1617 to parallelize the output signal of the differential output buffer circuit 1602. なお、他の構成要素は、第1の実施形態と同じ機能を持つ。 The other components have the same functions as the first embodiment. 【0045】図17に、本実施形態の液晶コントローラ101の構成を示す。 [0045] FIG. 17 shows a configuration of a liquid crystal controller 101 of this embodiment. この液晶コントローラ101は、 The liquid crystal controller 101,
入力された表示データ105のタイミング制御およびシリアル化により液晶駆動用の表示データを生成する液晶表示データパラレル/シリアル制御回路1702と、データ転送クロックDCLKを基により高速なクロックを生成するPLL回路1704と、データ転送クロック1 A liquid crystal display data parallel / serial control circuit 1702 for generating display data for driving the liquid crystal by the timing control and serialization of the input display data 105, a PLL circuit 1704 for generating a fast clock with a group of data transfer clock DCLK , data transfer clock 1
08および表示データ107を差動信号として出力する差動バッファ回路1705とを有する。 08 and the display data 107 and a differential buffer circuit 1705 to output as a differential signal. 【0046】図18に、液晶コントローラ101およびデータドライバ102の差動信号インタフェースの回路構成を示す。 [0046] Figure 18 shows a circuit configuration of a differential signal interface of the liquid crystal controller 101 and the data driver 102. 図の構成は、伝送する表示データの各ビットおよびデータ転送クロック108のそれぞれに対応して設けられ、1つの信号を、信号極性(+,−)が互いに反転したものとなる差動信号として、2つの伝送線路を介して送受信する。 Arrangement of figures are arranged in correspondence with each bit and the data transfer clock 108 of the display data to be transmitted, one signal, signal polarity (+, -) as a differential signal is obtained by inverting each other, to send and receive through the two transmission lines. この信号インタフェースは、伝送速度を大幅に向上させることを可能とする。 The signal interface makes it possible to greatly improve the transmission speed. 【0047】本実施形態では、第1の実施形態に対し、 [0047] In this embodiment, for the first embodiment,
表示データ107が4倍の転送速度で伝送される。 Display data 107 is transmitted at four times the transfer rate. また、表示データ107は、1/4のビット数である6ビットが、12本の伝送線路からなるデータバス107を介して同時に転送される。 The display data 107 is 1/4 of the 6 bits is the number of bits are simultaneously transferred over the data bus 107 of 12 transmission lines. すなわち、本実施形態では、 That is, in this embodiment,
データバス107の伝送線路数が第1の実施形態の半分となる。 Transmission line number of the data bus 107 is half of the first embodiment. 【0048】次に、本実施形態におけるデータ転送動作について説明する。 Next, a description will be given of a data transfer operation in this embodiment. 【0049】液晶コントローラ101では、PLL回路1704が、データ転送クロックDCLKの4倍の速度となる4倍速クロック1706を生成する。 [0049] In the liquid crystal controller 101, PLL circuit 1704 generates the 4x clock 1706 is four times the rate of data transfer clock DCLK. 液晶表示データパラレル/シリアル制御回路1702では、24ビット(パラレル)の入力表示データ105を4倍速クロック1706に同期して、6ビット(パラレル)毎に出力する制御を行う。 In the liquid crystal display data parallel / serial control circuit 1702, in synchronization with the input display data 105 of 24 bits (parallel) to the 4x clock 1706 performs control to output every 6 bits (parallel). これにより、6ビット(パラレル) As a result, the 6-bit (parallel)
の表示データ1713が、データ転送クロックDCLK Display data 1713 of the data transfer clock DCLK
の4倍の速度で差動バッファ回路1705に出力される。 It is output at four times the speed differential buffer circuit 1705. 差動バッファ回路1705は、入力されたデータ転送クロックCL2および表示データをそれぞれ差動信号に変換し、2本の伝送線路でデータ転送クロック10 Differential buffer circuit 1705 converts the input data transfer clock CL2 and display data to each differential signal, the data transfer clock 10 in the two transmission lines
8、12本の伝送線路で液晶表示データ107をそれぞれ伝送する。 Each transmitting liquid crystal display data 107 8,12 transmission lines. 【0050】表示データ107の入力が開始されると、 [0050] When the input of the display data 107 is started,
データドライバ102では、PLL回路1616が、データ転送クロック108の4倍の速度となる4倍速クロック1618を生成する。 In the data driver 102, PLL circuit 1616 generates the 4x clock 1618 is four times the speed of the data transfer clock 108. シリアル/パラレル変換回路1617は、4倍速クロック1618に同期して、6ビット(パラレル)で入力される表示データ1619を取り込み、24ビット(パラレル)の表示データ1612 Serial / parallel conversion circuit 1617, in synchronization with the quadruple-speed clock 1618, takes in the display data 1619 input by 6-bit (parallel), display data 1612 24-bit (parallel)
に変換する。 To convert to. そして、この表示データ1612は、1画素単位に、ラッチ回路1605でラッチされる。 Then, the display data 1612, in one pixel and latched by the latch circuit 1605. 以降の動作は第1の実施形態と同様である。 The subsequent operation is the same as the first embodiment. 【0051】以上のように、本実施形態によれば、表示データの転送を差動信号により行い、パラレル/シリアル変換および速度変換を行うことで、第1の実施形態よりも伝送速度を高め、かつ、伝送線路数を削減することができる。 [0051] As described above, according to this embodiment, performed by the differential signal transfer of display data, by performing parallel / serial conversion and speed conversion, also increase the transmission speed than the first embodiment, and, it is possible to reduce the number of transmission lines. 【0052】 【発明の効果】以上で説明したように、本発明によれば、複数のデータドライバへの信号の供給を、より少数の伝送線路で行うことを可能とした液晶表示装置を提供することができる。 [0052] As described in the Effect of the Invention] According to the present invention, the supply of signals to the plurality of data drivers, to provide a liquid crystal display device capable of be performed in fewer transmission line be able to.

【図面の簡単な説明】 【図1】 本発明を適用した液晶表示装置の実施形態のブロック図。 Block diagram of an embodiment of a liquid crystal display device according to the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】 従来例の液晶表示装置のブロック図。 2 is a block diagram of a conventional liquid crystal display device. 【図3】 従来例のデータドライバのブロック図。 3 is a block diagram of a conventional example of a data driver. 【図4】 従来例における表示データの転送タイミングを示す図。 FIG. 4 shows a transfer timing of the display data in a conventional example. 【図5】 従来例のデータバスの等価回路を示す図。 5 is a diagram showing an equivalent circuit of the data bus in the conventional example. 【図6】 第1の実施形態のデータドライバのブロック図。 6 is a block diagram of a data driver of the first embodiment. 【図7】 第1の実施形態の液晶コントローラのブロック図。 FIG. 7 is a block diagram of a liquid crystal controller of the first embodiment. 【図8】 第1の実施形態における表示データの転送タイミングを示す図。 8 shows the transfer timing of the display data in the first embodiment. 【図9】 第1の実施形態における信号インタフェース回路の構成図(1)。 Figure 9 is a configuration diagram of a signal interface circuit in the first embodiment (1). 【図10】 信号インタフェース回路の構成図(2)。 Figure 10 is a configuration diagram of a signal interface circuit (2). 【図11】 信号インタフェース回路の構成図(3)。 Figure 11 is a configuration diagram of a signal interface circuit (3). 【図12】 第1の実施形態におけるデータバスの等価回路を示す図。 12 is a diagram showing an equivalent circuit of the data bus in the first embodiment. 【図13】 本発明の第2の実施形態におけるデータドライバのブロック図。 Figure 13 is a block diagram of a data driver in a second embodiment of the present invention. 【図14】 データバスにおける信号波形の変化を示す図。 14 illustrates a change in the signal waveform in the data bus. 【図15】 第2の実施形態のデータバスにおける信号波形の変化を示す図。 15 is a diagram showing a change in the signal waveform in the data bus of the second embodiment. 【図16】 本発明の第3の実施形態のデータドライバのブロック図。 [16] Third block diagram of a data driver of an embodiment of the present invention. 【図17】 第3の実施形態の液晶コントローラのブロック図。 Figure 17 is a block diagram of a liquid crystal controller of the third embodiment. 【図18】 第3の実施形態の信号インタフェース回路の構成図。 Figure 18 is a configuration diagram of a signal interface circuit of the third embodiment. 【符号の説明】 101…液晶コントローラ、102…データドライバ、 [Description of Reference Numerals] 101 ... liquid crystal controller, 102 ... data driver,
103…走査ドライバ、104…液晶パネル、105… 103 ... scan driver, 104 ... liquid crystal panel, 105 ...
入力表示データ、106…表示同期信号群、107…データバス、108…データ転送クロック、109…データ水平同期信号、110…データ有効信号、111…フレーム同期信号、112…走査水平同期信号、601… Input display data, 106 ... display synchronization signal group 107 ... data bus, 108 ... data transfer clock, 109 ... data horizontal synchronization signal, 110 ... data valid signal, 111 ... frame synchronization signal, 112 ... scan horizontal synchronizing signals, 601 ...
イネーブル制御回路、602…データ入出力バッファ回路、603…データ転送クロック入出力バッファ回路、 Enable control circuit, 602 ... data input-output buffer circuit, 603 ... data transfer clock output buffer circuit,
604…ラッチアドレス生成回路、605…ラッチ回路、606…ラッチ回路、607…液晶駆動回路。 604 ... latched address generation circuit, 605 ... latch circuit, 606 ... latch circuit, 607 ... liquid crystal driving circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大坂 英樹 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所 システム開発研究 所内(72)発明者 恒川 悟 東京都小平市上水本町五丁目20番1号 株式会社日立製作所 半導体事業部内(72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内(72)発明者 比嘉 淳裕 神奈川県横浜市戸塚区吉田町292番地 株式会社日立画像情報システム内(72)発明者 中村 雅志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平8−22268(JP,A) 特開 平7−212692(JP,A) 特開 平8−101666(JP,A) 特開 平9−16128(JP,A) 特開 平 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hideki Osaka Kawasaki City, Kanagawa Prefecture Aso District Ozenji 1099 address Hitachi, Ltd. research and development, house (72) inventor Satoru Tsunekawa, Tokyo Kodaira Josuihon-cho, chome 20 No. 1 No. Hitachi, Ltd. semiconductor business unit (72) inventor Hiroshi Kurihara Chiba Prefecture Mobara Hayano 3300 address, Inc. Date start-Works electronic devices business unit (72) inventor Higa AtsushiHiroshi Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address, Inc. Hitachi image information in the system (72) inventor Masashi Nakamura Mobara City, Chiba Prefecture Hayano 3681 address Hitachi device engineering Co., Ltd. in the (56) reference Patent flat 8-22268 (JP, a) JP flat 7-212692 (JP , A) JP flat 8-101666 (JP, A) JP flat 9-16128 (JP, A) JP flat 9−90896(JP,A) 特開 平9−152849(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 9-90896 (JP, A) JP flat 9-152849 (JP, A) (58 ) investigated the field (Int.Cl. 7, DB name) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 液晶パネルと、入力される表示データに対 (57) Patent Claims 1. A liquid crystal panel, pairs on display data input
    応した階調電圧を前記液晶パネルに印加する複数のデー A plurality of data to be applied to best match the gray scale voltage to the liquid crystal panel
    タドライバと、前記液晶パネルの走査ラインを順次選択 Sequentially selecting a motor driver, a scan line of the liquid crystal panel
    状態とする走査ドライバと、同期信号および表示データ A scanning driver that state, the synchronization signal and the display data
    を前記データドライバおよび走査ドライバに供給する液 Solution supplied to the data driver and the scanning driver
    晶コントロール回路と、前記液晶コントロール回路およ A crystal control circuit, Oyo said liquid crystal control circuit
    び各データドライバを直列に接続して、表示データおよ The beauty each data driver are connected in series, Hoyo display data
    びデータ転送クロックを伝送する複数の伝送線路とを備 Bei a plurality of transmission lines for transmitting fine data transfer clock
    え、 前記データドライバは、入力側の前記伝送線路と出力側 For example, the data driver, the transmission line and the output side of the input side
    の前記伝送線路との間に挿入されるバッファ回路と、自 A buffer circuit which is inserted between the transmission line, the self
    データドライバの分担する表示データを取り込み、保持 It captures the display data to share the data driver, retention
    するためのラッチ回路とを有し、 前記バッファ回路は、前記伝送線路に出力するデータ転 And a latch circuit for the buffer circuit, data transfer to be outputted to the transmission line
    送用クロックおよび表示データの論理レベルを反転させ By inverting the logic level of the clock and display data transmission
    るものであり、 前記データドライバは、取り込んだ表示データおよびデ A shall, said data driver, captured display data and de
    ータ転送用クロックの論理レベルを、前記液晶コントロ The logic level of over data transfer clock, the liquid crystal controller
    ール回路の出力時における論理レベルに戻すための回路 Circuitry for returning to the logic level at the output of Lumpur circuit
    を、さらに有することを特徴とする液晶表示装置。 The liquid crystal display device, characterized in that the further comprises. 【請求項2】 請求項1記載の液晶表示装置において、 前記データドライバは、前記バッファ回路の伝送線路へ The liquid crystal display device 2. A method according to claim 1, wherein the data driver to the transmission line of the buffer circuit
    の出力を、自データドライバの分担する表示データの取 Outputs, preparative display data to share the own data driver
    り込みが終了した時点で有効とする制御を行う制御回路 Control circuit for controlling the effective once interrupt is completed
    を、さらに有することを特徴とする液晶表示装置。 The liquid crystal display device, characterized in that the further comprises. 【請求項3】 請求項1又は2に記載の液晶表示装置にお 3. Contact the liquid crystal display device according to claim 1 or 2
    いて、 前記伝送線路における伝送信号を、前記液晶コントロー There, the transmission signal in the transmission line, the liquid crystal controller
    ラおよびデータドライバの内部の信号レベルの変化幅よ Change the width of the inside of the signal level of the La and the data driver
    りも小さい変化幅で伝送するための手段を、さらに有す Means for transmitting at the remote small variation width, further Yusuke
    ることを特徴とする液晶表示装置。 A liquid crystal display device comprising Rukoto.
JP36094397A 1997-12-26 1997-12-26 The liquid crystal display device Expired - Lifetime JP3416045B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP36094397A JP3416045B2 (en) 1997-12-26 1997-12-26 The liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36094397A JP3416045B2 (en) 1997-12-26 1997-12-26 The liquid crystal display device

Publications (2)

Publication Number Publication Date
JPH11194748A true JPH11194748A (en) 1999-07-21
JP3416045B2 true JP3416045B2 (en) 2003-06-16

Family

ID=18471558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36094397A Expired - Lifetime JP3416045B2 (en) 1997-12-26 1997-12-26 The liquid crystal display device

Country Status (1)

Country Link
JP (1) JP3416045B2 (en)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4783890B2 (en) 2000-02-18 2011-09-28 パナソニック液晶ディスプレイ株式会社 The liquid crystal display device
JP5192026B2 (en) * 2000-02-18 2013-05-08 株式会社ジャパンディスプレイイースト The liquid crystal display device
US7098901B2 (en) 2000-07-24 2006-08-29 Sharp Kabushiki Kaisha Display device and driver
JP3618086B2 (en) 2000-07-24 2005-02-09 シャープ株式会社 A plurality of column electrode driving circuit and a display device
JP4907797B2 (en) 2001-08-21 2012-04-04 ルネサスエレクトロニクス株式会社 The semiconductor integrated circuit and a liquid crystal display device
JP2003167557A (en) * 2001-11-30 2003-06-13 Fujitsu Ltd Semiconductor device and driver device for liquid crystal display panel
JP3930332B2 (en) 2002-01-29 2007-06-13 富士通株式会社 Integrated circuits, liquid crystal display device, and a signal transmission system
US7009426B2 (en) 2002-08-28 2006-03-07 Matsushita Electric Industrial Co., Ltd. Data transmission/reception system
KR100900539B1 (en) * 2002-10-21 2009-06-02 삼성전자주식회사 Liquid crystal display and driving method thereof
JP3802492B2 (en) 2003-01-29 2006-07-26 Necエレクトロニクス株式会社 Display device
JP4567356B2 (en) 2004-03-31 2010-10-20 ルネサスエレクトロニクス株式会社 Data transfer method and an electronic device
JP4809590B2 (en) 2004-03-31 2011-11-09 エーユー オプトロニクス コーポレイションAU Optronics Corp. The electronic device
JP2005331709A (en) * 2004-05-20 2005-12-02 Renasas Northern Japan Semiconductor Inc Liquid crystal display driving apparatus and liquid crystal display system
JP2011170376A (en) * 2011-04-15 2011-09-01 Renasas Northern Japan Semiconductor Inc Liquid crystal display driving device, liquid crystal display system, and semiconductor integrated circuit device for driving liquid crystal

Also Published As

Publication number Publication date Type
JPH11194748A (en) 1999-07-21 application

Similar Documents

Publication Publication Date Title
US5774106A (en) Liquid crystal driver and liquid crystal display device using the same
US5608418A (en) Flat panel display interface for a high resolution computer graphics system
US20080225036A1 (en) Liquid crystal display
US20050219189A1 (en) Data transfer method and electronic device
US5754156A (en) LCD driver IC with pixel inversion operation
US5818412A (en) Horizontal driver circuit with fixed pattern eliminating function
US20020080107A1 (en) Method of driving a liquid crystal display and driver circuit for driving a liquid crystal display
US20020011998A1 (en) Ram-incorporated driver, and display unit and electronic equipment using the same
US6356260B1 (en) Method for reducing power and electromagnetic interference in conveying video data
US20050219235A1 (en) Electronic device
US6392619B1 (en) Data transfer device and liquid crystal display device
US20040222943A1 (en) Display apparatus
US20080246752A1 (en) Display, Timing Controller and Column Driver Integrated Circuit Using Clock Embedded Multi-Level Signaling
JP2002318566A (en) Liquid crystal driving circuit and liquid crystal display device
US6784861B2 (en) Liquid-crystal display device and method of signal transmission thereof
JP2001343928A (en) Driving circuit for display device, driving method for display device and image display device
US7133035B2 (en) Method and apparatus for driving liquid crystal display device
US6222511B1 (en) AC plasma gas discharge gray scale graphics, including color, and video display drive system
JP2002169138A (en) Liquid crystal display
JP2004301946A (en) Driving device and display module equipped with the same
JP2000020031A (en) Image data processor
JP2008242144A (en) Liquid crystal display device, and driving circuit and driving method thereof
JP2004334171A (en) Liquid crystal display panel, liquid crystal display, and driving method
US20020063675A1 (en) Liquid crystal display control device, liquid crystal display device using the same, and information processor
JP2003280596A (en) Display driving apparatus and display apparatus using the same

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

Free format text: JAPANESE INTERMEDIATE CODE: R313121

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140404

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term