KR100945501B1 - Semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명의 반도체 패키지는, 상부면에 칩 실장 영역이 마련되고, 상부면에 접속 패드들이 형성되며, 하부면에 접속 패드들과 전기적으로 연결되는 볼 랜드들이 구비된 기판; 상기 칩 실장 영역에 한개 이상의 반도체 칩들이 부착되고, 일면에 접속 패드들과 전기적으로 연결되는 제 1본딩 패드들이 구비된 반도체 칩; 반도체 칩의 일면에 부착되어 반도체 칩의 신호를 정합시키는 수동 소자; 상기 반도체 칩, 수동 소자 및 기판을 서로 전기적으로 연결시키는 연결 부재; 상기 반도체 칩 및 수동 소자들을 포함한 기판의 상부면을 감싸는 몰딩부; 및 상기 볼 랜드들에 접속되는 외부 접속 단자들;을 포함한다.The present invention discloses a semiconductor package. The disclosed semiconductor package includes a substrate having a chip mounting region on an upper surface thereof, connection pads formed on an upper surface thereof, and ball lands electrically connected to the connection pads; A semiconductor chip having one or more semiconductor chips attached to the chip mounting region and having first bonding pads electrically connected to connection pads on one surface thereof; A passive element attached to one surface of the semiconductor chip to match a signal of the semiconductor chip; A connection member electrically connecting the semiconductor chip, the passive element, and the substrate to each other; A molding part surrounding an upper surface of the substrate including the semiconductor chip and passive elements; And external connection terminals connected to the ball lands.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

도 1은 본 발명의 제 1실시예에 의한 반도체 패키지의 평면도. 1 is a plan view of a semiconductor package according to a first embodiment of the present invention.

도 2는 도 1을 I-I´선으로 절단한 반도체 패키지의 단면도.FIG. 2 is a cross-sectional view of the semiconductor package taken along the line II ′ of FIG. 1.

도 3은 본 발명의 제 2실시예에 의한 반도체 패키지의 평면도. 3 is a plan view of a semiconductor package according to a second embodiment of the present invention.

도 4는 도 3을 Ⅱ-Ⅱ´선으로 절단한 반도체 패키지의 단면도.4 is a cross-sectional view of the semiconductor package taken along line II-II ′ of FIG. 3.

도 5는 본 발명의 제 3실시예에 의한 반도체 패키지의 평면도.5 is a plan view of a semiconductor package according to a third embodiment of the present invention.

도 6은 도 5를 Ⅲ-Ⅲ´선으로 절단한 반도체 패키지의 단면도.FIG. 6 is a cross-sectional view of the semiconductor package taken along line III-III ′ of FIG. 5;

도 7은 본 발명의 제 4실시예에 의한 반도체 패키지의 단면도.7 is a sectional view of a semiconductor package according to a fourth embodiment of the present invention.

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩과 함께 수동 소자들을 패키징하여 실장 면적은 증대시키고 전기적 특성을 향상시킨 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which passive components are packaged together with a semiconductor chip to increase a mounting area and improve electrical characteristics.

반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순 히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다. In the semiconductor industry, a semiconductor package generally refers to a form in which a semiconductor chip, in which a microcircuit is designed, is sealed with a mold resin or ceramic so as to be protected from an external environment and mounted on an electronic device. In recent years, semiconductor chips have been used for the purpose of improving the performance and quality of electronic devices through miniaturization, thinning, and multifunctionality of electronic devices, rather than packaging semiconductor chips for the purpose of enclosing, protecting, or simply mounting electronic devices. I'm packaging. Therefore, the importance of semiconductor packages is increasing.

이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 칩들의 크기는 계속적으로 작아지고 용량은 계속적으로 커지고 있다. 따라서, 최근에는 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 패키지의 용량 및 처리 속도를 배가시키기 위해서 새로운 형태의 반도체 패키지들이 개발되고 있다.As the demand for miniaturization, thinning, and multifunctionalization of electronic devices increases, the size of semiconductor chips continues to decrease, and the capacity continues to increase. Therefore, in recent years, new types of semiconductor packages have been developed to double the capacity and processing speed of chip scale packages and semiconductor packages whose sizes are only about 100% to 120% of semiconductor chips.

상술한 노력에 의해 반도체 패키지의 크기는 줄었으나, 복수개의 반도체 패키지들이 실장되고, 최종적으로 전자기기에 장착되는 메모리 카드의 크기는 반도체 패키지들의 신호 정합을 위해 메모리 카드에 실장되는 수개 내지 수십개의 수동 소자들로 인해 줄일 수 없다. 이로 인해 전자기기를 소형시키는데 어려운 문제점이 있다.Although the size of the semiconductor package is reduced by the above-mentioned efforts, a plurality of semiconductor packages are mounted, and finally, the size of the memory card mounted on the electronic device is several to several tens of passive devices mounted on the memory card for signal matching of the semiconductor packages. It can not be reduced due to the elements. Because of this, there is a problem that is difficult to compact the electronic device.

또한, 수개 내지 수십개의 수동 소자의 실장으로 인해 메모리 카드 상에 반도체 패키지를 실장할 공간이 줄어들고, 메모리 카드 상에 반도체 패키지의 실장 공간을 늘리기 위해서는 인쇄회로기판으로 형성된 메모리 카드의 크기를 증가시킬 수밖에 없다. 이로 인해 메모리 카드의 제조 비용이 증가되는 문제점이 있다.In addition, the mounting of several to several dozen passive elements reduces the space for mounting the semiconductor package on the memory card, and in order to increase the mounting space of the semiconductor package on the memory card, the size of the memory card formed of the printed circuit board must be increased. none. This causes a problem that the manufacturing cost of the memory card is increased.

또한, 반도체 패키지들 및 수동 소자들이 서로 독립적으로 메모리 카드에 실장되고, 반도체 패키지 및 수동 소자들이 서로 이격되어 있기 때문에 노이 즈(noise)가 포함된 전기적 신호가 반도체 패키지에 입력되거나 파워 드랍(power drop)으로 인한 전기적 특성이 저하되는 문제점이 있다.In addition, since the semiconductor packages and the passive devices are mounted on a memory card independently of each other, and the semiconductor package and the passive devices are spaced apart from each other, an electrical signal containing noise is input to the semiconductor package or a power drop is applied. There is a problem that the electrical characteristics are reduced due to.

한편, 반도체 패키지의 내부에 반도체 칩들이 수직으로 적층된 경우 반도체 칩들을 감싸는 몰딩 수지의 유입 압력으로 인해 반도체 칩들의 특정 부분, 예를 들어 도전성 와이어로 인해 반도체 칩들 사이에 지지부재가 존재하지 않는 반도체 칩의 가장자리 부분에 크랙이 발생되는 문제점이 있다.On the other hand, when semiconductor chips are stacked vertically inside a semiconductor package, due to an inflow pressure of a molding resin surrounding the semiconductor chips, a semiconductor having no support member between the semiconductor chips due to a specific portion of the semiconductor chips, for example, conductive wires There is a problem that cracks are generated at the edge of the chip.

본 발명은 반도체 칩과 함께 수동 소자들을 패키지 내부에 실장하여 실장 면적을 극대화시키고, 전기적 특성 및 제품의 신뢰성을 향상시킨 반도체 패키지를 제공한다. The present invention provides a semiconductor package in which passive elements are mounted in a package together with a semiconductor chip to maximize a mounting area and improve electrical characteristics and product reliability.

본 발명에 따른 반도체 패키지는, 상부면에 칩 실장 영역이 마련되고, 상기 상부면에 접속 패드들이 형성되며, 하부면에 상기 접속 패드들과 전기적으로 연결되는 볼 랜드들이 구비된 기판; 상기 칩 실장 영역에 한개 이상의 반도체 칩들이 부착되고, 일면에 상기 접속 패드들과 전기적으로 연결되는 제 1본딩 패드들이 구비된 반도체 칩; 상기 반도체 칩의 일면에 부착되어 상기 반도체 칩의 신호를 정합시키는 수동 소자; 상기 반도체 칩, 상기 수동 소자 및 상기 기판을 서로 전기적으로 연결시키는 연결 부재; 상기 반도체 칩 및 수동 소자들을 포함한 상기 기판의 상부면을 감싸는 몰딩부; 및 상기 볼 랜드들에 접속되는 외부 접속 단자들;을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including a substrate having a chip mounting region on an upper surface thereof, connection pads formed on the upper surface thereof, and ball lands electrically connected to the connection pads on a lower surface thereof; A semiconductor chip having one or more semiconductor chips attached to the chip mounting region and having first bonding pads electrically connected to the connection pads on one surface thereof; A passive element attached to one surface of the semiconductor chip to match a signal of the semiconductor chip; A connection member electrically connecting the semiconductor chip, the passive element, and the substrate to each other; A molding part surrounding an upper surface of the substrate including the semiconductor chip and passive elements; And external connection terminals connected to the ball lands.

여기서, 상기 연결 부재는, 상기 반도체 칩의 일면에 형성되고, 상기 수동 소자들의 입출력 패드들이 본딩되는 제 2본딩 패드; 상기 반도체 칩에 패터닝되어 상기 제 1본딩 패드 및 상기 2본딩 패드를 전기적으로 연결시키는 연결 패턴; 및 상기 제 1본딩 패드와 상기 접속 패드들을 전기적으로 연결시키는 도전성 와이어;를 포함한다. The connection member may include: a second bonding pad formed on one surface of the semiconductor chip and bonded to input / output pads of the passive elements; A connection pattern patterned on the semiconductor chip to electrically connect the first bonding pad and the second bonding pad; And a conductive wire electrically connecting the first bonding pad and the connection pads.

상기 연결 부재는, 상기 반도체 칩의 제 1본딩패드에 본딩된 상기 수동 소자들의 입출력 패드들과 전기적으로 연결되고, 상기 수동 소자에서 입출력 패드들이 배치된 면과 대향되는 면에 형성되는 제 3본딩 패드; 및 상기 3본딩 패드와 상기 접속 패드들을 전기적으로 연결시키는 도전성 와이어;를 포함한다. The connection member may include a third bonding pad electrically connected to the input / output pads of the passive elements bonded to the first bonding pad of the semiconductor chip, and formed on a surface of the passive element opposite to the surface on which the input / output pads are disposed. ; And a conductive wire electrically connecting the three bonding pads and the connection pads.

상기 연결 부재는, 상기 반도체 칩의 일면에 상기 입출력 패드들이 노출되도록 부착된 수동 소자의 입출력 패드들과 상기 제 1본딩 패드들을 전기적으로 연결시키는 제 1도전성 와이어; 및 상기 제 1본딩 패드들과 상기 접속 패드들을 전기적으로 연결시키는 제 2도전성 와이어;를 포함한다. The connection member may include: a first conductive wire electrically connecting the input / output pads of the passive element attached to one surface of the semiconductor chip and the first bonding pads; And a second conductive wire electrically connecting the first bonding pads and the connection pads.

본 발명에 따른 반도체 패키지는, 상기 칩 실장 영역 내에 상기 반도체 칩들이 2개 이상 수직으로 적층될 경우 상기 반도체 칩들의 사이에 상기 연결 부재와 상기 적층된 반도체 칩의 하부면을 이격시키는 스페이서가 더 설치된다. In the semiconductor package according to the present invention, when two or more semiconductor chips are vertically stacked in the chip mounting region, spacers are further provided to space the connecting member and the bottom surface of the stacked semiconductor chips between the semiconductor chips. do.

상기 수동 소자는 상기 반도체 칩의 일면 중 상기 스페이서의 외측에 배치되며 상기 스페이서의 높이와 동일한 높이를 갖는다. The passive element is disposed outside of the spacer on one surface of the semiconductor chip and has the same height as that of the spacer.

상기 수동 소자는 저항(R), 인덕턴스(L) 및 커패시턴스(C)를 포함한다. The passive element comprises a resistor (R), an inductance (L) and a capacitance (C).

(실시예)(Example)

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예 1Example 1

도 1은 본 발명의 제 1실시예에 의한 반도체 패키지의 평면도이고, 도 2는 도 1을 I-I´선으로 절단한 반도체 패키지의 단면도이다. 여기서, 도 1은 설명의 편의상 몰딩부가 제거된 상태의 반도체 패키지의 평면도이고, 도 2는 몰딩부가 형성된 상태의 반도체 패키지의 단면도이다.1 is a plan view of a semiconductor package according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view of the semiconductor package taken along line II ′ of FIG. 1. 1 is a plan view of a semiconductor package in a state in which a molding part is removed, and FIG. 2 is a cross-sectional view of a semiconductor package in a state in which a molding part is formed.

도 1 및 도 2를 참조하면, 본 발명의 제 1실시예에 의한 반도체 패키지(200)는 반도체 칩(100), 수동 소자(10), 기판(110), 도전성 와이어(120), 밀봉부(130) 및 외부 접속 단자(140)들을 포함한다.1 and 2, the semiconductor package 200 according to the first embodiment of the present invention may include a semiconductor chip 100, a passive element 10, a substrate 110, a conductive wire 120, and a sealing portion ( 130 and external connection terminals 140.

반도체 칩(100)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성된다. 반도체 칩(100)의 상부면에는 회로부와 전기적으로 연결되며 도전성 와이어(120)에 의해 기판(110)에 전기적으로 연결되는 제 1본딩 패드(102)들 및 제 1본딩 패드(102)들과 동일 선상에 배치하고 수동 소자(10)가 접속되는 제 2본딩 패드(104)들 및 제 1본딩 패드(102)와 제 2본딩 패드(104)들을 전기적으로 연결시켜 주는 연결 패턴(107)들이 형성된다. 바람직하게, 제 1 및 제 2본딩 패드(102, 104)들은 반도체 칩(100)의 상부면 가장자리 부근에 반도체 칩(100)의 길이방향을 따라 일렬로 배열된다.The semiconductor chip 100 is formed on a high-purity silicon wafer, and a circuit portion (not shown) for storing and processing data is formed therein. The upper surface of the semiconductor chip 100 is the same as the first bonding pads 102 and the first bonding pads 102 that are electrically connected to the circuit portion and electrically connected to the substrate 110 by the conductive wire 120. Second bonding pads 104 arranged on a line and to which the passive element 10 is connected, and connection patterns 107 for electrically connecting the first bonding pad 102 and the second bonding pad 104 are formed. . Preferably, the first and second bonding pads 102 and 104 are arranged in a line along the length direction of the semiconductor chip 100 near the edge of the upper surface of the semiconductor chip 100.

수동 소자(10)는 제 1 및 제 2본딩 패드(102, 104)들이 형성된 반도체 칩(100)의 상부면에 배치되고, 반도체 칩(100)과 전기적으로 연결되어 반도체 칩(100)의 신호를 정합하는 것으로, 내부에 회로부(도시 안됨)들이 형성된 몸체(12), 회로부들과 전기적으로 연결되고 몸체(12)의 하부면에 배치되며 제 2본딩 패드(104)에 접속되는 입출력 패드(14)들을 포함한다.The passive element 10 is disposed on an upper surface of the semiconductor chip 100 on which the first and second bonding pads 102 and 104 are formed, and is electrically connected to the semiconductor chip 100 to receive a signal of the semiconductor chip 100. By matching, a body 12 having circuit parts (not shown) formed therein, an input / output pad 14 electrically connected to the circuit parts and disposed on the bottom surface of the body 12 and connected to the second bonding pad 104. Include them.

이러한, 수동 소자(10)는 전위차를 발생시키는 저항, 주파수에 따라 전류의 흐름을 조절하는 인덕턴스 및 인덕턴스와 함께 주파수에 따라 전류의 흐름을 조절하는데 인덕턴스와 반대되는 성질을 가지며 전하를 저장하는 캐패시턴스를 포함한다. 여기서, 인덕턴스는 주파수가 높아질수록 전류가 흐르지 않으려는 성질을 갖고, 캐패시턴스는 주파수가 높아질수록 전류가 잘 흐르는 성질을 갖는다. 바람직하게, 반도체 칩(100)의 상부면에 저항, 인덕턴스 및 캐패시턴스 모두가 실장될 수도 있고, 경우에 따라서는 저항, 인덕턴스 및 캐패시턴스 중 선택된 한 종류의 소자 또는 두 종류의 소자들이 반도체 칩(100)의 상부면에 실장될 수도 있다.The passive element 10 has a resistance to generate a potential difference, an inductance to adjust the flow of current according to frequency, and an inductance together with an inductance to adjust the flow of current according to frequency, and a capacitance to store charge. Include. Here, the inductance has a property that the current does not flow as the frequency increases, and the capacitance has a property that the current flows well as the frequency increases. Preferably, all of the resistors, inductances and capacitances may be mounted on the upper surface of the semiconductor chip 100, and in some cases, one or two kinds of devices selected from resistors, inductances, and capacitances may be used. It may be mounted on the top surface of the.

기판(110)은 접속 패드(112)들, 볼 랜드(114)들, 회로 패턴(도시 안됨) 및 비아 홀(도시 안됨)들이 인쇄된 인쇄회로기판으로, 기판(110)의 상부면 중앙에는 수동 소자(10)를 포함한 반도체 칩(100)이 부착되는 칩 부착 영역이 마련된다. 여기서, 칩 부착 영역에는 도 1에 도시된 바와 같이 한개의 반도체 칩이 부착되거나, 반도체 패키지(200)의 메모리 용량을 배가시키기 위해서 칩 부착 영역에 2개 이상의 반도체 칩(100)들이 수직으로 적층되기도 한다. The substrate 110 is a printed circuit board on which connection pads 112, ball lands 114, circuit patterns (not shown), and via holes (not shown) are printed. A chip attach region to which the semiconductor chip 100 including the element 10 is attached is provided. Here, one semiconductor chip may be attached to the chip attach region, or two or more semiconductor chips 100 may be vertically stacked on the chip attach region to double the memory capacity of the semiconductor package 200. do.

접속 패드(112)들은 기판(110)의 상부면에 형성된 반도체 칩(100)의 본딩 패드와 와이어(120)에 의해 전기적으로 연결된다. 접속 패드(112)들은 칩 부착 영역의 외측에 배열되는데, 칩 부착 영역의 외측 중 본딩 패드(102)들이 배열된 방향과 동일한 방향으로 접속 패드(112)들이 배열된다. The connection pads 112 are electrically connected to the bonding pads of the semiconductor chip 100 formed on the upper surface of the substrate 110 by the wire 120. The connection pads 112 are arranged outside the chip attaching area, and the connection pads 112 are arranged in the same direction as the direction in which the bonding pads 102 are arranged.

볼 랜드(114)에는 외부 접속 단자(140)들이 접속되는 것으로, 볼 랜드(114)들은 기판(110)의 하부면에는 배열되고, 회로 패턴들 및 비아 홀들에 의해서 기판(110)의 상부면에 형성된 접속 패드(112)들과 전기적으로 연결된다. External connection terminals 140 are connected to the ball land 114, and the ball lands 114 are arranged on the bottom surface of the substrate 110, and are connected to the top surface of the substrate 110 by circuit patterns and via holes. It is electrically connected to the connection pads 112 formed.

도전성 와이어(120)는 제 1본딩 패드(102)들 및 접속 패드(112)들을 전기적으로 연결시키는 매개체로, 도전성 와이어(120)의 일측단부는 반도체 칩(100)의 제 1본딩 패드(102)에 접합되고, 도전성 와이어(120)의 타측단부는 기판(110)의 접속 패드(112)에 접합된다. The conductive wire 120 is a medium for electrically connecting the first bonding pads 102 and the connection pads 112, and one end of the conductive wire 120 is the first bonding pad 102 of the semiconductor chip 100. The other end of the conductive wire 120 is bonded to the connection pad 112 of the substrate 110.

몰딩부(130)는 반도체 칩(100), 수동 소자(10) 및 도전성 와이어(120)을 외부 환경으로부터 보호하기 위한 것으로, 몰딩부(130)는 반도체 칩(100), 수동 소자(10) 및 도전성 와이어(120)을 포함한 기판(110)의 상부면 전체를 감싸도록 형성된다. 바람직하게, 몰딩부(130)는 에폭시 몰딩 컴파운드로 형성된다.The molding part 130 is to protect the semiconductor chip 100, the passive element 10, and the conductive wire 120 from an external environment, and the molding part 130 may include the semiconductor chip 100, the passive element 10, and the like. It is formed to surround the entire upper surface of the substrate 110 including the conductive wire 120. Preferably, the molding part 130 is formed of an epoxy molding compound.

외부 접속 단자(140)는 반도체 패키지(200)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(200)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성되며, 기판(110)의 하부면에 형성된 볼 랜드(114)에 접속된다. The external connection terminal 140 electrically connects the memory module to which the semiconductor package 200 is finally mounted and the semiconductor package 200. The external connection terminal 140 is formed of a spherical solder and formed on a lower surface of the substrate 110. Connected to 114.

미설명 부호 105는 기판(110)의 칩 부착 영역 상에 반도체 칩(100)을 부착시키기 위한 접착제이다.Reference numeral 105 is an adhesive for attaching the semiconductor chip 100 on the chip attaching region of the substrate 110.

실시예 2Example 2

도 3은 본 발명의 제 2실시예에 의한 반도체 패키지의 평면도이고, 도 4는 도 3을 Ⅱ-Ⅱ´선으로 절단한 반도체 패키지의 단면도이다. 여기서, 도 3은 설명의 편의상 몰딩부가 제거된 상태의 반도체 패키지의 평면도이고, 도 4는 몰딩부가 형성된 상태의 반도체 패키지의 단면도이다.3 is a plan view of a semiconductor package according to a second embodiment of the present invention, and FIG. 4 is a cross-sectional view of the semiconductor package taken along line II-II ′ of FIG. 3. 3 is a plan view of a semiconductor package in a state in which a molding part is removed for convenience of description, and FIG. 4 is a cross-sectional view of a semiconductor package in a state in which a molding part is formed.

본 발명의 제 2실시예에 의한 반도체 패키지는 반도체 칩과 수동 소자의 전기적 연결 방법이 실시예 1의 반도체 패키지와 다른 것을 제외하면 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 상세한 설명을 생략하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.The semiconductor package according to the second embodiment of the present invention has a structure and structure substantially the same as those of the semiconductor package of the first embodiment described above, except that the method of electrically connecting the semiconductor chip and the passive device is different from that of the first embodiment. . Therefore, the detailed description of the same components will be omitted, and the same reference numerals and names will be given to the same components.

도 3 및 도 4를 참조하면, 본 발명의 제 2실시예에 의한 반도체 패키지(300)는 반도체 칩(100), 수동 소자(30), 기판(110), 도전성 와이어(120), 밀봉부(130) 및 외부 접속 단자(140)들을 포함한다.3 and 4, the semiconductor package 300 according to the second embodiment of the present invention may include a semiconductor chip 100, a passive element 30, a substrate 110, a conductive wire 120, and a sealing portion ( 130 and external connection terminals 140.

반도체 칩(100)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성된다. 도 1을 참조하면, 반도체 칩(100)의 상부면에는 회로부와 전기적으로 연결되며 도전성 와이어(120)에 의해 기판(110)에 전기적으로 연결되는 제 1본딩 패드(102)들이 형성된다. 바람직하게, 제 1본딩 패드(102)들은 반도체 칩(100)의 상부면 가장자리 부근에 반도체 칩(100)의 길이방향을 따라 일렬로 배열된다.The semiconductor chip 100 is formed on a high-purity silicon wafer, and a circuit portion (not shown) for storing and processing data is formed therein. Referring to FIG. 1, first bonding pads 102 are formed on an upper surface of the semiconductor chip 100 and are electrically connected to a circuit unit and electrically connected to the substrate 110 by a conductive wire 120. Preferably, the first bonding pads 102 are arranged in a line along the longitudinal direction of the semiconductor chip 100 near the edge of the upper surface of the semiconductor chip 100.

수동 소자(30)는 제 1본딩 패드(102)들이 형성된 반도체 칩(100)의 상부면에 실장되고, 반도체 칩(100)과 전기적으로 연결되어 반도체 칩(100)의 신호를 정합한다. 이러한, 수동 소자(30)은 내부에 회로부(도시 안됨)들이 형성된 몸체(32), 회로부들과 전기적으로 연결되고 몸체(32)의 하부면에 배치되며 제 1본딩 패드(102)에 접속되는 입출력 패드(34)들 및 몸체(32)의 상부면에 배치되고 회로 패턴 또는 바아 홀에 의해 입출력 패드(34)들과 전기적으로 연결되며 도전성 와어어(120)가 접속되는 제 3본딩 패드(36)들을 포함한다.The passive element 30 is mounted on an upper surface of the semiconductor chip 100 on which the first bonding pads 102 are formed, and is electrically connected to the semiconductor chip 100 to match a signal of the semiconductor chip 100. The passive element 30 is a body 32 having circuit parts (not shown) formed therein, an input and output electrically connected to the circuit parts and disposed on a lower surface of the body 32 and connected to the first bonding pad 102. Third bonding pads 36 disposed on the upper surfaces of the pads 34 and the body 32 and electrically connected to the input / output pads 34 by a circuit pattern or a bar hole, and to which the conductive wire 120 is connected. Include them.

이러한, 수동 소자(30)는 전위차를 발생시키는 저항, 주파수에 따라 전류의 흐름을 조절하는 인덕턴스 및 인덕턴스와 함께 주파수에 따라 전류의 흐름을 조절하는데 인덕턴스와 반대되는 성질을 가지며 전하를 저장하는 캐패시턴스를 포함한다. 여기서, 인덕턴스는 주파수가 높아질수록 전류가 흐르지 않으려는 성질을 갖고, 캐패시턴스는 주파수가 높아질수록 전류가 잘 흐르는 성질을 갖는다. 바람직하게, 반도체 칩(100)의 상부면에 저항, 인덕턴스 및 캐패시턴스 모두가 실장될 수도 있고, 경우에 따라서는 저항, 인덕턴스 및 캐패시턴스 중 선택된 한 종류의 소자 또는 두 종류의 소자들이 반도체 칩(100)의 상부면에 실장될 수도 있다.The passive element 30 has a property that is opposite to the inductance to adjust the flow of current according to frequency together with the resistance to generate the potential difference, the inductance and the inductance to adjust the current flow according to the frequency, and the capacitance to store the charge. Include. Here, the inductance has a property that the current does not flow as the frequency increases, and the capacitance has a property that the current flows well as the frequency increases. Preferably, all of the resistance, inductance and capacitance may be mounted on the upper surface of the semiconductor chip 100, and in some cases, one or two kinds of devices selected from the resistor, inductance, and capacitance may be used. It may be mounted on the top surface of the.

기판(110)은 실시예 1에서 설명한 기판과 동일하므로 본 실시예에서는 기판(110)에 대한 상세한 설명은 생략하기로 한다.Since the substrate 110 is the same as the substrate described in Embodiment 1, detailed description of the substrate 110 will be omitted in the present embodiment.

도전성 와이어(120)는 제 1본딩 패드(102)들 및 접속 패드(112), 그리고, 수동 소자(30)가 실장된 부분에서는 제 3본딩 패드(36)들 및 접속 패드(112)들을 전기적으로 연결시키는 매개체로 사용된다. 도전성 와이어(120)의 일측단부는 반도체 칩(100)의 제 1본딩 패드(102) 또는 수동 소자(30)의 제 3본딩 패드(36)에 접합되 고, 도전성 와이어(120)의 타측단부는 기판(110)의 접속 패드(112)에 접합된다. The conductive wire 120 electrically connects the first bonding pads 102 and the connection pads 112 and the third bonding pads 36 and the connection pads 112 in the portion in which the passive element 30 is mounted. Used as a linking medium. One end of the conductive wire 120 is bonded to the first bonding pad 102 of the semiconductor chip 100 or the third bonding pad 36 of the passive element 30, and the other end of the conductive wire 120 is It is bonded to the connection pad 112 of the board | substrate 110. As shown in FIG.

몰딩부(130) 및 외부 접속 단자(140)도 실시예 1에서 설명한 몰딩부 및 외부 접속 단자와 동일하므로 본 실시예에서는 이들의 상세한 설명은 생략하기로 한다.Since the molding unit 130 and the external connection terminal 140 are also the same as the molding unit and the external connection terminal described in Embodiment 1, detailed descriptions thereof will be omitted in the present embodiment.

실시예 3Example 3

도 5는 본 발명의 제 3실시예에 의한 반도체 패키지의 평면도이고, 도 6은 도 5를 Ⅲ-Ⅲ´선으로 절단한 반도체 패키지의 단면도이다. 여기서, 도 5는 설명의 편의상 몰딩부가 제거된 상태의 반도체 패키지의 평면도이고, 도 6은 몰딩부가 형성된 상태의 반도체 패키지의 단면도이다.5 is a plan view of a semiconductor package according to a third embodiment of the present invention, and FIG. 6 is a cross-sectional view of the semiconductor package taken along line III-III ′. 5 is a plan view of a semiconductor package in a state in which a molding part is removed, and FIG. 6 is a cross-sectional view of a semiconductor package in a state in which a molding part is formed.

본 발명의 제 3실시예에 의한 반도체 패키지는 반도체 칩과 수동 소자의 전기적 연결 방법이 실시예 1의 반도체 패키지와 다른 것을 제외하면 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 상세한 설명을 생략하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.The semiconductor package according to the third embodiment of the present invention has a structure and structure substantially the same as those of the semiconductor package of the first embodiment described above, except that the method of electrically connecting the semiconductor chip and the passive device is different from that of the first embodiment. . Therefore, the detailed description of the same components will be omitted, and the same reference numerals and names will be given to the same components.

도 5 및 도 6을 참조하면, 본 발명의 제 3실시예에 의한 반도체 패키지(400)는 반도체 칩(100), 수동 소자(10), 기판(110), 제 1도전성 와이어(120), 제 2도전성 와이어(122), 밀봉부(130) 및 외부 접속 단자(140)들을 포함한다.5 and 6, a semiconductor package 400 according to a third embodiment of the present invention may include a semiconductor chip 100, a passive element 10, a substrate 110, a first conductive wire 120, and a first package. The two conductive wires 122, the seal 130, and the external connection terminals 140.

반도체 칩(100)은 실시예 2에서 설명한 반도체 칩과 동일하므로 본 실시예에서는 반도체 칩에 대한 상세한 설명은 생략하기로 한다. Since the semiconductor chip 100 is the same as the semiconductor chip described in Embodiment 2, detailed descriptions of the semiconductor chip will be omitted in the present embodiment.

본 실시예에 의한 수동 소자(10)는 실시예 1에서 설명한 수동 소자와 동일한 구성 요소를 갖는다. 본 실시예에 의한 수동 소자(10)는 반도체 칩(100)의 제 1본딩 패드(102)에서 반도체 칩(100)의 상부면 중앙 쪽으로 일정간격 이격된 부분에 부착된다. 여기서, 수동 소자(10)의 하부면에 형성된 입출력 패드(14)들이 외부로 노출되도록 수동 소자(10)의 상부면이 반도체 칩(100)의 상부면과 서로 마주보도록 수동 소자(10)를 위치시킨 후 접착제(106)를 개재하여 수동 소자(10)의 상부면을 반도체 칩(100) 상에 부착한다.The passive element 10 according to the present embodiment has the same components as the passive element described in the first embodiment. The passive element 10 according to the present exemplary embodiment is attached to a portion spaced apart from the first bonding pad 102 of the semiconductor chip 100 toward the center of the upper surface of the semiconductor chip 100. Here, the passive element 10 is positioned so that the upper surface of the passive element 10 faces the upper surface of the semiconductor chip 100 so that the input / output pads 14 formed on the lower surface of the passive element 10 are exposed to the outside. The upper surface of the passive element 10 is attached onto the semiconductor chip 100 through the adhesive 106.

기판(110)은 실시예 1에서 설명한 기판과 동일하므로 본 실시예에서는 기판(110)에 대한 상세한 설명은 생략하기로 한다.Since the substrate 110 is the same as the substrate described in Embodiment 1, detailed description of the substrate 110 will be omitted in the present embodiment.

제 1도전성 와이어(120)는 제 1본딩 패드(102)들 및 접속 패드(112)들을 전기적으로 연결시키는 매개체로, 제 1도전성 와이어(120)의 일측단부는 반도체 칩(100)의 제 1본딩 패드(102)에 접합되고, 제 1도전성 와이어(120)의 타측단부는 기판(110)의 접속 패드(112)에 접합된다. The first conductive wire 120 is a medium for electrically connecting the first bonding pads 102 and the connection pads 112, and one end of the first conductive wire 120 is the first bonding member of the semiconductor chip 100. The pad 102 is bonded to the pad 102, and the other end of the first conductive wire 120 is bonded to the connection pad 112 of the substrate 110.

제 2도전성 와이어(122)는 외부로 노출된 수동 소자(10)의 입출력 패드(14) 및 제 1본딩 패드(102)들을 전기적으로 연결시키는 매개체로, 제 2도전성 와이어(122)의 일측단부는 수동 소자(10)의 입출력 패드(14)에 접합되고, 제 2도전성 와이어(122)의 타측 단부는 반도체 칩(100)의 제 1본딩 패드(102)에 접합된다. The second conductive wire 122 is a medium for electrically connecting the input / output pads 14 and the first bonding pads 102 of the passive element 10 exposed to the outside, and one end of the second conductive wire 122 is The other end of the second conductive wire 122 is bonded to the first bonding pad 102 of the semiconductor chip 100, and is bonded to the input / output pad 14 of the passive element 10.

몰딩부(130) 및 외부 접속 단자(140)도 실시예 1에서 설명한 몰딩부 및 외부 접속 단자와 동일하므로 본 실시예에서는 이들의 상세한 설명은 생략하기로 한다.Since the molding unit 130 and the external connection terminal 140 are also the same as the molding unit and the external connection terminal described in Embodiment 1, detailed descriptions thereof will be omitted in the present embodiment.

제 1 내지 제 3실시예를 통해 설명한 바와 같이 반도체 패키지(200, 300, 400)의 내부에 반도체 칩(100)과 함께 수동 소자(10)를 직접 실장하면, 메모리 카 드 상에서 반도체 패키지(200, 300, 400)를 실장할 공간이 많아지므로 메모리 카드의 제조 비용을 절감할 수 있다. 또한, 메모리 카드 상에 반도체 패키지(200, 300, 400)들이 실장된 메모리 모듈의 크기를 줄일 수 있다.As described with reference to the first to third embodiments, when the passive element 10 is directly mounted together with the semiconductor chip 100 in the semiconductor packages 200, 300, and 400, the semiconductor package 200, Since the space for mounting the 300 and 400 is increased, the manufacturing cost of the memory card can be reduced. In addition, the size of the memory module in which the semiconductor packages 200, 300, and 400 are mounted on the memory card may be reduced.

또한, 반도체 패키지(200, 300, 400)의 내부에 수동 소자(10)가 실장되면, 반도체 칩(100)과 수동 소자(10) 사이의 전기적 연결 길이가 짧기 때문에, 반도체 패키지(200, 300, 400)의 외부에 수동 소자(10)가 실장되었을 때보다 노이즈 성분이 줄어든 전기적 신호가 반도체 칩(100)에 전달되고, 파워 드랍(power drop)이 발생되는 것을 최소화할 수 있어 본 실시예에 의한 반도체 패키지(200, 300, 400)의 전기적 특성을 향상시킬 수 있다.In addition, when the passive element 10 is mounted inside the semiconductor packages 200, 300, and 400, since the electrical connection length between the semiconductor chip 100 and the passive element 10 is short, the semiconductor packages 200, 300, According to the present exemplary embodiment, an electrical signal having a reduced noise component may be transmitted to the semiconductor chip 100 and power drop may be minimized than when the passive element 10 is mounted outside the 400. Electrical characteristics of the semiconductor packages 200, 300, and 400 may be improved.

실시예 4Example 4

도 7은 본 발명의 제 4실시예에 의한 반도체 패키지의 단면도이다.7 is a cross-sectional view of a semiconductor package according to a fourth embodiment of the present invention.

본 발명의 제 4실시예에 의한 반도체 패키지는 수동 소자가 실장된 반도체 칩의 상부에 적어도 한개 이상의 반도체 칩을 수직으로 적층시킨 적층 형태의 반도체 패키지이다.The semiconductor package according to the fourth embodiment of the present invention is a stacked semiconductor package in which at least one semiconductor chip is vertically stacked on a semiconductor chip on which passive devices are mounted.

도 7을 참조하면, 본 발명의 제 4실시예에 의한 반도체 패키지(500)는 베이스 반도체 칩(100), 수동 소자(10), 기판(110), 제 1도전성 와이어(120), 스페이서(510), 적층용 반도체 칩(520), 제 2도전성 와이어(530), 밀봉부(130) 및 외부 접속 단자(140)들을 포함한다.Referring to FIG. 7, the semiconductor package 500 according to the fourth embodiment of the present invention may include a base semiconductor chip 100, a passive element 10, a substrate 110, a first conductive wire 120, and a spacer 510. ), A stacking semiconductor chip 520, a second conductive wire 530, a sealing unit 130, and external connection terminals 140.

베이스 반도체 칩(100)의 상부면에는 수동 소자(10)가 실장되는데, 베이스 반도체 칩(100) 상에 수동 소자(10)가 실장된 형태로는 실시예 1, 실시예 2 및 실시예 3에서 설명한 모든 형태의 반도체 칩을 사용할 수 있지만, 작업성, 불량 발생률 및 신뢰성 측면에서 보았을 때 본 실시예에 의한 반도체 패키지(500)에는 가장 적합한 베이스 반도체 칩(100)의 형태는 실시예 1에서 설명한 반도체 칩이다.The passive element 10 is mounted on an upper surface of the base semiconductor chip 100. In the embodiment 1, 2 and 3, the passive element 10 is mounted on the base semiconductor chip 100. Although all types of semiconductor chips described above can be used, the shape of the base semiconductor chip 100 that is most suitable for the semiconductor package 500 according to the present embodiment in terms of workability, failure rate and reliability is the semiconductor described in the first embodiment. Chip.

이하, 실시예 1에서 설명한 바와 같이 베이스 반도체 칩(100)의 상부면에 제 1 및 제 2본딩 패드(102, 104)들이 형성되고, 수동 소자(10)의 입출력 패드(14)들이 제 2본딩 패드(104)에 접속된 형태의 베이스 반도체 칩(100)에 대해서 설명하기로 한다. Hereinafter, as described in Embodiment 1, first and second bonding pads 102 and 104 are formed on an upper surface of the base semiconductor chip 100, and the input / output pads 14 of the passive element 10 are second bonded. The base semiconductor chip 100 connected to the pad 104 will be described.

상술한 바와 같이 베이스 반도체 칩(100) 및 수동 소자(10)의 실장 형태, 베이스 반도체 칩(100) 및 수동 소자(10)의 구성 요소들은 실시예 1에서 설명한 반도체 칩 및 수동 소자의 실장 형태 및 구성요소와 동일하므로 상세한 설명은 생략하기로 한다.As described above, the mounting form of the base semiconductor chip 100 and the passive element 10, the components of the base semiconductor chip 100 and the passive element 10 may include the mounting form of the semiconductor chip and the passive element described in Embodiment 1 and Since it is the same as the component, detailed description thereof will be omitted.

또한, 기판(110), 제 1도전성 와이어(120), 밀봉부(130) 및 외부 접속 단자(140)도 실시예 1에서 설명한 구성 요소들과 동일하므로 본 실시예에서는 이들에 대한 상세한 설명은 생략하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다. In addition, since the substrate 110, the first conductive wire 120, the sealing part 130, and the external connection terminal 140 are the same as those described in the first embodiment, detailed descriptions thereof are omitted in the present embodiment. The same reference numerals and names are given to the same components.

스페이서(510)는 제 1 및 제 2본딩 패드(102, 104)와 수동 소자(10)들이 존재하지 않는 베이스 반도체 칩(100)의 상부면 중앙 부근에 배치되어 수동 소자(10)와 함께 적층용 반도체 칩(520)을 지지한다. 이와 아울러 스페이서(510)는 베이스 반도체 칩(100)의 상부에 적층될 적층용 반도체 칩(520)을 베이스 반도체 칩(100)으로부터 소정간격 이격시킴으로써, 제 1도전성 와이어(120)가 적층용 반도체 칩(520)에 접촉되어 쇼트되는 것과 제 1도전성 와이어(120)의 변형을 방지한다. 따라서, 스페이서(510)의 높이는 입출력 패드(14)를 포함한 수동 소자(10)의 높이와 동일하여야 하며, 수동 소자(10)의 높이는 베이스 반도체 칩(100)들의 상부면으로부터 제 1도전성 와이어(120)의 최고 높이까지의 거리보다 더 높아야 한다. The spacer 510 is disposed near the center of the upper surface of the base semiconductor chip 100 where the first and second bonding pads 102 and 104 and the passive elements 10 do not exist, and are stacked together with the passive element 10. The semiconductor chip 520 is supported. In addition, the spacer 510 separates the stacking semiconductor chip 520 to be stacked on the base semiconductor chip 100 from the base semiconductor chip 100 by a predetermined distance so that the first conductive wire 120 stacks the semiconductor chip. Contact with 520 to prevent shorting and deformation of the first conductive wire 120. Therefore, the height of the spacer 510 must be the same as the height of the passive element 10 including the input / output pad 14, and the height of the passive element 10 is the first conductive wire 120 from the upper surface of the base semiconductor chips 100. ) Must be higher than the distance to the highest height.

적층용 반도체 칩(520)은 순도 높은 실리콘 웨이퍼 상에 형성되는 것으로, 내부에 데이터를 저장하고 처리하기 위한 회로부(circuit portion;도시 안됨)가 형성되고, 적층용 반도체 칩(520)의 상부면에는 회로부와 전기적으로 연결되며 제 2도전성 와이어(530)에 의해 기판(110)에 전기적으로 연결되는 본딩 패드(522)들이 형성된다. 바람직하게, 본딩 패드(522)들은 적층용 반도체 칩(520)의 상부면 가장자리 부근에 적층용 반도체 칩(520)의 길이방향을 따라 일렬로 배열된다. The stacking semiconductor chip 520 is formed on a high-purity silicon wafer, and a circuit portion (not shown) for storing and processing data is formed therein, and an upper surface of the stacking semiconductor chip 520 is formed. Bonding pads 522 are formed to be electrically connected to the circuit unit and electrically connected to the substrate 110 by the second conductive wire 530. Preferably, the bonding pads 522 are arranged in a line along the longitudinal direction of the stacking semiconductor chip 520 near the upper edge of the stacking semiconductor chip 520.

이러한 구성을 갖는 적층용 반도체 칩은 접착제를 개재하여 수동 소자의 상부면 및 스페이서의 상부면에 부착된다.The stacking semiconductor chip having such a configuration is attached to the upper surface of the passive element and the upper surface of the spacer via the adhesive.

제 2도전성 와이어(530)는 본딩 패드(522)들 및 접속 패드(112)들을 전기적으로 연결시키는 매개체로, 제 2도전성 와이어(530)의 일측단부는 적층용 반도체 칩(520)의 본딩 패드(522)에 접합되고, 제 2도전성 와이어(530)의 타측단부는 기판(110)에 형성된 접속 패드(112)에 접합된다.The second conductive wire 530 is a medium for electrically connecting the bonding pads 522 and the connection pads 112, and one end of the second conductive wire 530 is a bonding pad of the semiconductor chip 520 for stacking. 522, and the other end of the second conductive wire 530 is bonded to the connection pad 112 formed on the substrate 110.

도면에는 도시되지 않았지만, 적층용 반도체 패키지(520)의 상부면에도 실시예 1 내지 3을 통해 설명한 방법으로 수동 소자(10)를 실장하여도 무방하다. Although not shown in the drawings, the passive element 10 may be mounted on the upper surface of the stacking semiconductor package 520 by the method described through the first to third embodiments.

본 실시예에서 설명한 바와 같이 반도체 칩(100, 520)들 수직으로 적층된 적 층 형태의 반도체 패키지(500)의 내부에 반도체 칩(100, 520)들과 함께 수동 소자(10)를 실장하면, 메모리 카드 상에서 반도체 패키지(500)를 실장할 공간이 많아지므로 메모리 카드의 제조 비용을 절감할 수 있다. 또한, 메모리 카드 상에 반도체 패키지(500)들이 실장된 메모리 모듈의 크기를 줄일 수 있다.As described in the present embodiment, if the passive element 10 is mounted together with the semiconductor chips 100 and 520 in the stacked semiconductor package 500 in which the semiconductor chips 100 and 520 are vertically stacked, Since the space for mounting the semiconductor package 500 increases on the memory card, manufacturing cost of the memory card may be reduced. In addition, the size of the memory module in which the semiconductor packages 500 are mounted on the memory card may be reduced.

또한, 적층 형태의 반도체 패키지(500)의 내부에 수동 소자(10)가 실장되면, 반도체 칩(100, 520)들과 수동 소자(10) 사이의 전기적 연결 길이가 짧기 때문에, 반도체 패키지(500)의 외부에 수동 소자(10)가 실장되었을 때보다 노이즈 성분이 줄어든 전기적 신호가 반도체 칩들(100, 520)에 전달되고, 파워 드랍(power drop)이 발생되는 것을 최소화할 수 있어 본 실시예에 의한 반도체 패키지(500)의 전기적 특성을 향상시킬 수 있다.In addition, when the passive element 10 is mounted inside the stacked semiconductor package 500, since the electrical connection length between the semiconductor chips 100 and 520 and the passive element 10 is short, the semiconductor package 500 may be used. According to the present embodiment, an electrical signal having reduced noise component is transmitted to the semiconductor chips 100 and 520 and power drop is minimized than when the passive element 10 is mounted outside of the passive element 10. Electrical characteristics of the semiconductor package 500 may be improved.

또한, 본 실시예에 의한 적층 형태의 반도체 패키지(500)에서는 수동 소자(10)가 적층용 반도체 칩(520)의 가장자리를 지지하고, 스페이서(510)가 적층용 반도체 칩(520)의 중앙부분을 지지하기 때문에 몰딩 수지의 유입 압력으로 인해 적층용 반도체 칩(520)의 특정 부분, 예를 들어 적층용 반도체 칩(520)의 가장자리 부분에 크랙이 발생되는 것을 방지할 수 있다.In the stacked semiconductor package 500 according to the present exemplary embodiment, the passive element 10 supports the edge of the semiconductor chip 520 for stacking, and the spacer 510 is a central portion of the semiconductor chip 520 for stacking. Since it is possible to prevent cracks from occurring in a specific portion of the semiconductor chip 520 for stacking, for example, an edge of the semiconductor chip 520 for stacking due to the inflow pressure of the molding resin.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서 상세하게 설명한 바와 같이 반도체 패키지의 내부에 반도체 칩과 함께 수동 소자를 직접 실장하면, 메모리 카드 상에서 반도체 패키지를 실장할 공간이 많아지므로 메모리 카드의 제조 비용을 절감할 수 있다. As described in detail above, if the passive element is directly mounted in the semiconductor package together with the semiconductor chip, the space for mounting the semiconductor package on the memory card increases, thereby reducing the manufacturing cost of the memory card.

또한, 메모리 카드 상에 반도체 패키지들이 실장된 메모리 모듈의 크기를 줄일 수 있다.In addition, the size of the memory module in which the semiconductor packages are mounted on the memory card can be reduced.

또한, 반도체 패키지의 내부에 수동 소자가 실장되면, 반도체 칩과 수동 소자 사이의 전기적 연결 길이가 짧아지기 때문에, 반도체 패키지의 전기적 특성을 향상시킬 수 있는 효과가 있다.In addition, when the passive element is mounted inside the semiconductor package, the electrical connection length between the semiconductor chip and the passive element is shortened, thereby improving the electrical characteristics of the semiconductor package.

또한, 반도체 칩들을 적어도 2개이상 적층시킨 적층 형태의 반도체 패키지에서는 수동 소자가 적층용 반도체 칩의 가장자리를 지지하고, 스페이서가 적층용 반도체 칩의 중앙부분을 지지하기 때문에 몰딩 수지의 유입 압력으로 인해 적층용 반도체 칩의 특정 부분에 크랙이 발생되는 것을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있다.In addition, in a stacked semiconductor package in which at least two semiconductor chips are stacked, passive elements support the edges of the stacking semiconductor chips and spacers support the center portion of the stacking semiconductor chips. Cracks can be prevented from occurring in a specific portion of the stacking semiconductor chip, thereby improving product reliability.

Claims (7)

삭제delete 삭제delete 삭제delete 삭제delete 상부면에 칩 실장 영역이 마련되고, 상기 상부면에 접속 패드들이 형성되며, 하부면에 상기 접속 패드들과 전기적으로 연결되는 볼 랜드들이 구비된 기판;A substrate having a chip mounting region on an upper surface thereof, connection pads formed on the upper surface thereof, and ball lands electrically connected to the connection pads; 상기 칩 실장 영역에 한개 이상의 반도체 칩들이 부착되고, 일면에 상기 접속 패드들과 전기적으로 연결되는 제 1본딩 패드들이 구비된 반도체 칩;A semiconductor chip having one or more semiconductor chips attached to the chip mounting region and having first bonding pads electrically connected to the connection pads on one surface thereof; 상기 반도체 칩의 일면에 부착되어 상기 반도체 칩의 신호를 정합시키는 수동 소자;A passive element attached to one surface of the semiconductor chip to match a signal of the semiconductor chip; 상기 반도체 칩, 상기 수동 소자 및 상기 기판을 서로 전기적으로 연결시키는 연결 부재;A connection member electrically connecting the semiconductor chip, the passive element, and the substrate to each other; 상기 반도체 칩 및 수동 소자들을 포함한 상기 기판의 상부면을 감싸는 몰딩부; 및A molding part surrounding an upper surface of the substrate including the semiconductor chip and passive elements; And 상기 볼 랜드들에 접속되는 외부 접속 단자들을 포함하며, External connection terminals connected to the ball lands , 상기 칩 실장 영역 내에 상기 반도체 칩들이 2개 이상 수직으로 적층될 경우 상기 반도체 칩들의 사이에 상기 연결 부재와 상기 적층된 반도체 칩의 하부면을 이격시키는 스페이서를 포함하는 반도체 패키지.And a spacer spaced apart from the connection member and the bottom surface of the stacked semiconductor chips between the semiconductor chips when two or more semiconductor chips are vertically stacked in the chip mounting area. 제 5 항에 있어서, The method of claim 5, wherein 상기 수동 소자는 상기 반도체 칩의 일면 중 상기 스페이서의 외측에 배치되며 상기 스페이서의 높이와 동일한 높이를 갖는 것을 특징으로 하는 반도체 패키지.The passive element is a semiconductor package, characterized in that disposed on the outer side of the spacer of one surface of the semiconductor chip and the same height as the height of the spacer. 삭제delete
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