KR100945438B1 - 반도체 기판과 이의 제조 방법 및 반도체 소자 - Google Patents

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Abstract

본 발명은 기판 및 상기 기판 상에 형성된 다층의 응력 완화층을 포함하고, 상기 응력 완화층은 상기 기판의 두께가 400μm 내지 500μm인 조건에서, 10μm 내지 100μm 이하의 두께로 형성되는 반도체 기판과 이의 제조 방법을 제공하고, 상기 반도체 기판 상에 소자층을 형성한 반도체 소자를 제공한다.
이와 같은 본 발명은 기판 상에 형성되는 다층의 질화막들 사이에 버퍼층을 형성하여 응력 완화층을 형성한다. 따라서, 상기 버퍼층에 의해 질화막들의 층간 응력이 최소화될 수 있으므로, 응력 완화층을 일반적인 경우보다 두껍게 형성하더라도 층간 응력에 따른 기판 변형을 방지할 수 있다. 또한, 일반적인 경우보다 두껍게 형성된 응력 완화층은 후속 형성되는 소자층과의 계면 응력을 최소화시켜 기판 변형을 방지해주므로 기판 핸들링이 용이하므로 후속 공정을 통해 소자층을 용이하게 형성할 수 있다.
기판, 변형, 휨, 응력, 스트레스, 반도체, 질화막, HVPE

Description

반도체 기판과 이의 제조 방법 및 반도체 소자{SUBSTRATE FOR SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판에 관한 것으로, 보다 상세하게는, 층간 응력이 최소화되도록 다층의 응력 완화층이 형성된 반도체 기판과 이의 제조 방법 및 반도체 소자에 관한 것이다.
반도체 소자는 반도체 공정 기술을 이용하여 소정의 기판 상에 파워 소자, 발광 소자, 수광 소자 등의 전자 소자를 구현한 전자 부품의 하나이다. 예를 들어, 파워 소자는 기판 상에 트랜지스터, MOSFET, IGBT(Insulated Gate Bipolar Transistor), 숏트키 다이오드 등이 구현되고, 수광 수자는 기판 상에 태양 전지, 포토 센서 등이 구현된다.
한편, 반도체 소자의 제작에 사용되는 기판은 실리콘 또는 기타 화합물 단결정으로 형성한 잉곳(ingot)을 원판형으로 얇게 잘라 만든 것으로, 그 적어도 일면은 박막 증착에 접합하도록 경면 처리된다. 그러나, 경면 처리된 기판에도 미세한 표면 결함이 존재하기 때문에 기판 상에 소자층을 바로 형성하지 않고, 중간에 에피텍셜층을 일정 두께만큼 성장시킨 후 그 위에 원하는 소자층을 형성한다. 또한, 소자층에 형성되는 각종 전자 소자들의 전기적 분리를 위해서도 절연막으로 기능하는 에피텍셜층(Epitaxial Layer)을 소정 두께만큼 성장시킨다. 이때, 에피텍셜층을 어느 정도 두껍게 성장시키는 것이 후속층과의 격자 부정합에 따른 스트레스 즉, 응력을 줄이는데 유리하다.
그런데, 에피텍셜층을 일정 두께 이상으로 성장시키면 에피텍셜층이 쉽게 깨지는 문제점이 발생한다. 따라서, 다층으로 에피텍셜층을 성장시켜야 하는데, 이 경우 상하 에피텍셜층 사이의 계면에서 응력이 발생되어 기판 변형 특히, 휨 현상이 발생한다. 이처럼, 기판 변형이 발생하면 기판 척킹(chucking), 기판 정렬(alignment) 등이 어려워지기 때문에 이후 소자층을 형성하기 위한 후속 반도체 공정 예를 들어, 포토 공정, 식각 공정 등을 원활하게 수행할 수 없게 된다. 따라서, 수율이 낮아지고 불량이 증가하게 된다.
본 발명은 상기의 문제점을 해결하고자 제안된 것으로서, 기판 상에 층간 응력이 최소화되도록 다층 구조의 응력 완화층을 형성함으로써, 응력 완화층의 형성 과정에서 층간 응력에 따른 기판 변형을 방지할 수 있도록 한 반도체 기판과 이의 제조 방법 및 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 후속 성장되는 소자층과의 계면 응력이 최소화되도록 기판 상에 응력 완화층을 상당히 두껍게 형성함으로써, 계면 응력에 따른 기판 변형을 방지할 수 있도록 한 반도체 기판과 이의 제조 방법 및 반도체 소자를 제공하는데 다른 목적이 있다.
또한, 본 발명은 빠른 증착 속도의 장점이 있는 HVPE 법을 이용하여 상기 응력 완화층을 형성함으로써, 제조 시간의 큰 증가 없이도 응력 완화층을 상당히 두껍게 형성할 수 있도록 한 반도체 기판과 이의 제조 방법 및 반도체 소자를 제공하는데 또 다른 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 기판은, 기판; 및 상기 기판 상에 형성된 다층의 응력 완화층; 을 포함하고, 상기 응력 완화층은 상기 기판의 두께가 400μm 내지 500μm인 조건에서, 10μm 내지 100μm 이하의 두께로 형성된다.
상기 기판과 상기 응력 완화층의 사이 및 상기 다층의 반도체층 사이에 형성 되는 계면들 중 적어도 하나에 형성된 버퍼층을 더 포함하는 것이 바람직하다.
상기 버퍼층은 질화막, 산화막 및 산화질화막 중 적어도 어느 하나를 포함하는 것이 바람직하다.
상기 응력 완화층은, 제 1 압력(p1) 조건에서의 HVPE 공정을 통해 상기 기판 상에 형성된 질화막 씨드층; 제 2 압력(p2) 조건에서의 HVPE 공정을 통해 상기 질화물 씨드층 상에 형성된 제 1 질화막; 및 제 3 압력(p3) 조건에서의 HVPE 공정을 통해 상기 제 1 질화막 상에 형성된 제 2 질화막; 을 포함하고, 상기 p1, p2, p3는 p1 < p2 <p3의 관계를 갖는 것이 바람직하다.
상기 질화막 씨드층, 상기 제 1 질화막 및 상기 제 2 질화막은 적어도 1번 이상 반복 적층되는 것이 바람직하다.
상기 응력 완화층은 갈륨 질화막, 알루미늄 질화막 및 실리콘막 중 하나인 것이 바람직하다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 기판의 제조 방법은, 기판을 마련하는 단계; 제 1 압력(p1) 조건에서 제 1 HVPE 공정을 실시하여 상기 기판 상에 질화막 씨드층을 형성하는 단계; 제 2 압력(p2) 조건에서 제 2 HVPE 공정을 실시하여 상기 질화막 씨드층 상에 제 1 질화막을 형성하는 단계; 및 제 3 압력(p3) 조건에서 제 3 HVPE 공정을 실시하여 상기 제 1 질화막 상에 제 2 질화막을 형성하는 단계; 를 포함하고, 상기 제1 및 제2 압력은 대기압 보다 낮은 압력이며, 상기 p1, p2, p3가 p1 < p2 <p3의 관계를 갖는다.
상기 질화막 씨드층 형성 단계 내지 제 2 질화막 형성 단계를 적어도 1회 이 상 반복하여 상기 기판 상에 다층의 응력 완화층을 형성하며, 상기 제3 압력은 대기압인 것이 바람직하다.
상기 질화막 씨드층, 제 1 질화막 및 제 2 질화막은 금속과 질소를 함유하며 동일 물질층인 것이 바람직하다.
상기 제 1, 제 2, 제 3 HVPE 공정은 금속 원료가 저장된 용기에 HCl 가스를 제공하여 생성한 금속 함유 가스를 기판에 공급하는 것이 바람직하다.
상기 기판 마련 단계, 상기 질화막 씨드층 형성 단계, 제 1 질화막 형성 단계 및 상기 제 2 질화막 형성 단계 중 적어도 하나의 단계 이후에, 상기 기판의 표면을 세척하는 단계; 및 처리 가스를 이용하여 상기 기판의 표면을 처리하는 단계; 중 적어도 하나의 단계를 더 포함하는 것이 바람직하다.
상기 기판 세척 단계는, HCl와 N2의 혼합 가스를 이용하여 기판 표면을 식각하는 것이 바람직하다.
상기 표면 처리 단계는, 상기 기판에 질소 함유 가스 및/또는 산소 함유 가스를 공급하여 상기 기판 표면에 질화막, 산화막 및 산화질화막 중 적어도 어느 하나를 형성하는 것이 바람직하다.
상기 표면 세척 단계 또는 상기 표면 처리 단계 이후에 챔버 내부에 N2 가스를 공급하여 퍼징을 실시하는 것이 바람직하다.
상기 각 단계들이 단일 챔버 내에서 수행되는 것이 바람직하다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 소자 는, 기판; 및 상기 기판 상에 형성된 다층의 응력 완화층; 및 상기 응력 완화층 상에 형성된 전자 소자층; 을 포함하고, 상기 응력 완화층은 상기 기판의 두께가 400μm 내지 500μm인 조건에서, 10μm 내지 100μm 이하의 두께로 형성되는 것이 바람직하다.
상기 전자 소자층에는 트랜지스터, 태양 전지, 발광 소자, MOSFET, 숏트키 다이오드, 포토 센서 중 적어도 어느 하나가 형성될 수 있다.
본 발명은 기판 상에 형성되는 다층의 질화막들 사이에 버퍼층을 형성하여 응력 완화층을 형성한다. 따라서, 상기 버퍼층에 의해 질화막들의 층간 응력이 최소화될 수 있으므로, 응력 완화층을 일반적인 경우보다 두껍게 형성하더라도 층간 응력에 따른 기판 변형을 방지할 수 있다.
또한, 본 발명은 일반적인 경우보다 두껍게 형성된 응력 완화층 상에 소자층이 형성되어 기판과 소자층의 계면 응력이 최소화될 수 있으므로, 기판 상에 후속 공정을 통해 소자층을 형성하더라도 계면 응력에 따른 기판 변형이 방지된다. 따라서, 기판 척킹, 기판 정렬 등의 기판 핸들링이 용이하기 때문에 이후 소자층을 형성하기 위한 후속 반도체 공정 예를 들어, 포토 공정, 식각 공정 등을 원활하게 수행할 수 있다.
또한, 본 발명은 빠른 증착 속도의 장점이 있는 HVPE 법을 이용하여 기판 상에 응력 완화층을 형성함으로써, 제조 시간의 큰 증가 없이도 응력 완화층을 일반적인 경우보다 두껍게 형성할 수 있으므로, 제조 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상의 동일 부호는 동일한 요소를 지칭한다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상부에" 또는 "위에" 있다고 표현되는 경우는 각 부분이 다른 부분의 "바로 상부" 또는 "바로 위에" 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 공정 순서도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 기판의 제조 방법은, 기판 로딩 단계(S110); 표면 세척 단계(S121); 표면 처리 단계(S122); 응력 완화층 형성 단계(S130) 및 기판 언로딩 단계(S140); 를 포함하고, 상기 응력 완화층 형성 단계(S130)은 질화막 씨드층 형성 단계(S131); 제 1 질화막 형성 단계(S132) 및 제 2 질화막 형성 단계(S133); 를 포함하여 소정의 기판 상에 다층 구조의 응력 완화층을 일반적인 경우보다 상당히 두껍게 형성할 수 있다.
상기 응력 완화층 형성 단계(S130)에서 각각의 공정 단계(S131,S132,S133)는 1회 이상 반복 실시할 수 있고, 전체의 공정 단계(S131 내지 S133)를 1회 이상 반복 실시할 수 있다. 또한, 상기 응력 완화층 형성 단계(S130)에서 각각의 단계(S131,S132,S133) 사이에 표면 세척 단계(S121) 및 표면 처리 단계(S122) 중 적어도 어느 하나의 단계가 선택적으로 실시될 수 있다. 예를 들어, 각각의 단계(S131,S132,S133) 이전에 표면 세척 단계(S121)를 및 선행 실시한 다음 표면 처리 단계(S122)를 후속 실시할 수 있고, 또는 공정상의 필요에 따라 표면 세척 단계(S121) 또는 표면 처리 단계(S122)를 단독 실시할 수도 있다.
기판 로딩 단계(S110)에서는, 먼저, 준비된 챔버의 내부 온도를 300℃ 내지 800℃의 온도 범위로 유지하고, N2 가스를 이용한 퍼징(purging)을 실시한 상태에서 챔버 내부로 기판을 인입하여, 챔버 내부에 마련된 기판 홀더(holder)에 인입된 기판을 장착한다. 상기 기판 홀더는 소정의 증착 위치에 기판을 안정되게 고정할 수 있다면 어떠한 수단이라도 가능하다. 예를 들어, 상기 기판 홀더는 기판면을 수직으로 잡아주는 홀더 타입이 사용될 수 있을 것이며, 또는 기판면이 수평으로 놓여지는 스테이지(stage) 타입이 사용될 수도 있을 것이다. 한편, 기판은 단결정 반도체층을 갖는 SOI(Silicon On Insulation) 기판 또는 단결정 반도체 웨이퍼일 수 있다. 상기 단결정 반도체층은 단결정 실리콘층, 단결정 사파이어층, 단결정 게르마늄층, 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층 중 어느 하나일 수 있고, 상기 단결정 반도체 웨이퍼는 단결정 실리콘 웨이퍼, 단결정 사파이어 웨 어퍼, 단결정 게르마늄 웨이퍼, 단결정 실리콘 게르마늄 웨이퍼 또는 단결정 실리콘 카바이드 웨이퍼, 단결정 사파이어 웨이퍼 중 어느 하나일 수 있다. 본 실시예에서는 단결정 사파이어 웨어퍼(이하 '사파이어 기판')을 사용하는 경우를 예시하여 설명한다.
표면 세척 단계(S121)에서는 세척 가스를 이용하여 표면 예를 들어, 기판 표면에 잔존하는 불순물을 제거한다. 이때, 표면 세척은 공정 압력이 0.30Torr 내지 0.76Torr, 공정 온도가 1000℃ 내지 1100℃인 조건에서 HCl과 N2의 혼합비가 1:5 내지 1:10인 혼합 가스를 이용하여 5분 내지 30분 정도 표면 식각을 실시하는 것이 바람직하다. 한편, 상기 표면 세척 단계(S121)에서는 HCl 가스에 의한 식각으로 표면의 거칠기(roughness)가 다소 증가될 수 있으나 일정 시간 이상에서는 더 이상 증가되지 않으며, 거친 표면은 후속하여 실시되는 표면 처리 단계(S122)와 응력 완화층 형성 단계(S130)에서 평탄화된다.
표면 처리 단계(S122)에서는 질소(N) 함유 가스, 또는 산소(O) 함유 가스를 공급하여 상기 기판 표면에 질화막(Nitride Layer), 산화막(Oxide Layer), 산화질화막(Oxy-nitrid Layer) 중 적어도 어느 하나의 박막층을 형성하여 버퍼층(Buffer Layer)을 형성한다. 사파이어 기판을 사용하는 경우에 있어서, 질소를 함유하는 반응 가스 예를 들어, N2, NH3, NH3/N2 등을 공급하면 질화막 버퍼층이 형성될 것이고, 질소와 산소를 함유하는 반응 가스 예를 들어, NH3 와 O2의 혼합 가스를 공급하면 산화질화막 버퍼층이 형성될 것이다. 또한, 질소, 산소 및 규소를 함유하는 반응 가스 예를 들어 N2O 와 Si의 혼합 가스를 공급하면 실리콘 산화질화막(Silicon Oxy-nitrid Layer) 버퍼층이 형성될 것이다. 한편, 상기의 버퍼층은 이후 형성될 후속층 즉, 제 1 질화막 보다는 상당히 얇게 형성하는 것이 바람직하다. 예를 들어, 표면 처리 단계(S122)에서는 공정 압력이 0.6Torr 내지 0.8Torr, 공정 온도가 1000℃ 내지 1100℃인 조건에서 LPCVD 공정을 이용하여 1 내지 5분 정도 표면 처리를 실시함으로써, 100Å 내지 500Å 정도의 두께를 갖는 버퍼층을 형성하는 것이 바람직하다. 이러한 버퍼층은 하부층 예를 들어, 기판과 이후 형성될 후속층 예를 들어, 제 1 질화막과의 격자 결함을 줄여주어 층간 응력을 최소화시켜주는 역할을 한다.
상기 표면 세척 단계(S121) 및 표면 처리 단계(S122) 중 적어도 하나의 단계를 포함하는 표면 처리 단계(S120)가 시작되기 전 또는 종료된 후에는 N2 가스를 이용한 퍼징을 실시하여 챔버 내부의 공정 분위기를 바꿔주는 것이 바람직하다.
응력 완화층 형성 단계(S130)에서는 기판 상에 질화막이 성장될 수 있도록 질화막 씨드층(Seed Layer)을 생성하고(S131), 질화막 씨드층이 형성된 기판 상에 제 1 질화막 및 제 2 질화막을 적층 형성한다(S132,S133).
상기 응력 완화층은 HVPE(Hydride Vapor Phase Epitaxy) 공정을 이용하여 실시하는 것이 바람직하다. 상기 HVPE 공정은 챔버 내부와 연결되며 내부에 원료 물질이 투입된 용기 예를 들어, 금속 원료가 투입된 공급 튜브에 반응 가스 및 이송 가스를 제공하여, 원료 물질에서 분해된 원료 입자들을 챔버 내부의 가열된 기판 표면에 공급되게 해줌으로써, 기상 반응에 의해 원료 입자들이 기판 표면에 퇴적되면서 기판 상에 원하는 결정 박막이 성장되는 공정이다. 이때, 반응 가스로는 HCl 가스를 사용할 수 있고, 이송 가스로는 N2, Ar 등의 불활성 가스를 사용할 수 있다. 본 실시예는 공정 압력이 0.30Torr 내지 0.80Torr, 공정 온도가 1000℃ 내지 1100℃인 조건에서 원료 가스를 이용하여 1분 내지 3분 정도 HVPE 공정을 실시함으로써, 100Å 내지 500Å 정도의 두께를 갖는 씨드층을 형성하는 것이 바람직하다. 또한, 공정 압력이 0.6Torr 내지 1.0Torr, 공정 온도가 1000℃ 내지 1100℃인 조건에서 원료 가스를 이용하여 1분 내지 10분 정도 HVPE 공정을 실시함으로써, 0.5μm 내지 1μm 정도의 두께를 갖는 제 1 질화막을 형성하는 것이 바람직하다. 또한, 공정 압력이 대기압 이상 즉, 760Torr 이상, 공정 온도가 1000℃ 내지 1100℃인 조건에서 원료 가스를 이용하여 2분 내지 20분 정도 HVPE 공정을 실시함으로써, 6μm 내지 30μm 정도의 두께를 갖는 제 2 질화막을 형성하는 것이 바람직하다.
한편, 상기 응력 완화층은 격자 부정합에 따른 응력 발생이 최소화되도록, 초기에는 느린 증착 속도로 응력 완화층을 형성하고 이후부터 증착 속도를 단계적으로 높여가며 응력 완화층을 형성하는 것이 바람직하다. 이를 위해, 상기 응력 완화층의 형성을 위한 HVPE 공정은 대기압보다 낮은 저압에서 대기압까지 또는 대기압 근처까지 단계적으로 공정 압력을 높여가며 실시하는 것이 바람직하다. 예를 들어, 질화막 씨드층 형성시의 공정 압력을 p1, 제 2 질화막 형성시의 공정 압력을 p2, 제 3 질화막 형성시의 공정 압력을 p3로 나타내면, 상기 p1, p2, p3는 p1 < p2 < p3의 관계를 갖게 된다. 여기서, p3는 대기압 즉, 760Torr 또는 대기압 근처이다. 이에 따라, 상기 질화막 씨드층 형성시의 증착 속도를 d1, 상기 제 2 질화막 형성시의 증착 속도를 d2, 상기 제 3 질화막 형성시의 증착 속도를 d3로 나타내면, 상기 d1, d2, d3는 d1 < d2 < d3의 관계를 갖게 된다. 이처럼, 본 실시예는 HVPE 공정을 통해 응력 완화층을 형성함에 있어서, 저압에서 대기압까지 단계적으로 공정 압력을 높여가며 HVPE 공정을 실시한다. 따라서, 격자 부정합에 따른 응력의 크기가 큰 증착 초기에는 증착 속도가 낮게 유지되다가 응력의 크기가 줄어드는 증착 초기 이후부터는 단계적으로 증착 속도가 빨라지게 된다. 그 결과, 증착 속도의 큰 저하 없이도 두꺼운 두께의 박막을 형성할 수 있고, 박막의 깨짐 현상을 방지할 수 있다.
기판 언로딩 단계(S107)에서는, 먼저, 상기의 공정이 종료된 후 N2 가스를 이용한 퍼징을 실시한다. 이어, N2 가스의 의한 퍼징을 계속 실시하면서 챔버의 내부 온도가 300℃ 내지 800℃의 온도 범위 또는 상온에 도달할 때까지 서서히 낮추어 준다. 이를 통해, 기판의 열충격을 최소화할 수 있다. 이후, 기판 홀더에서 기판을 탈착시키고, 탈착된 기판을 챔버 외부로 인출한다. 이때, 챔버 외부로 인출된 기판은 그 상부에 소자층 예를 들어, 파워 소자, 발광 소자, 수광 소자 등의 전자 소자를 형성하기 위한 후속 공정에 투입될 수 있다.
한편, 상기의 모든 공정은 단일 챔버에서 진행할 수 있다. 예컨데, 단일 챔버에 다양한 가스를 공급하는 단일 또는 복수의 가스 라인을 연결하고 HVPE 원료 주입 수단을 연결하여 단일 챔버 내에서 기판 세정, LPCVD 및 HVPE 공정을 연속적으로 진행할 수 있다. 따라서, 기판을 복수 챔버로 이동시키는 과정에서 발생하는 제조 시간의 증가 문제 및 기판의 오염 문제가 발생되지 않는다.
이와 같은 공정 단계를 갖는 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 관해 도면을 참조하여 보다 상세히 설명하면 다음과 같다. 하기에서는, 기판으로 사파이어 기판을 사용하고, 상기 기판 상에 갈륨 질화막(GaN)을 형성하여 응력 완화층을 형성하는 경우를 예시하여 설명한다. 물론, 본 발명은 이에 한정되지 않으며, 상기 응력 완화층은 다양한 반도체막 예를 들어, 실리콘막(Si), 알루미늄 질화막(AlN)으로 형성할 수도 있다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2과 같이, 기판(100)이 마련되면 상기 기판(100)의 표면을 세척 가스를 이용하여 세척한다. 이때, 표면 세척은 공정 압력이 0.75Torr, 공정 온도가 1000℃인 조건에서 HCl과 N2의 혼합비가 1:5인 혼합 가스를 이용하여 20분 정도 기판(100)의 표면을 식각하는 것이 바람직하다.
이어, 도 3과 같이, 기판(100)의 표면 세척이 완료되면 상기 기판(100)의 표면을 질화 처리하여 상기 기판(100) 상에 소정 두께의 제 1 버퍼층(210)을 형성한다. 이때, 표면 처리는 공정 압력이 0.75Torr, 공정 온도가 1000℃인 조건에서 NH3 와 N2의 혼합비가 2:3인 혼합 가스를 이용하여 1분 정도 표면 처리를 실시함으로써, 100Å 정도의 두께를 갖는 질화막을 형성한다. 이어, N2 가스를 이용한 퍼징을 실시하여 챔버 내부의 공정 분위기를 바꿔주고, 공정 압력이 0.70Torr, 공정 온도가 1000℃인 조건에서 NH3와 N2의 혼합비가 2:3인 혼합 가스를 이용하여 5분 정도 표면 처리를 실시함으로써, 500Å 정도의 두께를 갖는 질화막을 형성하여 전체 두께가 600Å 정도인 제 1 버퍼층(210)을 형성한다. 물론, 상기 제 1 버퍼층(210)은 질화막에 한정되는 것은 아니며, 산화막 또는 산화질화막 등으로 형성 가능하다.
이어, 도 4와 같이, N2 가스를 이용한 퍼징을 실시하여 챔버 내부의 공정 분위기를 바꿔주고, 공정 압력(p1)을 0.55Torr까지 낮춰주고 제 1 HVPE 공정을 실시하여 상기 제 1 버퍼층(210) 상에 갈륨 질화막 씨드층(220)을 형성한다. 이때, 제 1 HVPE 공정을 공정 온도가 1000℃인 조건에서 3분 정도 실시함으로써, 1000Å 정도의 두께를 갖는 갈륨 질화막 씨드층(220)을 형성한다. 이후, HCl와 N2의 혼합비가 1:5인 세척 가스를 이용하여 공정 온도가 1000℃, 공정 압력이 0.75Torr인 조건에서 1분 정도 상기 갈륨 질화막 씨드층(220)의 표면 세척을 실시하고, N2 가스를 이용한 퍼징을 실시하여 챔버 내부의 공정 분위기를 바꿔준다. 그리고, NH3와 N2의 혼합비가 2:3인 반응 가스를 이용하여 공정 온도가 1000℃, 공정 압력이 0.75Torr인 조건에서 10분 정도 갈륨 질화막 씨드층(220)의 표면을 질화 처리한다. 이때, 상기 갈륨 질화막 씨드층(220) 상에 제 2 버퍼층(230)이 형성된다.
이어, 도 5와 같이, 공정 압력(p2)을 0.75Torr로 유지하고 제 2 HVPE 공정을 실시하여 상기 제 2 버퍼층(230) 상에 제 1 갈륨 질화막(240)을 형성한다. 이때, 제 2 HVPE 공정을 공정 온도가 1000℃ 내지 1100℃인 조건에서 7분 정도 HVPE 공정을 실시함으로써, 0.9μm 정도의 두께를 갖는 제 1 갈륨 질화막(240)을 형성한다. 이후, 제 1 갈륨 질화막(240)의 표면 세척은 생략하고, NH3와 N2의 혼합비가 2:3인 반응 가스를 이용하여 공정 온도가 1000℃, 공정 압력이 0.75Torr인 조건에서 10분 정도 제 1 갈륨 질화막(240)의 표면을 질화 처리한다. 이때, 상기 제 1 갈륨 질화막(240) 상에 제 3 버퍼층(250)이 형성된다.
이어, 도 6과 같이, 공정 압력(p3)을 대기압 즉, 760Torr 이상으로 높여주고 제 3 HVPE 공정을 실시하여 상기 제 3 버퍼층(250) 상에 제 2 갈륨 질화막(260)을 형성한다. 이때, 제 3 HVPE 공정을 공정 온도가 1100℃인 조건에서 10분 정도 실시함으로써, 20μm 정도의 두께를 갖는 제 2 갈륨 질화막(260)을 형성한다.
이후, 도 7과 같이, 상기 도 2 내지 도 6의 과정을 1회 반복 실시하여 기판(100) 상에 다층의 응력 완화층(200)을 형성한다. 이때, 반복 실시되는 2차 제 2 HVPE 공정은 공정 압력이 0.75Torr, 공정 온도가 1000℃ 인 조건에서 7분 정도 실시되어 기판(100) 상에는 9000Å의 두께를 갖는 2차 제 1 갈륨 질화막(240-2)이 형성되고, 반복 실시되는 3차 제 2 HVPE 공정은 공정 압력이 760Torr, 공정 온도가 1100℃ 인 조건에서 30분 정도 실시되어 기판(100) 상에는 60μm의 두께를 갖는 2차 제 2 갈륨 질화막(260-2)이 형성된다. 이에 따라, 최종 단계에서 상기 기 판(110) 상에는 총 두께가 82μm 정도인 다층의 응력 완화층(200)이 형성된다.
이처럼, 본 실시예는 HVPE 공정을 통해 다층의 응력 완화층(200)을 형성함에 있어서, 저압에서 대기압까지 단계적으로 공정 압력을 높여가며 HVPE 공정을 실시한다. 따라서, 격자 부정합에 따른 응력의 크기가 큰 증착 초기에는 박막 증착율이 낮게 유지되고 이후 응력의 크기가 줄어드는 증착 초기 이후부터는 단계적으로 박막 증착율이 높아지게 된다. 그 결과, 증착 속도의 큰 저하 없이도 두꺼운 두께의 박막을 형성할 수 있고, 박막의 깨짐 현상을 방지할 수 있다. 또한, 본 실시예는 각각의 갈륨 질화막(240,260,240-2,260-2) 형성시 선행층에 대한 표면 처리를 먼저 실시하므로, 다층의 갈륨 질화막(240,260,240-2,260-2) 사이의 계면에는 버퍼층(210,230,250,210-2,230-2,250-2)이 형성된다. 이러한 버퍼층(210,230,250,210-2,230-2,250-2)이 층간 응력을 완화시켜 주기 때문에 박막의 깨짐 현상 없이 상당히 두꺼운 응력 완화층(200)을 형성할 수 있다. 한편, 이렇게 두껍게 형성된 응력 완화층(200)은 후속하여 형성될 소자층과의 계면 응력을 최소화하는 역할을 한다. 따라서, 상기 응력 완화층(200) 상에 후속하여 소자층을 형성하더라도 기판(100)은 상당이 낮은 휨 특성을 갖게 된다. 예를 들어, 상기의 공정을 통해 지름이 2인치(inch)이고 두께가 430μm인 기판에 82μm 두께의 응력 완화층을 형성할 경우 기판의 휨은 40μm 이내로 측정됨을 알 수 있었다.
한편, 본 발명에 따른 반도체 기판은 다양한 반도체 소자의 제조를 위한 기판으로 사용될 수 있다. 하기에서는, 이러한 가능성의 일예로 전술한 반도체 기판 상에 다양한 전자 소자가 형성된 반도체 소자에 대하여 설명한다. 이때, 전술한 실시예와 중복되는 설명은 생략하거나 간략히 설명한다.
도 8은 본 발명의 실시예에 따른 반도체 기판을 구비하는 반도체 소자의 단면도이다.
도 8을 참조하면, 상기 반도체 소자는, 기판(410), 상기 기판(410) 상에 다층으로 형성되어 층간 응력을 완화시키는 응력 완화층(420) 및 상기 응력 완화층(420) 상에 형성된 소자층(430)을 포함한다. 이러한 반도체 소자는 상기 소자층(430)에 전력 스위칭 기능을 수행하는 적어도 하나의 트랜지스터(Transistor)(T)가 마련되어 인버터(Invertor) 등과 같은 전력 모듈의 스위칭 전원 회로에 사용될 수 있다.
기판(410)은 전술한 바와 같이, 단결정 반도체층을 갖는 SOI 기판 또는 단결정 반도체 웨이퍼를 사용할 수 있다. 예를 들어, 본 실시예는 사파이어 기판을 사용한다.
응력 완화층(420)은 전술한 실시예와 같이, 격자 부정합에 따른 층간 응력이 최소화되도록 저압에서 대기압까지 단계적으로 공정 압력을 높여가며 HVPE 공정을 실시하여 다층의 질화막(421,422)을 형성하고, 표면 처리 공정을 통해 다층의 질화막(421,422) 사이에 버퍼층(미도시)을 형성하여 구성할 수 있다. 이러한 응력 완화층(520)은 기판(510)의 크기가 1.5 내지 2.5 인치이고 기판(510)의 두께가 400μm 내지 500μm인 조건에서, 10μm 내지 100μm 이하의 두께로 형성되어, 기판(510)의 휨을 70μm 이내로 제어할 수 있다.
소자층(430)에는 적어도 하나의 트랜지스터(T)가 마련된다. 상기 트랜지스터(T)는 기판(410)의 응력 완화층(420) 상에 형성된 게이트 전극(431), 상기 게이트 전극(431)을 포함하는 전체 구조 상에 형성된 게이트 절연막(432), 상기 게이트 전극(431)에 대응하여 상기 게이트 절연막(432) 상에 고립된 섬 형태로 형성된 활성층(433) 및 상기 활성층(433) 상에 형성된 오믹 접촉층(434) 및 상기 오믹 접촉(434)층 상에 형성된 소오스 전극(435) 및 드레인 전극(436) 및 보호막(437)을 포함한다. 물론, 저전력, 저발열 및 고속의 스위칭 동작이 필요한 경우라면 전술한 트랜지스터 대신 MOSEFT(Metal-Oxide Semiconductor Field Effect Transistor)를 형성할 수도 있을 것이다.
이와 같은 반도체 소자는 응력 완화층(420) 상에 박막 트랜지스터(T)를 구비하는 소자층(430)이 형성되는데, 상기 응력 완화층(430)은 기판(410)과 소자층(430)의 층간 응력을 완화시켜 주므로, 기판(410) 상에 소자층(430)을 형성하는 과정에서 기판(410)의 변형 특히, 휨 현상이 발생하지 않게 된다. 따라서, 후속 공정에서 기판 척킹, 기판 정렬 등 기판의 핸들링이 용이하므로, 종래와 같은 수율 저하 및 불량 증가의 문제점이 발생하지 않는다.
도 9는 본 발명의 실시예에 따른 반도체 기판을 구비하는 다른 반도체 소자의 단면도이다.
도 9를 참조하면, 상기 반도체 소자는, 기판(510), 상기 기판(510) 상에 다층으로 형성되어 층간 응력을 완화시키는 응력 완화층(520) 및 상기 응력 완화층(520) 상에 형성된 소자층(530)을 포함한다. 이러한 반도체 소자는 상기 소자 층(530)에 광 에너지를 전기 에너지로 변환하는 적어도 하나의 태양 전지(S)가 마련되어 전력 모듈에 사용될 수 있다.
기판(510)은 전술한 바와 같이, 단결정 반도체층을 갖는 SOI 기판 또는 단결정 반도체 웨이퍼를 사용할 수 있다. 예를 들어, 본 실시예는 사파이어 기판을 사용한다.
응력 완화층(520)은 전술한 바와 같이, 격자 부정합에 따른 층간 응력이 최소화되도록 저압에서 대기압까지 단계적으로 공정 압력을 높여가며 HVPE 공정을 실시하여 다층의 질화막(521,522)을 형성하고, 표면 처리 공정을 통해 다층의 질화막(521,522) 사이에 버퍼층(미도시)을 형성하여 구성할 수 있다.
소자층(530)에는 적어도 하나의 태양 전지(S)가 마련된다. 상기 태양 전지(S)는 기판(510)의 응력 완화층(520) 상에 형성된 제 1 전극(531), 상기 제 1 전극(531) 상에 형성된 전하 수송층(532)과, n형층과 p형층이 적층 형성된 활성층(533)과, 상기 활성층(533) 상에 형성된 정공 수송층(534) 및 상기 정공 수송층(534) 상의 일부 영역에 형성된 제 2 전극(535)을 포함한다. 여기서, 상기 제 1 전극(531)은 투광성 도전막으로 형성하는 것이 바람직하다. 예를 들어, 인듐 주석 산화물(Indium Tin Oxide;ITO)이나 인듐 아연 산화물(Indium Zinc Oxide;IZO)을 사용할 수 있다. 또한, 상기 제 2 전극(535)은 일함수가 낮은 도전막 예를 들어, 칼슘(Ca) 단일막, 알류미늄(Al)-리튬(Li) 합금막, 마그네슘(Mg)-은(Ag) 합금막 등을 사용하는 것이 바람직하다. 이러한 금속들은 일함수 값이 작아 다른 금속에 비해 태양광이 적은 환경에서도 전력 생산이 가능하다.
이와 같은 구성을 갖는 반도체 소자는 응력 완화층(520) 상에 태양 전지(S)를 구비하는 소자층(530)이 형성되는데, 상기 응력 완화층(530)은 기판(510)과 소자층(530)의 층간 응력을 완화시켜 주므로, 기판(510) 상에 소자층(530)을 형성하는 과정에서 기판(510)의 변형 특히, 휨 현상이 발생하지 않게 된다. 따라서, 후속 공정에서 기판 척킹, 기판 정렬 등 기판(510)의 핸들링이 용이하므로, 종래와 같은 수율 저하 및 불량 증가의 문제점이 발생하지 않는다.
도 10은 본 발명의 실시예에 따른 반도체 기판을 구비하는 또 다른 반도체 소자의 단면도이다.
도 10을 참조하면, 상기 반도체 소자는, 기판(610), 상기 기판(610) 상에 다층으로 형성되어 층간 응력을 완화시키는 응력 완화층(620) 및 상기 응력 완화층(620) 상에 형성된 소자층(630)을 포함한다. 이러한 반도체 소자는 상기 소자층(630)에 전기 에너지를 광 에너지로 변환하는 적어도 하나의 발광 소자(L)가 마련되어 광원 모듈에 사용될 수 있다.
기판(610)은 전술한 바와 같이, 단결정 반도체층을 갖는 SOI 기판 또는 단결정 반도체 웨이퍼를 사용할 수 있다. 예를 들어, 본 실시예는 사파이어 기판을 사용한다.
응력 완화층(620)은 전술한 실시예와 같이, 격자 부정합에 따른 층간 응력이 최소화되도록 저압에서 대기압까지 단계적으로 공정 압력을 높여가며 HVPE 공정을 실시하여 다층의 질화막(621,622)을 형성하고, 표면 처리 공정을 통해 다층의 질화막(621,622) 사이에 버퍼층(미도시)을 형성하여 구성할 수 있다.
전자 소자층(630)에는 적어도 하나의 발광 소자(L)가 마련된다. 상기 발광 소자(L)는 기판(610)의 응력 완화층(620) 상에 적층된 n형층(631), 활성층(632), p형층(633)을 구비하는 반도체층과, 상기 n형층(631)의 일부 영역에 형성된 제 1 전극(634) 및 상기 p형층(633)의 일부 영역에 형성된 제 2 전극(635)을 포함한다. 상기 n형층(631), 활성층(632) 및 p형층(633)은 Si, GaN, AlN, InGaN, AlGaN, AlInGaN 중 적어도 어느 하나를 포함하는 반도체 박막으로 형성하는 것이 바람직하다. 한편, 예를 들어, 본 실시예에서는 n형층(631) 및 p형층(633)은 GaN 박막으로 형성되고, 활성층(632)은 InGaN 박막으로 형성된다. 상기 n형층(631)은 전자를 제공하는 층으로서, 전술한 반도체 박막에 n형 도펀트 예를 들어, Si, Ge, Se, Te, C 등을 주입하여 형성할 수 있다. 상기 p형층(633)은 정공을 제공하는 층으로서, 상기의 반도체 박막에 p형 도펀트 예를 들어, Mg, Zn, Be, Ca, Sr, Ba 등을 주입하여 형성할 수 있다. 상기 활성층(632)은 n형층(631)에서 제공된 전자와 p형층(633)에서 제공된 정공이 재결합되면서 소정 파장의 광을 출력하는 층으로서, 우물층(well layer)과 장벽층(barrier layer)을 교대로 적층하여 단일 양자 우물 구조 또는 다중 양자 우물 구조(multiple quantum well) 구조를 갖는 다층의 반도체 박막으로 형성할 수 있다. 이러한 활성층(632)을 이루는 반도체 재료에 따라 출력되는 광의 파장이 변화되므로, 목표로 하는 출력 파장에 따라 적절한 반도체 재료를 선택하는 것이 바람직하다.
이와 같은 반도체 소자는 응력 완화층(620) 상에 발광 소자(L)를 구비하는 소자층(630)이 형성되는데, 상기 응력 완화층(630)은 기판(510)과 소자층(630)의 층간 응력을 완화시켜 주므로, 기판(610) 상에 소자층(630)을 형성하는 과정에서 기판(610)의 변형 특히, 휨 현상이 발생하지 않게 된다. 따라서, 후속 공정에서 기판 척킹, 기판 정렬 등 기판의 핸들링이 용이하므로, 종래와 같은 수율 저하 및 불량 증가의 문제점이 발생하지 않는다.
한편, 상기에서 전술한 반도체 소자는 응력 완화층이 형성된 기판 상에 트랜지스터, 또는 태양 전지, 또는 발광 소자를 형성하였으나, 본 발명은 이에 한정되지 않으며, 상기 기판 상에는 다양한 전자 소자 예를 들어, MOSFET, 숏트키 다이오드, 포토 센서 등이 형성될 수도 있다.
이상, 본 발명에 대하여 전술한 실시예 및 첨부된 도면을 참조하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명이 다양하게 변형 및 수정될 수 있음을 알 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 공정 순서도.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 실시예에 따른 반도체 기판을 구비하는 반도체 소자의 단면도.
도 9는 본 발명의 실시예에 따른 반도체 기판을 구비하는 다른 반도체 소자의 단면도.
도 10은 본 발명의 실시예에 따른 반도체 기판을 구비하는 또 다른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 200: 응력 완화층
210: 제 1 버퍼층 220: 질화막 씨드층
230: 제 2 버퍼층 240: 제 1 질화막
250: 제 3 버퍼층 260: 제 2 질화막
T: 트랜지스터 S: 태양 전지
L: 발광 소자

Claims (16)

  1. 기판; 및
    상기 기판 상에 형성된 다층의 응력 완화층; 을 포함하고,
    상기 응력 완화층은,
    제 1 압력(p1) 조건에서의 HVPE 공정을 통해 상기 기판 상에 형성된 질화막 씨드층;
    제 2 압력(p2) 조건에서의 HVPE 공정을 통해 상기 질화물 씨드층 상에 형성된 제 1 질화막; 및
    제 3 압력(p3) 조건에서의 HVPE 공정을 통해 상기 제 1 질화막 상에 형성된 제 2 질화막; 을 포함하고,
    상기 p1, p2, p3는 p1 < p2 < p3의 관계를 갖는 반도체 기판.
  2. 청구항 1에 있어서,
    상기 기판과 상기 응력 완화층의 사이 및 상기 다층의 반도체층 사이에 형성되는 계면들 중 적어도 하나에 형성된 버퍼층을 더 포함하는 반도체 기판.
  3. 청구항 2에 있어서,
    상기 버퍼층은 질화막, 산화막 및 산화질화막 중 적어도 어느 하나를 포함하는 반도체 기판.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 질화막 씨드층, 상기 제 1 질화막 및 상기 제 2 질화막은 적어도 1번 이상 반복 적층된 반도체 기판.
  6. 청구항 1에 있어서,
    상기 응력 완화층은 갈륨 질화막, 알루미늄 질화막 및 실리콘막 중 하나인 반도체 기판.
  7. 기판을 마련하는 단계;
    제 1 압력(p1) 조건에서 제 1 HVPE 공정을 실시하여 상기 기판 상에 질화막 씨드층을 형성하는 단계;
    제 2 압력(p2) 조건에서 제 2 HVPE 공정을 실시하여 상기 질화막 씨드층 상에 제 1 질화막을 형성하는 단계;
    제 3 압력(p3) 조건에서 제 3 HVPE 공정을 실시하여 상기 제 1 질화막 상에 제 2 질화막을 형성하는 단계;를 포함하고,
    상기 제 1 및 제 2 압력은 대기압 보다 낮은 압력이며, 상기 p1, p2, p3가 p1 < p2 < p3의 관계를 갖는 반도체 기판의 제조 방법.
  8. 청구항 7에 있어서,
    상기 질화막 씨드층 형성 단계 내지 제 2 질화막 형성 단계를 적어도 1회 이상 반복하여 상기 기판 상에 다층의 응력 완화층을 형성하며, 상기 제3 압력은 대기압인 반도체 기판의 제조 방법.
  9. 청구항 7에 있어서,
    상기 질화막 씨드층, 제 1 질화막 및 제 2 질화막은 금속과 질소를 함유하며 동일 물질층인 반도체 기판의 제조 방법.
  10. 청구항 7에 있어서,
    상기 기판 마련 단계, 상기 질화막 씨드층 형성 단계, 제 1 질화막 형성 단계 및 상기 제 2 질화막 형성 단계 중 적어도 하나의 단계 이후에,
    상기 기판의 표면을 세척하는 단계; 및
    처리 가스를 이용하여 상기 기판의 표면을 처리하는 단계; 중 적어도 하나의 단계를 더 포함하는 반도체 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 기판 세척 단계는,
    HCl와 N2의 혼합 가스를 이용하여 기판 표면을 식각하는 반도체 기판의 제조 방법.
  12. 청구항 10에 있어서,
    상기 표면 처리 단계는,
    상기 기판의 표면에 질화막, 산화막 및 산화질화막 중 적어도 어느 하나를 형성하는 반도체 기판의 제조 방법.
  13. 청구항 10에 있어서,
    상기 표면 세척 단계 또는 상기 표면 처리 단계 이후에 챔버 내부에 N2 가스를 공급하여 퍼징을 실시하는 반도체 기판의 제조 방법.
  14. 청구항 7, 청구항 10 또는 청구항 13 중 어느 한 항에 있어서,
    상기 각 단계들이 단일 챔버 내에서 수행되는 반도체 기판의 제조 방법.
  15. 기판; 및
    상기 기판 상에 형성된 다층의 응력 완화층; 및
    상기 응력 완화층 상에 형성된 전자 소자층; 을 포함하고,
    상기 응력 완화층은,
    제 1 압력(p1) 조건에서의 HVPE 공정을 통해 상기 기판 상에 형성된 질화막 씨드층;
    제 2 압력(p2) 조건에서의 HVPE 공정을 통해 상기 질화물 씨드층 상에 형성된 제 1 질화막; 및
    제 3 압력(p3) 조건에서의 HVPE 공정을 통해 상기 제 1 질화막 상에 형성된 제 2 질화막; 을 포함하고,
    상기 p1, p2, p3는 p1 < p2 < p3의 관계를 갖는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 전자 소자층에는 트랜지스터, 태양 전지, 발광 소자, MOSFET, 숏트키 다이오드, 포토 센서 중 적어도 어느 하나가 형성되는 반도체 소자.
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