KR100943486B1 - Method for forming pad and fuse of semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 패드 및 퓨즈 형성방법은, 패드지역과 퓨즈지역으로 구분된 반도체기판상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계; 상기 제1트렌치내에 퓨즈로 사용될 하부금속배선을 형성하는 단계; 상기 하부금속배선을 포함한 제1절연막상에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제2절연막내에 제2트렌치를 형성하는 단계; 상기 제2트렌치내에 최상층 금속배선을 형성한후 전체 구조의 상면에 제3절연막을 형성 하는 단계; 상기 제3절연막을 선택적으로 제거하여 상기 최상층 금속배선상면을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 통해 상기 최상층 금속 배선과 접속되는 금속패드를 형성하는 단계; 상기 금속패드를 포함한 제3절연막상에 식각정지막과 제4절연막을 형성하는 단계; 상기 제4절연막을 선택적으로 제거하여 상기 패드지역과 퓨즈지역에 위치하는 식각정지막부분을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀아래의 식각정지막부분을 제거하는 단계; 및 상기 하부금속배선상부의 제2절연막의 일정두께만큼만 남도록 퓨즈지역의 제2콘택홀 아래의 제2절연막을 선택적으로 제거하는 단계를 포함하여 구성된다.
The present invention provides a method for forming a pad and a fuse of a semiconductor device, the method comprising: forming a first trench in a predetermined region of the first insulating layer after forming a first insulating layer on a semiconductor substrate divided into a pad region and a fuse region; Forming a lower metal wiring to be used as a fuse in the first trench; Forming a second trench on the first insulating layer including the lower metal interconnection and then selectively removing the second insulating layer to form a second trench in the second insulating layer; Forming a third insulating layer on the upper surface of the entire structure after forming the uppermost metal wiring in the second trench; Selectively removing the third insulating layer to form a first contact hole exposing the uppermost metal wiring upper surface; Forming a metal pad connected to the uppermost metal wire through the first contact hole; Forming an etch stop film and a fourth insulating film on the third insulating film including the metal pad; Selectively removing the fourth insulating layer to form a second contact hole exposing an etch stop layer positioned in the pad region and the fuse region; Removing an etch stop layer portion under the second contact hole; And selectively removing the second insulating film under the second contact hole in the fuse region so that only a predetermined thickness of the second insulating film on the lower metal wiring portion remains.

Description

반도체소자의 패드 및 퓨즈 형성방법{Method for forming pad and fuse of semiconductor device} Method for forming pad and fuse of semiconductor device

도 1 내지 도 6은 본 발명에 따른 반도체소자의 패드 및 퓨즈 형성방법을 설명하기 위한 공정단면도.1 to 6 are cross-sectional views illustrating a method of forming a pad and a fuse of a semiconductor device according to the present invention.

[도면부호의설명][Description of Drawing Reference]

10 : 반도체기판 12 : 제1절연막10 semiconductor substrate 12 first insulating film

14 : 퓨즈용 하부금속배선 16 : 제2절연막14: lower metal wiring for the fuse 16: second insulating film

18 : 최상층 금속배선 20 : 제3절연막18: uppermost metal wiring 20: third insulating film

22a : 금속패드 24 : 식각정지막22a: metal pad 24: etch stop film

26 : 제4절연막 28a, 28b, 28c : 콘택홀 26: fourth insulating film 28a, 28b, 28c: contact hole

본 발명은 반도체소자의 패드 및 퓨즈 형성방법에 관한 것으로서, 보다 상세하게는 구리를 사용하는 반도체소자에서의 패드 및 퓨즈 형성시에 식각정지막을 활용한 패드 개구 및 퓨즈지역에서의 산화막을 일정하게 남도록 하여 반도체소자의 신뢰성을 증가시킬 수 있는 반도체소자의 패드 및 퓨즈 형성방법에 관한 것이다. The present invention relates to a method for forming a pad and a fuse of a semiconductor device, and more particularly, to maintain an oxide film at a pad opening and a fuse area using an etch stop film at the time of forming a pad and a fuse in a semiconductor device using copper. The present invention relates to a method for forming a pad and a fuse of a semiconductor device which can increase the reliability of the semiconductor device.                         

반도체소자의 소형화 및 집적화가 이루어지면서 구리배선에 중요성이 더욱 중요시되고 있다.With the miniaturization and integration of semiconductor devices, the importance of copper wiring is becoming more important.

이에 다층의 구리배선으로 이루어진 반도체소자를 구현하게 되었고, 퓨즈 역시 구리로 된 최상부메탈전에 구현하게 되었다. 최상층 금속배선은 저항에 대한 고려로 상당히 두꺼운 구리배선으로 형성하게 되어 퓨즈 브라웅(browing)과 같은 문제로 퓨즈층으로 최상층 금속배선은 사용할 수 없게 되었다.Accordingly, a semiconductor device made of a multilayer copper wiring is implemented, and a fuse is also implemented on a top metal made of copper. Since the uppermost metal wiring is formed of a considerably thick copper wiring due to the resistance consideration, the uppermost metal wiring cannot be used as a fuse layer due to a problem such as fuse browing.

또한, 최상층 금속배선 역시 구리로 사용한다 보니 패드 개구시에 구리가 바로 드러나게 되고 구리패드는 와이어본딩 및 후속 신뢰성 테스트시에 부식과 같은 문제를 야기할 수 있어 구리패드 대신에 추가적인 메탈패드 즉, 알루미늄 패드와 같은 패드를 형성한다.In addition, the top metallization is also used as copper, which immediately exposes the copper at the pad opening and can cause problems such as corrosion during wirebonding and subsequent reliability tests, so that additional metal pads, ie aluminum, can be used instead of the copper pads. Form pads like pads.

패드는 알루미늄 패드와 같은 방법으로 문제를 해결할 수 있지만 퓨즈는 여전히 구리퓨즈를 사용해야 하므로 퓨즈 형성시에 상부에 산화막 제어가 상당히 중요하게 되었다.The pad can solve the problem in the same way as the aluminum pad, but since the fuse still needs to use copper fuses, oxide control at the top of the fuse formation becomes very important.

예전에 Al을 퓨즈층으로 사용시에는 Al이 약간 드러난다 하더라도 퓨즈 브라웅(browing)시에 에너지 등을 조절하면 되었지만 구리 퓨즈시에 산화막이 드러날 경우에는 바로 부식으로 이어지기 때문에 상부 산화막 제어는 상당히 중요하게 되었다.In the past, when Al was used as a fuse layer, even though Al was slightly exposed, energy was controlled during fuse browsing. It became.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 구리를 사용하는 반도체소자에서의 패드 및 퓨즈 형성시에 식각정지막을 활용한 패드 개구 및 퓨즈지역에서의 산화막을 일정하게 남도록 하여 반도체소자의 신뢰성을 증가시킬 수 있는 반도체소자의 패드 및 퓨즈 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, so that the oxide film in the pad opening and the fuse region using the etch stop film is constantly maintained when forming the pad and fuse in the semiconductor device using copper. It is an object of the present invention to provide a method for forming a pad and a fuse of a semiconductor device which can increase the reliability of the semiconductor device.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 패드 및 퓨즈 형성 방법은, 패드지역과 퓨즈지역으로 구분된 반도체기판상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계;In the method of forming a pad and a fuse of a semiconductor device according to the present invention for achieving the above object, after forming a first insulating film on a semiconductor substrate divided into a pad region and a fuse region, a first trench in a predetermined region of the first insulating film. Forming a;

상기 제1트렌치내에 퓨즈로 사용될 하부금속배선을 형성하는 단계;Forming a lower metal wiring to be used as a fuse in the first trench;

상기 하부금속배선을 포함한 제1절연막상에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제2절연막내에 제2트렌치를 형성하는 단계;Forming a second trench on the first insulating layer including the lower metal interconnection and then selectively removing the second insulating layer to form a second trench in the second insulating layer;

상기 제2트렌치내에 최상층 금속배선을 형성한후 전체 구조의 상면에 제3절연막을 형성하는 단계;Forming a third insulating layer on the upper surface of the entire structure after forming the uppermost metal wiring in the second trench;

상기 제3절연막을 선택적으로 제거하여 상기 최상층 금속배선상면을 노출시키는 제1콘택홀을 형성하는 단계;Selectively removing the third insulating layer to form a first contact hole exposing the uppermost metal wiring upper surface;

상기 제1콘택홀을 통해 상기 최상층 금속배선과 접속되는 금속패드를 형성하는 단계;Forming a metal pad connected to the uppermost metal wiring through the first contact hole;

상기 금속패드를 포함한 제3절연막상에 식각정지막과 제4절연막을 형성하는 단계;
상기 제4절연막을 선택적으로 제거하여 상기 패드지역과 퓨즈지역에 위치하는 식각정지막 일부 상면을 노출시키는 제2콘택홀을 형성하는 단계;
상기 제2콘택홀아래의 식각정지막부분만을 제거하여 상기 금속패드와 퓨즈지역에서의 제 3 절연막 상면을 개구시키는 단계; 및Forming an etch stop film and a fourth insulating film on the third insulating film including the metal pad;
Selectively removing the fourth insulating layer to form a second contact hole exposing a top surface of a portion of the etch stop layer positioned in the pad region and the fuse region;
Removing only an etch stop layer portion below the second contact hole to open an upper surface of the third insulating layer in the metal pad and the fuse region; And

상기 하부금속배선상부의 제2절연막의 일정두께만큼만 남도록 퓨즈지역의 제2콘택홀아래의 제2절연막을 선택적으로 제거하는 단계를 포함하여 구성되는 것을 특징으로 한다.And selectively removing the second insulating film under the second contact hole in the fuse region so that only a predetermined thickness of the second insulating film on the lower metal wiring remains.

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(실시예)(Example)

이하, 본 발명에 따른 반도체소자의 패드 및 퓨즈 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of forming a pad and a fuse of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 6은 본 발명에 따른 반도체소자의 패드 및 퓨즈 형성방법을 설명하기 위한 공정단면도이다.1 to 6 are process cross-sectional views illustrating a method of forming a pad and a fuse of a semiconductor device according to the present invention.

본 발명에 따른 반도체소자의 패드 및 퓨즈 형성방법은, 도 1에 도시된 바와같이, 먼저 소자의 공정으로 반도체소자를 형성하기 위한 여러 요소가 형성되고 패드지역(A)과 퓨즈지역(B)으로 구분된 반도체기판(10)상에 제1절연막(12)을 형성한후 식각공정으로 상기 제1절연막(12)의 소정영역을 식각하여 제1트렌치(미도시)를 형성한다. 이때, 상기 제1절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율의 절연막을 이용한다.In the method of forming a pad and a fuse of a semiconductor device according to the present invention, as shown in FIG. After forming the first insulating layer 12 on the separated semiconductor substrate 10, a first trench (not shown) is formed by etching a predetermined region of the first insulating layer 12 by an etching process. In this case, the first insulating layer may be SiO 2 , FSG, or an insulating layer having a low dielectric constant of 3.0 or less.

이어, 금속물질을 상기 식각된 소정영역 즉, 제1트렌치내에 매립하여 최상층아래의 하부금속배선(14)을 형성한다. 이때, 상기 최상층 금속배선은 구리를 사용하며, 무전해 또는 전기도금법으로 매립하여 형성한다.Subsequently, a metal material is embedded in the etched predetermined region, that is, the first trench to form the lower metal wiring 14 under the uppermost layer. At this time, the uppermost metal wiring is copper, and is formed by embedding by electroless or electroplating method.

그다음, 상기 최상층아래의 하부금속배선(14)을 포함한 전체 구조의 상면에 제2절연막(16)을 형성한후 패드용 마스크(미도시)을 이용하여 포토 및 식각공정을 거쳐 제2트렌치(미도시)를 형성한다. 이때, 상기 제2절연막은 SiO2, TEOS, SiN과 같은 절연막을 사용한다. Next, the second insulating layer 16 is formed on the upper surface of the entire structure including the lower metal wiring 14 under the uppermost layer, and then the second trench (not shown) is subjected to a photo and etching process using a pad mask (not shown). C). At this time, the second insulating film is an insulating film such as SiO 2 , TEOS, SiN.

이어서, 상기 제2트렌치(미도시)내에 금속물질을 매립하여 최상층 금속배선 (18)을 형성한후 그 위에 제3절연막(20)을 형성한다. 이때, 상기 하부금속배선(14) 즉, 최상층 금속배선 직전에 형성되는 금속배선은 도면에 도시된 바와같이 일브가 퓨즈로 사용된다. 또한, 최상층 금속배선을 퓨즈로 사용하지 않는 이유는 글로벌층 (groval layer)로 사용되는 최상층 금속배선은 외부 압력의 파워전달에 저항을 최소 화시켜야 하는 문제로 상당히 두꺼운 메탈을 사용하게 된다. Subsequently, a metal material is embedded in the second trench (not shown) to form the uppermost metal wiring 18, and then a third insulating film 20 is formed thereon. At this time, the lower metal wiring 14, that is, the metal wiring formed immediately before the uppermost metal wiring is used as a fuse as shown in the figure. In addition, the reason why the uppermost metal wiring is not used as a fuse is that the uppermost metal wiring used as a global layer has a problem of minimizing the resistance to power transfer of external pressure, and thus uses a considerably thick metal.

이러한 두꺼운 메탈은 퓨즈로 사용하기에 부적절하므로 최상층 아래층의 금속배선을 퓨즈로 사용하게 된다.These thick metals are not suitable for use as fuses, so the metal wiring in the uppermost layer is used as a fuse.

그다음, 도 2에 도시된 바와같이, 패드용 마스크(미도시)를 사용하여 포토 및 식각공정을 거쳐 상기 제3절연막(20)을 식각하여 최상층 금속배선18)상면을 노출 시킨 후 전체 구조상에 패드용 금속막(22)을 형성한다. 이때, 상기 패드용 금속막의 두께는 파워 전달에 영향을 미치지 않는 범위내에서 최소한으로 한다. 또한, 위에서 언급한 바와같이 패드용 금속막의 용도는 부식 및 신뢰성에 문제가 있는 구리 패드를 대신하는 역할로 패드용 금속배선으로는 Al, W 등을 사용한다.Next, as shown in FIG. 2, the third insulating layer 20 is etched through a photo and etching process using a pad mask (not shown) to expose the uppermost metal wiring 18, and then pad the entire structure. A metal film 22 for formation is formed. At this time, the thickness of the pad metal film is minimized within a range that does not affect power transmission. In addition, as mentioned above, the use of the metal film for the pad serves as a substitute for the copper pad having problems of corrosion and reliability, and Al, W, etc. are used as the pad metal wiring.

이어서, 도 3에 도시된 바와같이, 패드용 마스크(미도시)를 이용한 포토 및 식각공정을 거쳐 상기 패드용 금속막(22)을 선택적으로 제거하여 패드용 금속패턴 (22a)을 형성한다.Subsequently, as shown in FIG. 3, the pad metal layer 22 is selectively removed through a photo and etching process using a pad mask (not shown) to form the pad metal pattern 22a.

그다음, 전체 구조의 상면에 식각정지막(24)과 패시베이션용 제4절연막(26)을 순차적 으로 형성한다. 이때, 상기 식각정지막(24)은 후속 퓨즈상부의 산화막 제어를 위한 식각 조절막으로 사용된다. 이때, 제4절연막은 패시베어션막용으로 사용되며, SiO2, TEOS, SiN과 같은 절연막을 사용한다. 또한, 제4절연막은 단층구조 또는 복층구조로 되어 있으며, 상기 단층구조시에 실리콘 나이트라이드 질화막으로, 복층 구조시에 산화막과 나이트라이드로 형성한다.Next, the etch stop film 24 and the passivation fourth insulating film 26 are sequentially formed on the upper surface of the entire structure. In this case, the etch stop layer 24 is used as an etch control layer for controlling the oxide layer on the subsequent fuse. In this case, the fourth insulating film is used for the passivation film, and an insulating film such as SiO 2 , TEOS, and SiN is used. The fourth insulating film has a single layer structure or a double layer structure, and is formed of a silicon nitride nitride film in the single layer structure, and an oxide film and nitride in the double layer structure.

이어서, 도 4에 도시된 바와같이, 패드 및 퓨즈 형성용 마스크(미도시)를 이용한 포토 및 식각공정을 실시하여 패드 및 퓨즈지역에 있는 식각정지막(27)의 일부상면을 노출시키는 콘택홀(28a)(28b)을 형성한다.Subsequently, as shown in FIG. 4, a contact hole exposing a part of the top surface of the etch stop layer 27 in the pad and fuse area by performing a photo and etching process using a pad and a mask for forming a fuse (not shown). 28a) and 28b.

그다음, 도 5에 도시된 바와같이, 전체 구조의 상면에 마스크 패턴없이 블랭킷 식각공정을 실시하여 패드지역(A)에서는 패드용 금속배선(22a)을 개구 시키고, 퓨즈지역(B)에서는 제3절연막(20)상면을 개구시킨다.Next, as shown in FIG. 5, a blanket etching process is performed on the upper surface of the entire structure without a mask pattern to open the pad metal wiring 22a in the pad region A, and in the fuse region B, the third insulating film. (20) The upper surface is opened.

이어서, 도 6에 도시된 바와같이, 상기 공정에서와 동일하게 전체 구조의 상면에 마스크패턴없이 블랭킷 식각을 실시하여 퓨즈로 사용될 하부금속배선 (14)상부에 일정 두께의 제2절연막만 남도록한다. 이때, 상기 블랭킷 식각 진행시에 산화막 식각을 진행하므로 패드지역에서의 개구되어 있는 패드용 금속패턴(22a)은 선택비 차이로 식각이 안된다. Next, as shown in FIG. 6, a blanket etching is performed on the upper surface of the entire structure without a mask pattern as in the above process so that only a second insulating film having a predetermined thickness remains on the lower metal wiring 14 to be used as a fuse. In this case, since the oxide film is etched during the blanket etching process, the pad metal pattern 22a opened in the pad area cannot be etched due to a difference in selectivity.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 패드 형성방법에 의하면, 이와 같이 구리를 사용하는 반도체소자에서의 패드 및 퓨즈 형성시에 식각정지막을 활용한 패드 개구 및 퓨즈지역에서의 산화막을 일정두께만큼 남도록하여 반도체소자의 신뢰성을 증가시킬 수 있다. As described above, according to the method for forming a pad of a semiconductor device according to the present invention, an oxide film at a pad opening and a fuse area using an etch stop film is formed at the time of forming a pad and a fuse in a semiconductor device using copper. The thickness of the semiconductor device can be increased by increasing the reliability of the semiconductor device.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims (8)

패드지역과 퓨즈지역으로 구분된 반도체기판상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계;Forming a first trench on a semiconductor substrate divided into a pad region and a fuse region, and then forming a first trench in a predetermined region of the first insulating layer; 상기 제1트렌치내에 퓨즈로 사용될 하부금속배선을 형성하는 단계;Forming a lower metal wiring to be used as a fuse in the first trench; 상기 하부금속배선을 포함한 제1절연막상에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제2절연막내에 제2트렌치를 형성하는 단계;Forming a second trench on the first insulating layer including the lower metal interconnection and then selectively removing the second insulating layer to form a second trench in the second insulating layer; 상기 제2트렌치내에 최상층 금속배선을 형성한후 전체 구조의 상면에 제3절연막을 형성하는 단계;Forming a third insulating layer on the upper surface of the entire structure after forming the uppermost metal wiring in the second trench; 상기 제3절연막을 선택적으로 제거하여 상기 최상층 금속배선상면을 노출시키는 제1콘택홀을 형성하는 단계;Selectively removing the third insulating layer to form a first contact hole exposing the uppermost metal wiring upper surface; 상기 제1콘택홀을 통해 상기 최상층 금속배선과 접속되는 금속패드를 형성하는 단계;Forming a metal pad connected to the uppermost metal wiring through the first contact hole; 상기 금속패드를 포함한 제3절연막상에 식각정지막과 제4절연막을 형성하는 단계;Forming an etch stop film and a fourth insulating film on the third insulating film including the metal pad; 상기 제4절연막을 선택적으로 제거하여 상기 패드지역과 퓨즈지역에 위치하는 식각정지막 일부 상면을 노출시키는 제2콘택홀을 형성하는 단계;Selectively removing the fourth insulating layer to form a second contact hole exposing a top surface of a portion of the etch stop layer positioned in the pad region and the fuse region; 상기 제2콘택홀아래의 식각정지막부분만을 제거하여 상기 금속패드와 퓨즈지역에서의 제 3 절연막 상면을 개구시키는 단계; 및Removing only an etch stop layer portion below the second contact hole to open an upper surface of the third insulating layer in the metal pad and the fuse region; And 상기 하부금속배선상부의 제2절연막의 일정두께만큼만 남도록 퓨즈지역의 제2콘택홀아래의 제2절연막을 선택적으로 제거하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.And selectively removing the second insulating film under the second contact hole in the fuse region so that only a predetermined thickness of the second insulating film on the lower metal wiring portion remains. 제1항에 있어서, 상기 하부금속배선 및 최상층 금속배선은 구리를 사용하며, 무전해 또는 전기도금법으로 듀얼 다마신 패턴을 매립하여 형성하는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.The method of claim 1, wherein the lower metal wiring and the uppermost metal wiring are formed of copper, and are formed by burying a dual damascene pattern by electroless or electroplating. 제1항에 있어서, 상기 제1절연막 및 제3절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율의 절연막을 이용하는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.The method of claim 1, wherein the first insulating layer and the third insulating layer use SiO 2 , FSG, or an insulating film having a low dielectric constant of 3.0 or less. 제1항에 있어서, 상기 제4절연막은 패시베어션막용으로 사용되며, SiO2, TEOS, SiN과 같은 절연막을 사용하는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.The method of claim 1, wherein the fourth insulating layer is used for a passivation layer, and insulating layers such as SiO 2 , TEOS, and SiN are used. 제1항에 있어서, 상기 제4절연막은 패시베이션으로 사용하며, 단층구조 또는 복층구조로 되어 있는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.The method of claim 1, wherein the fourth insulating layer is used as a passivation layer and has a single layer structure or a multi layer structure. 제5항에 있어서, 상기 단층구조시에 실리콘 나이트라이드 질화막으로, 복층 구조시에 산화막과 나이트라이드로 되어 있는 것을 특징으로하는 반도체소자의 패 드 및 퓨즈 형성방법.6. The method of claim 5, wherein the silicon nitride nitride film is formed in the single layer structure, and the oxide film and nitride is formed in the multilayer structure. 제1항에 있어서, 상기 식각정지막으로 실리콘 나이트라이드를 사용하며, 퓨즈용 하부금속배선상부의 산화막 제어를 위한 식각조절막으로 사용하는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.2. The method of claim 1, wherein silicon nitride is used as the etch stop layer and used as an etch control layer for controlling the oxide layer on the lower metal wiring for the fuse. 제1항에 있어서, 상기 금속패드로 Al, W을 사용하는 것을 특징으로하는 반도체소자의 패드 및 퓨즈 형성방법.The method of claim 1, wherein Al and W are used as the metal pads.
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