KR100935051B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서는, 반도체 기판 상에 배치된 게이트; 상기 게이트 일측에 배치된 전자 저장부; 상기 게이트 타측의 반도체 기판 표면에 배치된 배리어층; 상기 배리어층 하부에 배치된 플로팅 확산부; 상기 게이트를 포함하는 반도체 기판 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 상기 전자 저장부와 연결되는 금속배선; 및 상기 금속배선을 포함하는 층간 절연막 상에 배치되어 상기 금속배선과 연결되는 포토다이오드를 포함한다.
이미지 센서, 포토다이오드, 게이트
Description
실시예에서는 이미지 센서 및 제조방법이 개시된다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)를 포함한다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다. 씨모스 이미지 센서는 포토다이오드와 트랜지스터가 반도체 기판에 수평으로 배치되는 구조이다.
수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토다이오드 형성을 위한 추가 적인 영역이 요구된다.
실시예는 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그 제조방법을 제공한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 신호처리를 위한 트랜스퍼 트랜지스터의 펀치 쓰루(Punch Through) 현상을 억제하는 이미지 센서 및 그제조방법을 제공한다.
실시예에 따른 이미지 센서는, 반도체 기판 상에 배치된 게이트; 상기 게이트 일측에 배치된 전자 저장부; 상기 게이트 타측의 반도체 기판 표면에 배치된 배리어층; 상기 배리어층 하부에 배치된 플로팅 확산부; 상기 게이트를 포함하는 반도체 기판 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 상기 전자 저장부와 연결되는 금속배선; 및 상기 금속배선을 포함하는 층간 절연막 상에 배치되어 상기 금속배선과 연결되는 포토다이오드를 포함한다.
실시예에 따른 이미지 센서의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 일측의 반도체 기판 표면에 전자 저장부을 형성하는 단계; 상기 게이트 타측의 반도체 기판 표면에 배리어층을 형성하는 단계; 상기 배리어층의 하부에 플로팅 확산부를 형성하는 단계; 상기 게이트 전극을 포함하는 반도체 기판 상에 상기 전자 저장부와 연결되도록 금속배선을 포함하는 층간 절연막을 형성하는 단계; 및 상기 금속배선과 연결되도록 상기 층간 절연막 상에 포토다이오드를 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 신호처리를 위한 펀치 쓰루(Punch Through) 현상을 억제하여 이미지 센서의 광특성을 향상시킬 수 있다.
실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 5는 실시예에 따른 이미지 센서의 단면도이다.
실시예에 따른 이미지 센서는, 반도체 기판(10) 상에 배치된 게이트(20)과, 상기 게이트(20)의 일측에 배치된 전자 저장부(30)과, 상기 게이트(20) 타측의 반도체 기판(10) 표면에 배치된 배리어막(40)과, 상기 배리어막(40) 하부에 배치된 플로팅 확산부(50)와, 상기 게이트(20)을 포함하는 반도체 기판(10) 상에 배치된 층간 절연막(80)과, 상기 층간 절연막(80)을 관통하여 상기 전자 저장부(30)과 연결되는 금속배선(90) 및 상기 금속배선(90)을 포함하는 층간 절연막(80) 상에 배치되어 상기 금속배선(90)과 연결되는 포토다이오드(110)를 포함한다.
상기 전자 저장부 및 플로팅 확산부는 고농도의 n형 불순물(n+)로 형성될 수 있다. 예를 들어, 상기 전자 저장부(30) 및 플로팅 확산부(50)는 인(Phosphorus), 아세닉(Arsenic)과 같은 n형 불순물로 형성될 수 있다.
상기 배리어막(40)은 게르마늄 이온(Ge)이 주입되어 형성될 수 있다. 상기 배리어막(40)은 상기 플로팅 확산부(50)의 형성 깊이를 제어할 수 있다.
즉, 상기 플로팅 확산부(50)는 상기 반도체 기판(10) 내부에 형성될 때 상기 배리어막(40)에 의하여 깊게 주입되지 못하고 얕은 깊이를 가지게 된다. 예를 들어, 상기 전자 저장부(30)가 제1 깊이(D1)로 형성되면 상기 플로팅 확산부(50)는 상기 전자 저장부보다 얕은 제2 깊이(D2)를 가질 수 있다.
따라서, 상기 전자 저장부(30)와 플로팅 확산부(50)의 깊이가 다르게 형성되므로 상기 전자 저장부(30)와 플로팅 확산부(50)의 거리가 멀어지게 되어 펀치 쓰루 현상을 방지할 수 있게 된다.
실시예에 따른 이미지 센서는 트랜지스터가 형성된 반도체 기판과 포토다이오드가 수집형 집적을 이루어 이미지 센서의 필팩터를 향상시킬 수 있다.
또한, 포토다이오드의 전자를 전달받는 전자 저장부와 플로팅 확산부의 거리가 이격되므로 펀치 쓰루 현상을 방지할 수 있다. 따라서, 전자저장부에서 플로팅확산부로의 전류흐름을 제어하여 이미지 센서의 광특성을 향상시킬 수 있다.
이하, 도 1 내지 도 6을 참조하여, 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 반도체 기판(10)에 게이트(20)가 형성된다.
상기 반도체 기판(10)은 단결정의 p형 기판(p++)일 수 있고, 상기 반도체 기판(10) 상에는 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층(p-Epi)이 형성될 수 있다.
상기 반도체 기판(10)에 액티브 영역과 필드 영역을 정의하는 복수개의 소자분리막이 형성된다. 도시되지는 않았지만, 상기 반도체 기판(10) 표면에 문턱 전압을 조절하고 전하를 이동시키기 위하여 p0 이온을 주입하여 채널부를 형성할 수 있다.
상기 반도체 기판(10) 상에 게이트(20)가 형성된다. 상기 게이트(20)는 트랜스퍼 트랜지스터의 게이트(20)일 수 있다. 상기 게이트(20)는 게이트 절연막과 게이트 전도막을 증착한 다음 패터닝하여 형성될 수 있다. 도시되지는 않았지만, 상기 트랜스퍼 트랜지스터의 게이트(20) 형성시 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터의 게이트도 형성될 수 있다.
상기 게이트(20)의 일측에 전자 저장부(30)가 형성된다. 상기 전자 저장부(30)는 금속배선과 연결되어 포토다이오드에서 생성된 광전자를 플로팅 확산부(50)로 전달하기 위한 것이다. 상기 전자 저장부(30)는 고농도의 n형 불순물로 형성될 수 있다. 예를 들어, 상기 전자 저장부(30)는 인(Phosphorus), 아세닉(Arsenic)와 같은 5족 원소를 상기 게이트(20)의 일측에 이온주입하여 형성할 수 있다. 즉, 상기 전자 저장부(30)는 임플란트 공정에 의하여 인(Phosphorus:P) 이온을 15Kev~25Kev의 이온주입 에너지로 사용하고 4.0×1015 ~ 5.0×1015 Dose/㎠ 으로 도펀트를 주입하면 상기 반도체 기판(10)의 내부에 제1 깊이(D1)를 가지도록 형성될 수 있다.
도 2를 참조하여, 상기 게이트(20) 타측의 반도체 기판(10)에 배리어막(40)이 형성된다. 상기 배리어막(40)은 상기 게이트(20) 타측의 반도체 기판(10)의 표 면영역에 형성될 수 있다. 예를 들어, 상기 배리어막(40)은 임플란트 공정에 의하여 게르마늄 이온(Ge)을 주입하여 형성될 수 있다.
구체적으로 상기 배리어막(40)을 형성하기 위해서는 상기 게이트(20)을 포함하는 반도체 기판(10) 상에 포토레지스트 패턴(100)을 형성한다. 상기 포토레지스트 패턴(100)은 상기 게이트(20) 및 상기 전자 저장부(30)는 가리고 나머지 영역 즉 플로팅 확산부가 형성될 상기 반도체 기판(10)을 노출시킬 수 있다. 그리고, 상기 포토레지스트 패턴(100)을 이온주입 마스크로 사용하여 임플란트 공정을 진행한다. 예를 들어, 상기 배리어막(40)은 임플란트 공정에 의하여 게르마늄 이온(Ge)을 8Kev~12Kev의 이온주입 에너지로 사용하고 3.0×1014 ~ 3.2×1014 Dose/㎠ 으로 도펀트를 주입하면 상기 반도체 기판(10)의 표면에 형성될 수 있다.
상기 게르마늄 이온(Ge)이 상기 게이트(20) 타측의 반도체 기판(10) 표면에 주입되면 상기 반도체 기판(10)의 Si 격자 결합이 깨지게 되어 상기 게르마늄 이온(Ge)이 주입된 영역의 반도체 기판(10) 표면은 비정질화될 수 있다. 따라서, 상기 게이트(20) 타측의 반도체 기판(10) 표면에 배리어막(40)이 형성되어 상기 반도체 기판(10)의 표면이 비정질화 된다.
도 3을 참조하여, 상기 배리어막(40) 하부에 플로팅 확산부(50)가 형성된다. 상기 플로팅 확산부(50)는 상기 전자 저장부(30)와 채널에 의하여 연결되어 상기 포토다이오드에서 생성된 광전자를 전달받을 수 있다. 상기 플로팅 확산부(50)는 고농도의 n형 불순물로 형성될 수 있다. 예를 들어, 상기 전자 저장부(30)는 인(Phosphorus:P), 아세닉(Arsenic:As)와 같은 5족 원소를 상기 게이트(20)의 타측 에 이온주입하여 형성할 수 있다. 이때, 상기 게이트(20) 타측의 반도체 기판에는 배리어막(40)이 형성되어 있으므로 상기 플로팅 확산부(50)는 상기 전자 저장부(30)보다 얕은 깊이로 주입될 수 있다. 즉, 상기 플로팅 확산부(50)는 제1 깊이보다 얕은 제2 깊이(D2)로 형성된다.
구체적으로 상기 플로팅 확산부(50)를 형성하기 위해서는 반도체 기판(10) 상에 포토레지스트 패턴(100)을 형성한다. 상기 포토레지스트 패턴(100)은 상기 배리어막 형성시 사용되었던 포토레지스트 패턴일 수 있다. 즉, 상기 포토레지스트 패턴(100)은 상기 게이트(20) 및 상기 전자 저장부(30)는 가리고 나머지 영역 즉 배리어막(40)이 형성된 상기 반도체 기판(10)을 노출시킬 수 있다. 그리고, 상기 포토레지스트 패턴(100)을 이온주입 마스크로 사용하여 임플란트 공정을 진행한다. 예를 들어, 상기 플로팅 확산부(50)는 임플란트 공정에 의하여 인(Phosphorus:P) 이온을 15Kev~25Kev의 이온주입 에너지로 사용하고 4.0×1015 ~ 5.0×1015 Dose/㎠ 으로 도펀트를 주입하면 상기 반도체 기판(10)의 내부에 형성될 수 있다.
상기 플로팅 확산부(50)를 형성하기 위하여 n형 이온이 상기 반도체 기판(10)으로 주입될 때 상기 n형 이온은 상기 배리어막(40)에 의하여 이온주입 깊이가 제어될 수 있다. 즉, 상기 반도체 기판(10)의 표면에는 상기 배리어막(40)을 이루는 게르마늄 이온(Ge)이 분포되어 있으므로 상기 n형 이온의 주입시 상기 게르마늄 이온(Ge)과 충돌을 일으키게 된다. 그러면, 상기 n형 이온은 깊에 주입되지 못하고 얕은 깊이로 주입될 수 있다.
상기와 같이 상기 플로팅 확산부(50)는 상기 배리어막(40)에 의하여 상기 배 리어막(40) 하부 영역에 얕은 깊이로 형성된다. 상기 플로팅 확산부(50)가 상기 반도체 기판(10)에 얕게 주입되면 상기 전자 저장부(30)와의 거리가 멀어질 수 있다. 그러면, 상기 트랜스퍼 트랜지스터의 게이트(20)에 의하여 상기 전자 저장부(30)에서 플로팅 확산부(50)로 전달되는 전류의 흐름을 제어하여 이미지 특성을 향상시킬 수 있다.
만일 상기 전자 저장부(30)와 상기 플로팅 확산부(50)가 동일한 깊이로 주입되어 거리가 가까우면 펀치 쓰루(Punch-Through)현상이 발생되어 상기 트랜스퍼 트랜지스터에 의하여 전자 흐름을 제어하기가 어려워진다. 특히, 트랜스퍼 트랜지스터가 전자 흐름을 제어하지 못하면 저조도 특성이 나빠질 수 있다. 즉, 빛이 없는 상태에서 소자가 구동할 수 있을 뿐만 아니라 온도가 올라가면 이러한 특성이 심화되어 불량을 일으킬 수 있다. 실시예에서는 상기 플로팅 확산부(50)를 형성할 때 배리어막(40)에 의하여 이온주입 깊이가 제어되므로 상기 플로팅 확산부(50)는 상기 배리어막(40) 하부에 얕은 깊이로 형성된다. 따라서, 상기 전자 저장부(30)와 상기 플로팅 확산부(50)의 거리가 멀어지게 되어 상기 트랜스퍼 트랜지스터의 게이트(20)에 의하여 전류흐름을 제어할 수 있게 되므로 이미지 특성을 향상시킬 수 있다.
도 4를 참조하여, 상기 게이트(20)을 포함하는 반도체 기판(10) 상에 컨택 플러그(70)를 포함하는 금속전 절연층(60)이 형성된다.
상기 금속전 절연층(60)은 산화막 또는 질화막이거나 상기 막들이 적층되어 형성될 수 있다. 그리고, 상기 금속전 절연층(60)에 상기 전자 저장부(30)의 표면 이 노출되도록 상기 비아홀을 형성한 후 금속물질을 갭필하여 컨택 플러그(70)를 형성한다. 따라서, 상기 컨택 플러그(70)는 상기 전자 저장부(30)와 전기적으로 연결될 수 있다. 예를 들어, 상기 컨택 플러그(70)는 텅스텐으로 형성될 수 있다.
상기 컨택 플러그(70)와 연결되도록 상기 금속전 절연층(60) 상에 금속배선(90) 및 층간 절연막(80)이 형성된다. 상기 금속배선(90)을 포함하는 층간 절연막(80)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 층간 절연막(80)은 산화막 또는 질화막으로 형성될 수 있다.
상기 금속배선(90)은 상기 컨택 플러그(70)와 연결되어 상부에 형성되는 포토다이오드 생성된 광전자를 상기 전자 저장부(30)으로 전송할 수 있다. 상기 금속배선(90)은 금속배선(M) 및 플러그를 포함한다. 상기 금속배선(90)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 금속배선(90)은 알루미늄, 구리, 코발트 및 텅스텐 중 어느 하나일 수 있다.
따라서, 상기 금속배선(90)은 단위픽셀 별로 형성된 상기 게이트(20)과 각각 연결되어 상부의 포토다이오드에서 생성된 광전자를 상기 전자 저장부(30)으로 전송할 수 있게 된다.
도 5를 참조하여, 상기 층간 절연막(80) 상에 상기 금속배선(90)과 연결되도록 포토다이오드(110)가 형성된다.
상기 포토다이오드(110)가 형성되기 전 상기 층간 절연막(80)의 금속배선(90)과 연결되도록 하부전극(100)이 형성될 수 있다. 상기 하부전극(100)은 포토다이오드(110)에서 생성된 광전자를 포집하기 위한 것으로 단위픽셀 별로 분리된 다. 이때, 상기 하부전극(100)은 상기 금속배선(90)으로 많은 양의 전자가 전달되도록 넓은 영역을 가지도록 형성될 수 있다.
상기 하부전극(100)을 포함하는 층간 절연막(80) 상에 상기 금속배선(90)과 연결되는 포토다이오드(110)가 형성된다.
실시예에서는 포토다이오드(110)는 NIP 다이오드(NIP diode)일 수 있다. 상기 NIP 다이오드는 금속, n형 비정질 실리콘층(p-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다. 이러한 포토다이오드의 구조는 P-I-N 또는 N-I-P, I-P 등의 구조로 형성될 수 있다. 예를 들어, 상기 n형 비정질 실리콘층, 진성 비정질 실리콘층 및 p형 비정질 실리콘층은 사이렌 가스를 이용한 CVD 공정에 의하여 형성될 수 있다.
또는, 상기 포토다이오드(110)는 결정형 반도체 기판에 포토다이오드를 형성한 후 상기 하부전극(100)을 포함하는 반도체 기판(10) 상에 결합시켜 형성할 수도 있다. 즉, 상기 포토다이오드(110)는 결정형 반도체 기판에 이온주입 공정을 진행하여 형성할 수 있다.
따라서, 상기 트랜지스터를 포함하는 상기 반도체 기판(10) 상에 상기 포토다이오드(110)가 수집형 집적을 이루어 상기 포토다이오드의 필팩터를 100%에 근접시킬 수 있다.
실시예에 따른 이미지 센서의 제조방법에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 포토다이오드의 단위픽셀을 구현함에 있어 단위 픽셀 내의 포토다이오드의 표면적을 증가시켜 광감지율을 향상시킬 수 있다.
또한, 포토다이오드의 신호처리를 위한 트랜스퍼 트랜지스터의 펀치 쓰루(Punch Through) 현상을 억제하여 이미지 센서의 광 특성을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 5는 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
Claims (5)
- 반도체 기판 상에 배치된 게이트;상기 게이트의 일측에 배치된 전자 저장부;상기 게이트 타측의 반도체 기판 표면에 배치되고, 게르마늄 이온(Ge)이 주입되어 형성된 배리어층;상기 배리어층 하부에 배치된 플로팅 확산부;상기 게이트를 포함하는 반도체 기판 상에 배치된 층간 절연막;상기 층간 절연막을 관통하여 상기 전자 저장부와 연결되는 금속배선; 및상기 금속배선을 포함하는 층간 절연막 상에 배치되어 상기 금속배선과 연결되는 포토다이오드를 포함하는 이미지 센서.
- 삭제
- 제1항에 있어서,상기 전자 저장부 및 플로팅 확산부는 n형 불순물로 형성되고,상기 플로팅 확산부는 제1 깊이로 형성되고, 상기 전자 저장부는 제1 깊이보다 얕은 제2 깊이로 형성된 이미지 센서.
- 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트 일측의 반도체 기판 표면에 전자 저장부를 형성하는 단계;상기 게이트 타측의 반도체 기판 표면에 게르마늄 이온을 주입하여 배리어층을 형성하는 단계;상기 배리어층의 하부에 플로팅 확산부를 형성하는 단계;상기 게이트를 포함하는 반도체 기판 상에 상기 전자 저장부와 연결되도록 금속배선을 포함하는 층간 절연막을 형성하는 단계; 및상기 금속배선과 연결되도록 상기 층간 절연막 상에 포토다이오드를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제4항에 있어서,상기 전자 저장부 및 상기 플로팅 확산부는 동일한 이온주입 에너지에 의하여 형성되고,상기 플로팅 확산부는 제1 깊이로 형성되고, 상기 전자 저장부는 제1 깊이보다 얕은 제2 깊이로 형성되는 이미지 센서의 제조방법.
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