KR100934158B1 - 출력 버퍼 - Google Patents

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Abstract

본 발명은 출력 버퍼에 관한 것이다.
본 발명의 일 측면에 따른 출력 버퍼는 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부, 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 연결된 출력부 및 푸시-풀 회로부로부터의 신호에 따라 출력부를 구동하는 구동부를 포함한다.
본 발명에 따르면, 임의의 출력 전압에서 전류를 공급 혹은 흡수하면서 고주파 영역까지 출력 임피던스를 낮게 유지하고, 넓은 출력 전압 스윙 범위를 얻을 수 있는 출력 버퍼가 제공되는 등의 효과가 있다.
출력 버퍼, 출력 임피던스, 증폭기, 출력단, 출력전압 스윙 범위

Description

출력 버퍼{OUTPUT BUFFER}
본 발명은 출력 버퍼에 관한 것이다. 보다 구체적으로 낮은 출력 임피던스를 갖는 출력 버퍼에 관한 것이다.
도 1은 엔모스 소오스 팔로워(NMOS source follower)회로도이다. 도 1을 참조하면, 트랜지스터 MNSF의 소오스 노드에서 출력전압(VO)을 얻기 때문에 비교적 낮은 출력 임피던스를 얻을 수 있지만, 게이트와 소오스 사이의 전압 강하(Vgs)로 인해 출력전압(VO)이 게이트 전압에서 Vgs를 뺀 값 이상으로 올라갈 수 없어 출력전압 스윙 범위가 좁다는 문제점이 있다.
도 2는 OTA(Operational Transconductance Amplifier)를 이용한 부궤환으로 피모스 공통 소오스(PMOS common source) 증폭기의 출력 임피던스를 낮춘 회로도이다. 도 2를 참조하면, 트랜지스터 MPCS의 드레인 노드에서 출력전압(VO)을 얻기 때문에 트랜지스터 MPCS가 트라이오드 영역(Triode Region)에 빠지기 전까지 출력전압 스윙이 가능하다. 즉, Vdd-Vdsat까지 출력전압이 올라갈 수 있다. 여기서 Vdd는 하이레벨의 전원전압이고, Vdsat은 오버드라이브 전압(overdrive voltage)이다. 그러나, 피모스 공통 소오스 증폭기는 출력 임피던스가 동저항 rds로 아주 크다는 단점이 있다. 이에 따라, 도 2와 같이 OTA(Operational Transconductance Amplifier)를 사용한 부궤환을 이용해 출력 노드의 임피던스를 루프이득만큼 낮추어 준 구조가 제안 되었다. 하지만, 이러한 구조는 OTA의 이득이 큰 저주파 영역에서는 출력 임피던스가 작은 반면, 주파수가 높아짐에 따라 OTA의 이득이 감소하기 때문에 출력 임피던스가 증가해 고주파수에서는 낮은 임피던스를 얻을 수 없는 문제점이 있다.
도 3은 엔모스 소오스 팔로워, 피모스 공통 소오스 증폭기, 피모스 공통 게이트 증폭기로 구성된 부궤환 루프를 이용해 출력 임피던스를 낮춘 출력단 회로도이다. 도 3을 참조하면, 엔모스 소오스 팔로워(MNSF)와 피모스 공통 소오스 증폭기(MPCS)를 결합해 엔모스 소오스 팔로워(MNSF)의 낮은 출력 임피던스를 부궤환 루프의 루프이득배만큼 더 낮춤으로써 기존의 CMOS 회로로 얻을 수 없었던 아주 낮은 출력 임피던스를 얻을 수 있는 구조이다. 그리고 부궤환 루프 내에 저주파수 극점(Pole)이 하나만 존재하므로 광대역(Wide bandwidth) 특성을 가지게 되고, 이로 인해 고주파 대역에서도 아주 낮은 출력 임피던스를 유지할 수 있다. 그러나 도 3에 따르면, 도 1에서처럼 엔모스 소오스 팔로워(MNSF)로 인하여 도 4에 나타난 바와 같이 출력전압 스윙 범위가 제한되는 영역이 존재하게 된다.
도 4는 도 3의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 4를 참조하면, 출력전압(Vo)에 대한 출력전류(Io)의 관계를 도시했을 때 네 개의 사분면이 존재한다. 본 명세서에서는 설명의 편의를 위해 임의의 출력단이 네 개 사분면에서 모두 동작가능하면 4사분면 동작(Four-quadrant Operation), 두 개 사분면에서 동작가능하면 2사분면 동작(Two-quadrant Operation)을 한다고 정의한다. 또한, 여기서는 듀얼 전원(Dual Supply Voltage)에 대해서 설명을 하지만, 단전원(Single Supply Voltage)에 대해서도 본 발명의 출력단 구조를 변경하지 않고 그대로 적용이 가능하다. 다만, 출력전압에 대한 출력 전류의 관계를 나타낼 때, 듀얼 전원일 때는 출력 전압의 중간값이 0이었으나, 단전원에 대해서는 전원전압의 1/2이 된다.
도 5는 피모스 소오스 팔로워, 피모스 공통 소오스 증폭기, 엔모스 공통 게이트 증폭기로 구성된 부궤환 루프를 이용해 출력 임피던스를 낮춘 출력단 회로도이고, 도 6은 도 5의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다. 도 5 및 도 6을 참조하면, 도 5는 피모스 소오스 팔로워(MPSF)를 피모스 공통 소오스 증폭기(MPCS)와 결합시켰다는 점에서 도 3과 다르다. 부궤환 루프를 형성시키기 위해 피모스 트랜지스터 MP1으로 이루어진 공통 게이트(Common-Gate) 증폭기를 이용한 상기 도 3과 달리 엔모스 트랜지스터 MN1으로 이루어진 공통 게이트 증폭기 를 이용하였다. 피모스 소오스 팔로워(MPSF)를 사용했기 때문에 피모스 소오스 팔로워(MPSF)로 인해 출력전압이 아래로 많이 내려갈 수 없다는 걸 제외하고는 상기 도 3과 동일한 특성을 가지는 구조이다. 도 6은 피모스 소오스 팔로워(MPSF)로 인해 출력전압이 제한되는 영역을 도시하고 있다.
본 발명은 출력 전류 공급을 효율적으로 할 수 있는 출력 버퍼를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 임의의 출력 전압에서 전류를 공급 혹은 흡수하면서 고주파 영역까지 출력 임피던스를 낮게 유지하고, 넓은 출력 전압 스윙 범위를 얻을 수 있는 출력 버퍼를 제공하는 것을 기술적 과제로 한다.
이러한 과제를 해결하기 위한 본 발명의 일 측면에 따른 출력 버퍼는 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부, 상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 출력부 및 상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부를 포함한다.
상기 푸시-풀 회로부와 상기 출력부와 상기 구동부는 부 궤환 루프들(negative feedback loops)을 형성하여 출력 임피던스를 낮추는 것이 바람직하다.
상기 푸시-풀 회로부는 상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하는 것이 바람직하다.
상기 구동부는 소오스가 상기 엔모스 소오스 팔로워의 드레인에 연결된 피모스 공통 게이트(PMOS common gate) 및 드레인이 상기 피모스 공통 게이트의 드레인에 연결되고 소오스가 상기 피모스 소오스 팔로워의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate)를 포함하는 것이 바람직하다.
상기 출력부는 소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source)를 포함하는 것이 바람직하다.
상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스는 제1 부궤환 루프를 형성하고 상기 피모스 소오스 팔로워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스는 제2 부궤환 루프를 형성하여, 출력 임피던스를 낮추는 것이 바람직하다.
본 발명의 다른 측면에 따른 출력 버퍼는 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부와, 상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 출력부와, 상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부 및 입력전압에 따라 상기 푸시-풀 회로부에 포함된 트랜지스터들의 온-오프를 제어하여 상기 출력전압의 스윙 범위(swing range)를 넓히는 레일-투-레일(Rail-to-Rail) 제어부를 포함한다.
상기 푸시-풀 회로부와 상기 출력부와 상기 구동부는 부 궤환 루프들(negative feedback loops)을 형성하여 출력 임피던스를 낮추는 것이 바람직하 다.
상기 푸시-풀 회로부는 상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하는 것이 바람직하다.
상기 구동부는 입력단이 상기 엔모스 소오스 팔로워의 드레인에 연결된 제1 증폭기 및 출력단이 상기 제1 증폭기의 출력단에 연결되고 입력단이 상기 피모스 소오스 팔로워의 드레인에 연결된 제2 증폭기를 포함하는 것이 바람직하다.
상기 구동부는 소오스가 상기 엔모스 소오스 팔로워의 드레인에 연결된 피모스 공통 게이트(PMOS common gate) 및 드레인이 상기 피모스 공통 게이트의 드레인에 연결되고 소오스가 상기 피모스 소오스 팔로워의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate)를 포함하는 것이 바람직하다.
상기 출력부는 소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source)를 포함하는 것이 바람직하다.
상기 레일-투-레일 제어부는 상기 엔모스 소오스 팔로워의 온-오프를 제어하는 제1 스위치 및 상기 피모스 소오스 팔로워의 온-오프를 제어하는 제2 스위치를 포함하는 것이 바람직하다.
상기 입력전압이 중간 레벨인 경우, 상기 제1 스위치가 온되어 상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프가 형성되고, 상기 제2 스위치가 온되어 상기 피모스 소오스 팔로 워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프가 형성되는 것이 바람직하다.
상기 입력전압이 하이 레벨인 경우, 상기 제1 스위치가 오프되어 상기 피모스 소오스 팔로워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프가 형성되는 것이 바람직하다.
상기 입력전압이 로우 레벨인 경우, 상기 제2 스위치가 오프되어 상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프가 형성되는 것이 바람직하다.
본 발명의 또 다른 측면에 따른 출력 버퍼는 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부와, 상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 공통 소오스들을 포함하는 출력부와, 상기 출력부를 바이어싱하는 출력 바이어스부와, 상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부 및 입력전압에 따라 상기 푸시-풀 회로부에 포함된 트랜지스터들의 온-오프를 제어하여 상기 출력전압의 스윙 범위(swing range)를 넓히는 레일-투-레일(Rail-to-Rail) 제어부를 포함한다.
상기 푸시-풀 회로부와 상기 출력부와 상기 구동부는 부 궤환 루프들(negative feedback loops)을 형성하여 출력 임피던스를 낮추는 것이 바람직하다.
상기 푸시-풀 회로부는 상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로 워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하는 것이 바람직하다.
상기 출력부는 소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source) 및 드레인이 상기 출력단에 연결되고 소오스가 상기 로우레벨의 전원전압에 연결된 엔모스 공통 소오스(NMOS common source)를 포함하는 것이 바람직하다.
상기 레일-투-레일 제어부는 상기 엔모스 소오스 팔로워의 온-오프를 제어하는 제1 스위치 및 상기 피모스 소오스 팔로워의 온-오프를 제어하는 제2 스위치를 포함하는 것이 바람직하다.
상기 구동부는 입력단이 상기 엔모스 소오스 팔로워의 드레인에 연결되고 출력단이 상기 출력 바이어스부와 상기 피모스 공통 소오스의 게이트에 공통 연결된 제1 증폭기 및 출력단이 상기 출력 바이어스부와 상기 엔모스 공통 소오스의 게이트에 공통 연결되고 입력단이 상기 피모스 소오스 팔로워의 드레인에 연결된 제2 증폭기를 포함하는 것이 바람직하다.
상기 입력전압이 중간 레벨인 경우, 상기 제1 스위치가 온되어 상기 엔모스 소오스 팔로워와 상기 제1 증폭기와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프와 상기 엔모스 소오스 팔로워와 상기 제1 증폭기와 상기 엔모스 공통 소오스로 이루어진 제3 부궤환 루프가 형성되고, 상기 제2 스위치가 온되어 상기 피모스 소오스 팔로워와 상기 제2 증폭기와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프와 상기 피모스 소오스 팔로워와 상기 제2 증폭기와 상기 엔모스 공통 소오스로 이루어진 제4 부궤환 루프가 형성되는 것이 바람직하다.
상기 입력전압이 하이 레벨인 경우, 상기 제1 스위치가 오프되어 상기 피모스 소오스 팔로워와 상기 제2 증폭기와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프와 상기 피모스 소오스 팔로워와 상기 제2 증폭기와 상기 엔모스 공통 소오스로 이루어진 제4 부궤환 루프가 형성되는 것이 바람직하다.
상기 입력전압이 로우 레벨인 경우, 상기 제2 스위치가 오프되어 상기 엔모스 소오스 팔로워와 상기 제1 증폭기와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프와 상기 엔모스 소오스 팔로워와 상기 제1 증폭기와 상기 엔모스 공통 소오스로 이루어진 제3 부궤환 루프가 형성되는 것이 바람직하다.
상기 구동부는 소오스가 상기 엔모스 소오스 팔로워의 드레인에 연결되고 드레인이 상기 출력 바이어스부에 연결된 공통 게이트(common gate) 형태의 제1 피모스 전계효과트랜지스터 및 드레인이 상기 출력 바이어스부에 연결되고 소오스가 상기 피모스 소오스 팔로워의 드레인에 연결된 공통 게이트(common gate) 형태의 제1 엔모스 전계효과트랜지스터를 포함하는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스를 바이어싱하는 제1 트랜스리니어(translinear) 루프 및 상기 엔모스 공통 소오스를 바이어싱하는 제2 트랜스리니어 루프를 포함하는 것이 바람직하다.
상기 구동부는 제1 피모스 전계효과트랜지스터, 제2 피모스 전계효과트랜지스터, 제1 엔모스 전계효과트랜지스터 및 제2 엔모스 전계효과트랜지스터를 포함하고, 상기 제1 및 제2 피모스 전계효과트랜지스터의 소오스들은 상기 엔모스 소오스 팔로워의 드레인에 연결되고, 상기 제1 및 제2 피모스 전계효과트랜지스터의 게이트들에 제1 바이어스 전압이 인가되고, 상기 제1 피모스 전계효과트랜지스터의 드레인은 상기 제1 엔모스 전계효과트랜지스터의 드레인에 연결되고, 상기 제2 피모스 전계효과트랜지스터의 드레인은 상기 제2 엔모스 전계효과트랜지스터의 드레인에 연결되고, 상기 제1 및 제2 엔모스 전계효과트랜지스터의 소오스들은 상기 피모스 소오스 팔로워의 드레인에 연결되고, 상기 제1 엔모스 전계효과트랜지스터의 게이트에 기준 전압이 인가되고, 상기 제2 엔모스 전계효과트랜지스터의 게이트는 상기 출력 바이어스부에 연결되는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스의 주전류를 감지하는 제3 피모스 전계효과트랜지스터와, 상기 엔모스 공통 소오스의 주전류를 감지하는 제3 엔모스 전계효과트랜지스터 및 상기 피모스 공통 소오스의 주전류와 상기 엔모스 공통 소오스의 주전류 중 작은 전류에 따른 전압을 상기 제2 엔모스 전계효과트랜지스터의 게이트에 인가하는 전류 선택부를 포함하는 것이 바람직하다.
상기 제3 피모스 전계효과트랜지스터의 소오스는 상기 피모스 공통 소오스의 소오스에 연결되고, 상기 제3 피모스 전계효과트랜지스터의 게이트는 상기 피모스 공통 소오스의 게이트와 상기 제1 엔모스 전계효과트랜지스터의 드레인에 연결되고, 상기 제3 피모스 전계효과트랜지스터의 드레인은 상기 전류 선택부에 연결되고, 상기 제3 엔모스 전계효과트랜지스터의 소오스는 상기 엔모스 공통 소오스의 소오스에 연결되고, 상기 제3 엔모스 전계효과트랜지스터의 게이트는 상기 엔모스 공통 소오스의 게이트와 상기 제2 엔모스 전계효과트랜지스터의 드레인에 연결되 고, 상기 제3 엔모스 전계효과트랜지스터의 드레인은 상기 전류 선택부에 연결되는 것이 바람직하다.
상기 구동부는 제1 내지 제4 피모스 전계효과트랜지스터, 제1 내지 제4 엔모스 전계효과트랜지스터를 포함하고, 상기 제1 및 제2 피모스 전계효과트랜지스터의 소오스들은 상기 엔모스 소오스 팔로워의 드레인에 연결되고, 상기 제3 피모스 전계효과트랜지스터는 상기 제1 피모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제4 피모스 전계효과트랜지스터는 상기 제2 피모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제1 및 제2 엔모스 전계효과트랜지스터의 소오스들은 상기 피모스 소오스 팔로워의 드레인에 연결되고, 상기 제3 엔모스 전계효과트랜지스터는 상기 제1 엔모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제4 엔모스 전계효과트랜지스터는 상기 제2 엔모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제3 엔모스 전계효과트랜지스터의 드레인은 상기 제3 피모스 전계효과트랜지스터의 드레인에 연결되고, 상기 제4 엔모스 전계효과트랜지스터의 드레인은 상기 제4 피모스 전계효과트랜지스터의 드레인에 연결되는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스의 주전류와 상기 엔모스 공통 소오스의 주전류 중 작은 전류를 기준 전류와 비교하여 상기 피모스 공통 소오스와 상기 엔모스 공통 소오스의 게이트를 제어하는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스의 주전류에 따른 제1 감지전류를 출력하는 피모스형 감지 트랜지스터와, 상기 엔모스 공통 소오스의 주전류에 따른 제2 감지전류를 출력하는 엔모스형 감지 트랜지스터 및 상기 제1 감지전류 또는 상기 제2 감지전류를 전류 미러링을 통하여 반분한 전류를 기준 전류와 비교하여 상기 피모스 공통 소오스의 게이트와 상기 엔모스 공통 소오스의 게이트를 제어하는 바이어스 제어부를 포함하는 것이 바람직하다.
상기 피모스형 감지 트랜지스터의 채널 폭은 상기 피모스 공통 소오스의 채널 폭보다 좁고, 상기 엔모스형 감지 트랜지스터의 채널 폭은 상기 엔모스 공통 소오스의 채널 폭보다 좁은 것이 바람직하다.
본 발명의 일 측면에 따른 전력 증폭기는 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부와, 상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 공통 소오스들을 포함하는 출력부와, 상기 출력부를 바이어싱하는 출력 바이어스부 및 상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부를 포함하는 출력 버퍼와, 상기 출력 버퍼의 입력전압에 따라 상기 푸시-풀 회로부에 포함된 트랜지스터들의 온-오프를 제어하여 상기 출력전압의 스윙 범위(swing range)를 넓히는 레일-투-레일(Rail-to-Rail) 제어부와, 상기 출력전압을 입력측으로 피드백하는 피드백부 및 입력전압과 상기 피드백된 출력전압의 차이를 증폭하는 증폭부를 포함한다.
상기 푸시-풀 회로부는 상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하는 것이 바람직하다.
상기 출력부는 소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력 단에 연결된 피모스 공통 소오스(PMOS common source) 및 드레인이 상기 출력단에 연결되고 소오스가 상기 로우레벨의 전원전압에 연결된 엔모스 공통 소오스(NMOS common source)를 포함하는 것이 바람직하다.
상기 레일-투-레일 제어부는 상기 엔모스 소오스 팔로워의 온-오프를 제어하는 피모스형 스위치 및 상기 피모스 소오스 팔로워의 온-오프를 제어하는 엔모스형 스위치를 포함하는 것이 바람직하다.
상기 구동부는 제1 내지 제4 피모스 전계효과트랜지스터, 제1 내지 제4 엔모스 전계효과트랜지스터를 포함하고, 상기 제1 및 제2 피모스 전계효과트랜지스터의 소오스들은 상기 엔모스 소오스 팔로워의 드레인에 연결되고, 상기 제3 피모스 전계효과트랜지스터는 상기 제1 피모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제4 피모스 전계효과트랜지스터는 상기 제2 피모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제1 및 제2 엔모스 전계효과트랜지스터의 소오스들은 상기 피모스 소오스 팔로워의 드레인에 연결되고, 상기 제3 엔모스 전계효과트랜지스터는 상기 제1 엔모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제4 엔모스 전계효과트랜지스터는 상기 제2 엔모스 전계효과트랜지스터에 캐스코드 연결되고, 상기 제3 엔모스 전계효과트랜지스터의 드레인은 상기 제3 피모스 전계효과트랜지스터의 드레인에 연결되고, 상기 제4 엔모스 전계효과트랜지스터의 드레인은 상기 제4 피모스 전계효과트랜지스터의 드레인에 연결되는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스의 주전류와 상기 엔모스 공통 소오스의 주전류 중 작은 전류를 기준 전류와 비교하여 상기 피모스 공통 소오 스와 상기 엔모스 공통 소오스의 게이트를 제어하는 것이 바람직하다.
상기 출력 바이어스부는 상기 피모스 공통 소오스의 주전류에 따른 제1 감지전류를 출력하는 피모스형 감지 트랜지스터와, 상기 엔모스 공통 소오스의 주전류에 따른 제2 감지전류를 출력하는 엔모스형 감지 트랜지스터 및 상기 제1 감지전류 또는 상기 제2 감지전류를 전류 미러링을 통하여 반분한 전류를 기준 전류와 비교하여 상기 피모스 공통 소오스의 게이트와 상기 엔모스 공통 소오스의 게이트를 제어하는 바이어스 제어부를 포함하는 것이 바람직하다.
상기 피모스형 감지 트랜지스터의 채널 폭은 상기 피모스 공통 소오스의 채널 폭보다 좁고, 상기 엔모스형 감지 트랜지스터의 채널 폭은 상기 엔모스 공통 소오스의 채널 폭보다 좁은 것이 바람직하다.
본 발명에 따르면, 출력 전류 공급을 효율적으로 할 수 있는 출력 버퍼가 제공되는 효과가 있다.
또한 본 발명에 따르면, 임의의 출력 전압에서 전류를 공급 혹은 흡수하면서 고주파 영역까지 출력 임피던스를 낮게 유지하고, 넓은 출력 전압 스윙 범위를 얻을 수 있는 출력 버퍼가 제공되는 효과가 있다.
또한 본 발명에 따르면, 소오스 팔로워의 낮은 출력 임피던스를 부궤환 루프 이득배만큼 더 낮춤으로써 기존의 CMOS 회로로 얻을 수 없었던 아주 낮은 출력 임피던스를 얻을 수 있고, 소오스 팔로워로 인한 출력전압 스윙 제약을 공통 소스 증 폭기를 이용해 해결함으로써 넓은 출력전압 스윙 범위(Rail-to-rail output voltage swing range)를 얻을 수 있다.
또한 본 발명에 따르면, 임의의 출력전압 레벨에 대해서 적어도 하나의 소오스 팔로워가 꺼지지 않고 공통 소오스 증폭기와 부궤환 루프를 형성하기 때문에 출력전압에 관계없이 출력전류를 공급 혹은 흡수(Sourcing or sinking)하면서 낮은 출력 임피던스를 유지할 수 있다.
또한 본 발명에 따르면, 부궤환 루프 내에 저주파수 극점이 하나만 존재하므로 광대역 특성을 가지게 되고, 이로 인해 고주파 대역에서도 아주 낮은 출력 임피던스를 유지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다.
도 7은 본 발명의 제1 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 7을 참조하면, 본 발명의 제1 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(31) 및 구동부(21)를 포함한다.
푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함한다. 보다 구체적으로 푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)측의 전류 소오스에 연결된 엔모스 소오스 팔로워(NMOS source follower, MNSF)와 로우레벨의 전원전압(-Vdd)측의 전류 소오스에 연결된 피모스 소오스 팔로워(PMOS source follower, MPSF)를 포함할 수 있다. 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(MNSF)와 피모스 소오스 팔로워(MPSF)로 인하여, 푸시-풀 회로부(10)는 낮은 출력 임피던스를 갖는다.
출력부(31)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 연결된다. 보다 구체적으로 출력부(31)는 소오스가 하이레벨의 전원전압(+Vdd)에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source, MPCS)일 수 있다. 이러한 출력부(31)는 출력전압(VO)의 스윙 범위를 넓혀주고 대부분의 출력전류(IO)를 공급한다.
구동부(21)는 푸시-풀 회로부(10)로부터의 신호에 따라 출력부(31)를 구동한다. 이러한 구동부(21)는 소오스가 엔모스 소오스 팔로워(MNSF)의 드레인에 연결된 피모스 공통 게이트(PMOS common gate, MP1) 및 드레인이 피모스 공통 게이트(MP1)의 드레인에 연결되고 소오스가 피모스 소오스 팔로워(MPSF)의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate, MN1)를 포함할 수 있다.
본 발명의 제1 실시 예에 따른 출력 버퍼에 포함된 푸시-풀 회로부(10)와 출력부(31)와 구동부(21)는 부 궤환 루프들(negative feedback loops)을 형성하여 출 력 임피던스를 낮춘다. 보다 구체적으로, 푸시-풀 회로부(10)에 포함된 엔모스 소오스 팔로워(MNSF)와 구동부(21)에 포함된 피모스 공통 게이트(MP1)와 출력부(31)에 포함된 피모스 공통 소오스(MPCS)가 제1 부궤환 루프(MNSF - MP1 - MPCS)를 형성하고, 푸시-풀 회로부(10)에 포함된 피모스 소오스 팔로워(MPSF)와 구동부(21)에 포함된 엔모스 공통 게이트(MN1)와 출력부(31)에 포함된 피모스 공통 소오스(MPCS)가 제2 부궤환 루프(MPSF - MN1 - MPCS)를 형성한다. 이에 따라 출력 임피던스를 루프 이득배만큼 더 낮춘다.
이러한 본 발명의 제1 실시 예에 따른 출력 버퍼는 전류 공급 능력이 전류 흡수 능력보다 더 좋은 경우를 고려한 것이다. 즉 도 8에 도시된 바와 같이, 출력전류(IO)의 공급 측면을 주로 고려하면 되는 2사분면 동작을 하는 구조이다. 보다 구체적으로, 대부분의 출력전류(IO)를 공급하는 하나의 피모스 공통 소오스(MPCS)에 1) 엔모스 소오스 팔로워(MNSF)와 피모스 공통 게이트(MP1)를 결합하여 제1 부궤환 루프(MNSF - MP1 - MPCS)를 형성하고, 2) 피모스 소오스 팔로워(MPSF)와 엔모스 공통 게이트(MN1)를 결합하여 제2 부궤환 루프(MPSF - MN1 - MPCS)를 형성한다. 이에 따라 제1 및 제2 부궤환 루프(MNSF - MP1 - MPCS, MPSF - MN1 - MPCS)로 이루어진 2개의 부궤환 루프가 존재하므로 고주파 대역에서도 낮은 출력 임피던스를 유지할 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 9를 참조하면, 본 발명의 제2 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(31)와, 구동부(22) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함한다.
푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함한다. 보다 구체적으로 푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)측의 전류 소오스에 연결된 엔모스 소오스 팔로워(NMOS source follower, MNSF)와 로우레벨의 전원전압(-Vdd)측의 전류 소오스에 연결된 피모스 소오스 팔로워(PMOS source follower, MPSF)를 포함할 수 있다. 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(MNSF)와 피모스 소오스 팔로워(MPSF)로 인하여, 푸시-풀 회로부(10)는 낮은 출력 임피던스를 갖는다.
출력부(31)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 연결된다. 보다 구체적으로 출력부(31)는 소오스가 하이레벨의 전원전압(+Vdd)에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source, MPCS)일 수 있다. 이러한 출력부(31)는 출력전압(VO)의 스윙 범위를 넓혀주고 대부분의 출력전류(IO)를 공급한다.
구동부(22)는 푸시-풀 회로부(10)로부터의 신호에 따라 출력부(31)를 구동한 다. 이러한 구동부(22)는 입력단이 엔모스 소오스 팔로워(MNSF)의 드레인에 연결된 제1 증폭기(A1) 및 출력단이 제1 증폭기의 출력단에 연결되고 입력단이 피모스 소오스 팔로워(MPSF)의 드레인에 연결된 제2 증폭기(A2)를 포함할 수 있다.
레일-투-레일 제어부(40)는 버퍼의 입력전압(Vi)에 따라 푸시-풀 회로부(10)에 포함된 트랜지스터들의 온-오프를 제어하여 출력전압(VO)의 스윙 범위(swing range)를 넓힌다. 이러한 레일-투-레일 제어부(40)는 엔모스 소오스 팔로워(MNSF)의 온-오프를 제어하는 제1 스위치(SW1) 및 피모스 소오스 팔로워(MPSF)의 온-오프를 제어하는 제2 스위치(SW2)를 포함하여 구성될 수 있다.
버퍼의 입력전압(Vi)에 따른 레일-투-레일 제어부(40)의 동작은 다음과 같다. 1) 입력전압(Vi)이 중간 레벨인 경우, 제1 스위치(SW1)가 온되어 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프가 형성되고, 제2 스위치(SW2)가 온되어 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프가 형성된다. 2) 입력전압(Vi)이 하이 레벨인 경우, 제1 스위치(SW1)가 오프되어 엔모스 소오스 팔로워(MNSF)가 꺼지므로 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프만 형성된다. 3) 입력전압(Vi)이 로우 레벨인 경우, 제2 스위치(SW2)가 오프되어 피모스 소오스 팔로워(MPSF)가 꺼지므로 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프만 형성된다.
본 발명의 제2 실시 예에 따른 출력 버퍼는 어떠한 출력전압에 대해서도 적어도 하나의 부궤환 루프가 살아 있어 고주파 대역에서도 출력 임피던스를 낮게 유지시키면서 큰 출력전류를 공급할 수 있다.
도 10은 본 발명의 제3 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 10을 참조하면, 본 발명의 제3 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(31)와, 구동부(21) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함한다.
푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함한다. 보다 구체적으로 푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)측의 전류 소오스에 연결된 엔모스 소오스 팔로워(NMOS source follower, MNSF)와 로우레벨의 전원전압(-Vdd)측의 전류 소오스에 연결된 피모스 소오스 팔로워(PMOS source follower, MPSF)를 포함할 수 있다. 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(MNSF)와 피모스 소오스 팔로워(MPSF)로 인하여, 푸시-풀 회로부(10)는 낮은 출력 임피던스를 갖는다.
출력부(31)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 연결된다. 보다 구체적으로 출력부(31)는 소오스가 하이레벨의 전원전압(+Vdd)에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source, MPCS)일 수 있다. 이러한 출력부(31)는 출력전압(VO)의 스윙 범위를 넓혀주고 대부분의 출력전류(IO)를 공급한다.
구동부(21)는 푸시-풀 회로부(10)로부터의 신호에 따라 출력부(31)를 구동한다. 이러한 구동부(22)는 소오스가 엔모스 소오스 팔로워(MNSF)의 드레인에 연결된 피모스 공통 게이트(PMOS common gate, MP1) 및 드레인이 피모스 공통 게이트(MP1)의 드레인에 연결되고 소오스가 피모스 소오스 팔로워(MPSF)의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate, MN1)를 포함하여 구성될 수 있다.
레일-투-레일 제어부(40)는 버퍼의 입력전압(Vi)에 따라 푸시-풀 회로부(10)에 포함된 트랜지스터들의 온-오프를 제어하여 출력전압(VO)의 스윙 범위(swing range)를 넓힌다. 이러한 레일-투-레일 제어부(40)는 엔모스 소오스 팔로워(MNSF)의 온-오프를 제어하는 제1 스위치(SW1) 및 피모스 소오스 팔로워(MPSF)의 온-오프를 제어하는 제2 스위치(SW2)를 포함하여 구성될 수 있다.
버퍼의 입력전압(Vi)에 따른 레일-투-레일 제어부(40)의 동작은 다음과 같다. 1) 입력전압(Vi)이 중간 레벨인 경우, 제1 스위치(SW1)가 온되어 엔모스 소오스 팔로워(MNSF)와 피모스 공통 게이트 (MP1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프가 형성되고, 제2 스위치(SW2)가 온되어 피모스 소오스 팔로워(MPSF)와 엔모스 공통 게이트 (MN1)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 중간 레벨인 경우, 제1 및 제2 스위치(SW1, SW2)가 모두 켜져 있어, 전류 I2가 엔모스 소오스 팔로워(MNSF), 피모스 소오스 팔로워(MPSF), 피모스 공통 소오스(MPCS)로 공급된다. 이에 따라, 두 개의 부궤환 루프들(MNSF - MP1 - MPCS, MPSF - MN1 - MPCS)이 존재하게 되고 출력전류의 공급을 가능하게 한다. 2) 입력전압(Vi)이 하이 레벨인 경우, 제1 스위치(SW1)가 오프되어 피모스 소오스 팔로워(MPSF)와 엔모스 공통 게이트 (MN1)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 양(+)의 하이 레벨인 경우, 제1 스위치(SW1)가 꺼져 전류 I2의 공급이 차단된다. 이에 따라 엔모스 소오스 팔로워(MNSF)가 꺼져 엔모스 소오스 팔로워(MNSF)에 의한 제1 부궤환 루프는 끊어지고, 피모스 소오스 팔로워(MPSF)와 엔모스 공통 게이트(MN1)와 피모스 공통 소오스(MPCS)로 이루어지는 제2 부궤환 루프가 출력전류의 공급과 낮은 출력 임피던스의 유지를 담당하게 된다. 양(+)의 출력 전압 스윙을 방해하던 엔모스 소오스 팔로워(MNSF)가 꺼 지기 때문에 충분한 양(+)의 출력 전압 범위를 얻을 수 있다. 3) 입력전압(Vi)이 로우 레벨인 경우, 제2 스위치(SW2)가 오프되어 엔모스 소오스 팔로워(MNSF)와 피모스 공통 게이트 (MP1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 음(-)의 로우 레벨인 경우, 제2 스위치(SW2)가 꺼져 전류 I2의 공급을 차단한다. 이에 따라 피모스 소오스 팔로워(MPSF)가 꺼져 피모스 소오스 팔로워(MPSF)에 의한 제2 부궤환 루프는 끊어지고, 엔모스 소오스 팔로워(MNSF)와 피모스 공통 게이트(MP1)와 피모스 공통 소오스(MPCS)로 이루어지는 제1 부궤환 루프가 출력전류의 공급과 낮은 출력 임피던스의 유지를 담당하게 된다. 음(-)의 출력 전압 스윙을 방해하던 피모스 소오스 팔로워(MPSF)가 꺼지기 때문에 충분한 음(-)의 출력 전압 범위를 얻을 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명의 제3 실시 예에 따른 출력 버퍼는 어떠한 출력전압에 대해서도 적어도 하나의 부궤환 루프가 살아 있어 고주파 대역에서도 출력 임피던스를 낮게 유지시키면서 넓은 출력전압 스윙 범위에서 큰 출력전류를 공급할 수 있다.
도 11은 도 10에 도시된 본 발명의 제3 실시 예에 따른 출력 버퍼의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다. 도 11을 참조하면, 본 발명의 제3 실시 예에 따른 출력 버퍼는 1사분면과 2사분면 전 영역에서 임의의 출력전압에 대해 출력전류를 공급할 수 있음을 알 수 있다. 즉, 완전한 2사분면 동 작을 한다는 것을 알 수 있다.
도 12는 본 발명의 제4 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 12를 참조하면, 본 발명의 제4 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(32)와, 출력 바이어스부(51)와, 구동부(22) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함한다.
푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함한다. 보다 구체적으로 푸시-풀 회로부(10)는 하이레벨의 전원전압(+Vdd)측의 전류 소오스에 연결된 엔모스 소오스 팔로워(NMOS source follower, MNSF)와 로우레벨의 전원전압(-Vdd)측의 전류 소오스에 연결된 피모스 소오스 팔로워(PMOS source follower, MPSF)를 포함할 수 있다. 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(MNSF)와 피모스 소오스 팔로워(MPSF)로 인하여, 푸시-풀 회로부(10)는 낮은 출력 임피던스를 갖는다.
출력부(32)는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 연결된다. 보다 구체적으로 출력부(31)는 소오스가 하이레벨의 전원전압(+Vdd)에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source, MPCS)와 드레인이 출력단에 연결되고 소오스가 로우레벨의 전원전압(-Vdd)에 연결된 엔모스 공통 소오스(NMOS common source, MNCS)를 포함하여 구성될 수 있다. 이러한 출력부(32)는 출력전압(VO)의 스윙 범위를 넓혀주고 대부분의 출력전류(IO)를 공급한다. 이러한 출력부(32)에 의하여 본 발명의 제4 실시 예에 따른 출력 버퍼는 출력전류의 공급뿐만 아니라 출력전류의 흡수도 효율적으로 할 수 있다. 즉, 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)에 의하여 4사분면 동작이 가능해진다. 보다 구체적으로, 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프와, 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프와, 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 엔모스 공통 소오스(MNCS)로 이루어진 제3 부궤환 루프 및 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 엔모스 공통 소오스(MNCS)로 이루어진 제4 부궤환 루프에 의하여 출력전류(IO)의 공급뿐만 아니라 출력전류(IO)의 흡수도 효율적으로 할 수 있다.
구동부(22)는 푸시-풀 회로부(10)로부터의 신호에 따라 출력부(32)를 구동한다. 이러한 구동부(22)는 입력단이 엔모스 소오스 팔로워(MNSF)의 드레인에 연결되고 출력단이 출력 바이어스부(51)와 피모스 공통 소오스(MPCS)의 게이트에 공통 연결된 제1 증폭기(A1) 및 출력단이 출력 바이어스부(51)와 엔모스 공통 소오스의 게 이트(MNCS)에 공통 연결되고 입력단이 피모스 소오스 팔로워(MPSF)의 드레인에 연결된 제2 증폭기(A2)를 포함하여 구성될 수 있다.
레일-투-레일 제어부(40)는 버퍼의 입력전압(Vi)에 따라 푸시-풀 회로부(10)에 포함된 트랜지스터들의 온-오프를 제어하여 출력전압(VO)의 스윙 범위(swing range)를 넓힌다. 이러한 레일-투-레일 제어부(40)는 엔모스 소오스 팔로워(MNSF)의 온-오프를 제어하는 제1 스위치(SW1) 및 피모스 소오스 팔로워(MPSF)의 온-오프를 제어하는 제2 스위치(SW2)를 포함하여 구성될 수 있다.
입력전압(Vi)에 따른 레일-투-레일 제어부(40)의 동작은 다음과 같다. 1) 입력전압(Vi)이 중간 레벨인 경우, 제1 스위치(SW1)가 온되어 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프와 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 엔모스 공통 소오스(MNCS)로 이루어진 제3 부궤환 루프가 형성되고, 제2 스위치(SW2)가 온되어 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프와 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 엔모스 공통 소오스(MNCS)로 이루어진 제4 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 중간 레벨인 경우, 제1 및 제2 스위치(SW1, SW2)가 모두 켜져 있어, 전류 I2가 엔모스 소오스 팔로워(MNSF), 피 모스 소오스 팔로워(MPSF), 제1 증폭기(A1) 및 제2 증폭기(A2)로 공급된다. 이에 따라, 네 개의 부궤환 루프들(MNSF - A1 - MPCS, MPSF - A2 - MPCS, MNSF - A1 - MNCS, MPSF - A2 - MNCS)이 존재하게 되고 낮은 출력 임피던스를 유지하면서 출력 전류의 공급과 흡수를 가능하게 된다. 2) 입력전압(Vi)이 하이 레벨인 경우, 제1 스위치(SW1)가 오프되어 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 피모스 공통 소오스(MPCS)로 이루어진 제2 부궤환 루프와 피모스 소오스 팔로워(MPSF)와 제2 증폭기(A2)와 엔모스 공통 소오스(MNCS)로 이루어진 제4 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 양(+)의 하이 레벨인 경우, 제1 스위치(SW1)가 꺼져 전류 I2의 공급이 차단된다. 이에 따라 엔모스 소오스 팔로워(MNSF)가 꺼져 엔모스 소오스 팔로워(MNSF)에 의한 제1 부궤환 루프(MNSF - A1 - MPCS) 및 제3 부궤환 루프는(MNSF - A1 - MNCS) 끊어지고, 피모스 소오스 팔로워(MPSF)에 의한 제2 부궤환 루프(MPSF - A2 - MPCS) 및 제4 부궤환 루프(MPSF - A2 - MNCS)가 낮은 출력 임피던스를 유지하면서 출력전류의 공급과 흡수를 담당하게 된다. 양의 출력전압 스윙을 방해하던 엔모스 소오스 팔로워(MNSF)가 꺼지기 때문에 충분한 양(+)의 출력전압 범위를 얻을 수 있다. 3) 입력전압(Vi)이 로우 레벨인 경우, 제2 스위치(SW2)가 오프되어 엔모스 소오스 팔로워(MNSF)와 제1 증폭기(A1)와 피모스 공통 소오스(MPCS)로 이루어진 제1 부궤환 루프와 엔모스 소오 스 팔로워(MNSF)와 제1 증폭기(A1)와 엔모스 공통 소오스(MNCS)로 이루어진 제3 부궤환 루프가 형성된다. 즉 입력전압(Vi)이 음(-)의 로우 레벨인 경우, 제2 스위치(SW2)가 꺼져 전류 I2의 공급이 차단된다. 이에 따라 피모스 소오스 팔로워(MPSF)가 꺼져 피모스 소오스 팔로워(MPSF)에 의한 제2 부궤환 루프(MPSF - A2 - MPCS) 및 제4 부궤환 루프는(MPSF - A2 - MNCS) 끊어지고, 엔모스 소오스 팔로워(MNSF)에 의한 제1 부궤환 루프(MNSF - A1 - MPCS) 및 제3 부궤환 루프(MNSF - A1 - MNCS)가 낮은 출력 임피던스를 유지하면서 출력전류의 공급과 흡수를 담당하게 된다. 음의 출력전압 스윙을 방해하던 피모스 소오스 팔로워(MPSF)가 꺼지기 때문에 충분한 음(-)의 출력 전압 범위를 얻을 수 있다.
한편, 본 발명의 제4 실시 예에 따른 출력 버퍼는 출력전류의 공급과 흡수를 모두 가능하도록 하기 위해 출력부(32)를 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)를 푸시-풀 구조로 연결하여 구성하였다. 이에 따라 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 바이어스 전류를 제어하는 출력 바이어스부(51)가 추가되었다.
이상에서 상세히 설명한 바와 같이 본 발명의 제4 실시 예에 따른 출력 버퍼에 따르면, 어떠한 출력전압에 대해서도 적어도 두 개의 부궤환 루프들이 살아있어 고주파 대역에서도 출력 임피던스를 낮게 유지시키면서 큰 출력전류를 공급 및 흡 수할 수 있다. 이에 따라 도 13에 나타난 바와 같이, 4사분면에서 모두 동작할 수 있는 출력 전압에 대한 출력 전류의 특성을 얻을 수 있다. 기존의 출력 버퍼들과 달리, 본 발명은 고주파에서의 낮은 출력 임피던스, 4사분면 동작, 넓은 출력 전압 범위, 큰 출력 전류 구동 능력 모두를 한꺼번에 달성할 수 있다는 점에서, 이상적인 버퍼 설계에 한발 더 다가선 구조임을 알 수 있다.
도 14는 본 발명의 제5 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 14를 참조하면, 본 발명의 제5 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(32)와, 출력 바이어스부(52)와, 구동부(21) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함한다.
이하에서는 제4 실시 예에 따른 출력 버퍼와 비교하여 제5 실시 예에 따른 출력 버퍼가 갖는 특징인 구동부 (21) 및 출력 바이어스부(52)를 위주로 설명한다.
구동부(21)는 소오스가 엔모스 소오스 팔로워(MNSF)의 드레인에 연결되고 드레인이 출력 바이어스부(52)에 연결된 공통 게이트(common gate) 형태의 제1 피모스 전계효과트랜지스터(MP1) 및 드레인이 출력 바이어스부(52)에 연결되고 소오스가 피모스 소오스 팔로워(MPSF)의 드레인에 연결된 공통 게이트(common gate) 형태의 제1 엔모스 전계효과트랜지스터(MN1)를 포함하여 구성될 수 있다.
출력 바이어스부(52)는 출력부(32)를 바이어싱하며, 피드포워드 AB급 바이어스(Feedforward Class-AB Bias) 전류 제어 타입이다.
이러한 출력 바이어스부(52)는 피모스 공통 소오스(MPCS)를 바이어싱하는 제1 트랜스리니어(translinear) 루프(MP3 - MP4 - MP2 - MPCS) 및 엔모스 공통 소오스(MNCS)를 바이어싱하는 제2 트랜스리니어 루프(MN3 -MN4 - MN2 - MNCS)를 포함하여 구성될 수 있다.
제1 및 제2 트랜스리니어 루프들 (MP3 - MP4 - MP2 - MPCS, MN3 - MN4 - MN2 - MNCS)에 의해 출력부(32)의 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 DC 바이어스 전류가 결정된다. 이에 따라, 출력전류 공급시에는 엔모스 공통 소오스(MNCS)가 꺼지지 않도록, 출력전류 흡수시에는 피모스 공통 소오스(MPCS)가 꺼지지 않도록, 최소 전류가 보장된다.
피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 전류를 감지해서 DC 바이어스 전류와 최소 전류를 제어해주는 피드백 AB급 바이어스 전류 제어 타입과 비교해서, 본 발명의 제5 실시 예에 따른 출력 버퍼에서 제시된 출력 바이어스부(52)는 피드포워드 AB급 바이어스 전류 제어 타입이다.
한편, 푸시-풀 구조로 되어 있는 엔모스 소오스 팔로워(MNSF)와 피모스 소오스 팔로워(MPSF)의 바이어스 전류를 정하기 위해 전압원 VGG로 소오스 팔로워 바이어싱 블록(61)을 구현하였다.
도 15는 본 발명의 제6 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 15를 참조하면, 본 발명의 제6 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(32)와, 출력 바이어스부(53)와, 구동부(23) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함한다.
이하에서는 제4 실시 예에 따른 출력 버퍼와 비교하여 제6 실시 예에 따른 출력 버퍼가 갖는 특징인 구동부 (23) 및 출력 바이어스부(53)를 위주로 설명한다.
구동부(23)는 제1 피모스 전계효과트랜지스터(MP1), 제2 피모스 전계효과트랜지스터(MP2), 제1 엔모스 전계효과트랜지스터(MN1) 및 제2 엔모스 전계효과트랜지스터(MN2)를 포함한다.
제1 및 제2 피모스 전계효과트랜지스터(MP1, MP2)의 소오스들은 엔모스 소오스 팔로워(MNSF)의 드레인에 연결되고, 제1 및 제2 피모스 전계효과트랜지스터(MP1, MP2)의 게이트들에 제1 바이어스 전압(Vbias1)이 인가되고, 제1 피모스 전계효과트랜지스터(MP1)의 드레인은 제1 엔모스 전계효과트랜지스터(MN1)의 드레인에 연결되고, 제2 피모스 전계효과트랜지스터(MP2)의 드레인은 제2 엔모스 전계효과트랜지스터(MN2)의 드레인에 연결되고, 제1 및 제2 엔모스 전계효과트랜지스터(MN1, MN2)의 소오스들은 피모스 소오스 팔로워(MPSF)의 드레인에 연결되고, 제1 엔모스 전계효과트랜지스터(MN1)의 게이트에 기준 전압(VREF)이 인가되고, 제2 엔모스 전계효과트랜지스 터(MN2)의 게이트는 출력 바이어스부(53)에 연결된다.
출력 바이어스부(53)는 피모스 공통 소오스(MPCS)의 주전류를 감지하는 제3 피모스 전계효과트랜지스터(MPS), 엔모스 공통 소오스(MNCS)의 주전류를 감지하는 제3 엔모스 전계효과트랜지스(MNS) 및 피모스 공통 소오스(MPCS)의 주전류와 엔모스 공통 소오스(MNCS)의 주전류 중 작은 전류에 따른 전압을 제2 엔모스 전계효과트랜지스터(MN2)의 게이트에 인가하는 전류 선택부(531)를 포함하여 구성될 수 있다.
제3 피모스 전계효과트랜지스터(MPS)의 소오스는 피모스 공통 소오스(MPCS)의 소오스에 연결되고, 제3 피모스 전계효과트랜지스터(MPS)의 게이트는 피모스 공통 소오스(MPCS)의 게이트와 제1 엔모스 전계효과트랜지스터(MN1)의 드레인에 연결되고, 제3 피모스 전계효과트랜지스터(MPS)의 드레인은 전류 선택부(531)에 연결되고, 제3 엔모스 전계효과트랜지스터(MNS)의 소오스는 엔모스 공통 소오스(MNCS)의 소오스에 연결되고, 제3 엔모스 전계효과트랜지스터(MNS)의 게이트는 엔모스 공통 소오스(MNCS)의 게이트와 제2 엔모스 전계효과트랜지스터(MN2)의 드레인에 연결되고, 제3 엔모스 전계효과트랜지스터(MNS)의 드레인은 전류 선택부(531)에 연결된다.
이하에서는 도 15의 본 발명의 제6 실시 예에 따른 출력버퍼에 포함된 출력 바이어스부(53)의 동작 원리를 설명한다.
AB급 바이어스 전류 제어를 위하여, 출력 바이어스부(53)는 1) 출력부(32)에 포함된 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 주전류들을 감지하고, 2) 감지된 2개의 주전류 중 크기가 작은 주전류를 전류 선택부(531)를 이용하여 선택하고, 3) 선택된 주전류를 전압으로 바꾸어 제1 엔모스 트랜지스터(MN1)의 게이트에 인가되는 기준전압(VREF)과 비교해 출력부(32)에 포함된 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 DC 바이어스 전류와 최소 전류를 제어한다.
피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 주전류들에 비례하는 전류들을 얻기 위하여, 제3 피모스 트랜지스(MPS)는 피모스 공통 소오스(MPCS)보다 채널폭을 일정 비율 줄여서 설계하고, 제3 엔모스 트랜지스터(MNS)는 엔모스 공통 소오스(MNCS)보다 채널폭을 일정 비율 줄여서 설계하는 것이 바람직하다.
제3 피모스 트랜지스터(MPS)와 제3 엔모스 트랜지스터(MNS)에 의해 감지된 전류들 중 크기가 작은 전류를 전류 선택부(531)에서 선택하고, 선택된 전류에 따른 전압이 부궤환 루프에 의해 기준전압(VREF)과 같은 전압이 되도록 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 게이트들을 제어하는 차동 신호를 생성한다. 이 차동 신호로 제3 피모스 트랜지스터(MPS)와 제3 엔모스 트랜지스터(MNS)의 게이트들을 각각 제어하기 위하여, 앞서 설명한 바와 같이 구동부(23)를 제1 엔모스 전계 효과트랜지스터(MN1)와 제1 피모스 전계효과트랜지스터(MP1)로 이루어진 제1 경로와 제2 엔모스 전계효과트랜지스터(MN2)와 제2 피모스 전계효과트랜지스터(MP2)로 이루어진 제2 경로로 나누고, 피모스 공통 소오스(MPCS)의 게이트를 제1 경로에 연결하고, 엔모스 공통 소오스(MNCS)의 게이트를 제2 경로에 연결하여, 각각의 게이트를 제어하도록 하였다. 이에 따라, 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS) 중 하나가 부하를 구동하고 있을 때, 다른 하나는 꺼지지 않고 출력 바이어스부(53)에 의해 설정된 최소 전류를 흘려주게 된다. 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)가 꺼지지 않기 때문에, 꺼진 후 다시 켜질 때까지의 지연에 의해 나타나는 왜곡을 줄일 수 있다는 장점이 있다. 아울러 꺼지지 않고 최소 전류를 흘리는 공통 소오스가 아닌, 부하를 구동하는 피모스 공통 소오스(MPCS) 혹은 엔모스 공통 소오스(MNCS)는 상기 차동 신호 중 다른 하나에 의해 출력전류를 더 잘 흘릴 수 있도록 제어된다.
도 16은 본 발명의 제7 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
이하에서는 도 16을 참조하여, 제6 실시 예와 비교하여 제7 실시 예에 따른 출력 버퍼가 갖는 특징인 구동부(24)를 위주로 설명한다.
기준전압과 선택된 최소 전류를 전압으로 변환한 값을 비교해 제어 신호를 만 들어내는 제6 실시 예와 달리, 본 발명의 제7 실시 예에 따른 출력 버퍼는 선택된 최소 전류를 전압으로 바꾸지 않고 기준전류와 바로 비교해 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 게이트 제어 신호들을 생성한다.
도 16을 참조하면, 도 15와 비교하여 제3 피모스 전계효과트랜지스터(MP3), 제4 피모스 전계효과트랜지스터(MP4), 제3 엔모스 전계효과트랜지스터(MN3) 및 제4 엔모스 전계효과트랜지스터(MN4)로 이루어지는 캐스코드(cascode) 트랜지스터들이 추가되었다.
보다 구체적으로, 구동부(24)는 제1 내지 제4 피모스 전계효과트랜지스터(MP1, MP2, MP3, MP4), 제1 내지 제4 엔모스 전계효과트랜지스터(MN1, MN2, MN3, MN4)를 포함한다.
제1 및 제2 피모스 전계효과트랜지스터(MP1, MP2)의 소오스들은 엔모스 소오스 팔로워(MNSF)의 드레인에 연결되고, 제3 피모스 전계효과트랜지스터(MP3)는 제1 피모스 전계효과트랜지스터(MP1)에 캐스코드 연결되고, 제4 피모스 전계효과트랜지스터(MP4)는 제2 피모스 전계효과트랜지스터(MP2)에 캐스코드 연결되고, 제1 및 제2 엔모스 전계효과트랜지스터(MN1, MN2)의 소오스들은 피모스 소오스 팔로워(MPSF)의 드레인에 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)는 제1 엔모스 전계효과트랜지 스터(MN1)에 캐스코드 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)는 제2 엔모스 전계효과트랜지스터(MN2)에 캐스코드 연결되고, 제3 엔모스 전계효과트랜지스터(MN3)의 드레인은 제3 피모스 전계효과트랜지스터(MP3)의 드레인에 연결되고, 제4 엔모스 전계효과트랜지스터(MN4)의 드레인은 제4 피모스 전계효과트랜지스터(MP4)의 드레인에 연결된다.
도 15의 제6 실시 예는 선택된 최소 전류를 전압으로 바꾸어 기준전압(VREF)과 비교하므로, 선택된 최소 전류를 전압으로 바꾸는 노드, 즉 트랜지스터 MN2의 게이트 노드에서 위상 여유에 영향을 줄 수 있는 극점(pole)이 생긴다. 반면 도 16의 제7 실시 예에 따르면, 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS) 게이트 제어 전류를 추가된 캐스코드 트랜지스터들의 소스 노드에 넣어주므로, 위상 여유에 영향을 주지 않을 만큼 극점이 고주파 영역에 생기게 된다는 장점이 있다.
도 17은 본 발명의 제8 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
이하에서는 도 17을 참조하여, 제7 실시 예와 비교하여 제8 실시 예에 따른 출력 버퍼가 갖는 특징인 출력 바이어스부(55)를 위주로 설명한다.
도 17을 참조하면, 출력 바이어스부(55)는 피모스 공통 소오스(MPCS)의 주전류와 엔모스 공통 소오스(MNCS)의 주전류 중 작은 전류를 기준 전류(IREF)와 비교하여 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 게이트를 제어한다.
이를 보다 구체적으로 설명하면 다음과 같다.
1) 두 개의 최소 전류 선택회로(MNS1 - MPS1 - MP5 - MP6, MNS2 - MPS2 - MN5 - MN6)가 각각 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 주전류 중 작은 전류를 선택한다. 2) 선택된 전류와 기준전류(IREF)를 비교해 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 게이트들을 제어하는 신호들을 생성한다.
한편, 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 주전류에 비례하는 감지 전류(Sensed current)를 만들어내기 위하여, 트랜지스터 MPS1, MPS2는 피모스 공통 소오스(MPCS)와 비교하여 채널폭이 일정 비율 작도록 설계하고, 트랜지스터 MNS1, MNS2는 엔모스 공통 소오스(MNCS)와 비교하여 채널폭이 일정 비율 작도록 설계한다.
도 18은 본 발명의 제9 실시 예에 따른 출력 버퍼를 나타낸 도면이다. 도 18을 참조하면, 본 발명의 제9 실시 예에 따른 출력 버퍼는 푸시-풀 회로부(10)와, 출력부(32)와, 출력 바이어스부(56)와, 구동부(24), 레일-투-레일(Rail-to-Rail) 제어부(40) 및 소오스 팔로워 바이어싱 블록(61)를 포함한다.
이하에서는 제8 실시 예에 따른 출력 버퍼와 비교하여 제9 실시 예에 따른 출 력 버퍼가 갖는 특징인 출력 바이어스부(56)를 위주로 설명한다.
출력 바이어스부(56)는 피모스 공통 소오스(MPCS)의 주전류에 따른 제1 감지전류를 출력하는 피모스형 감지 트랜지스터(MPS), 엔모스 공통 소오스(MNCS)의 주전류에 따른 제2 감지전류를 출력하는 엔모스형 감지 트랜지스터(MNS) 및 제1 감지전류 또는 제2 감지전류를 전류 미러링을 통하여 반분한 전류를 기준 전류(IREF)와 비교하여 피모스 공통 소오스(MPCS)의 게이트와 엔모스 공통 소오스(MNCS)의 게이트를 제어하는 바이어스 제어부(561)를 포함하여 구성될 수 있다.
출력 바이어스부(56)의 동작을 설명하면 다음과 같다.
피모스형 감지 트랜지스터(MPS)는 피모스 공통 소오스(MPCS)의 주전류를 감지하고, 엔모스형 감지 트랜지스터(MNS)는 엔모스 공통 소오스(MNCS)의 주전류를 감지한다. 두 주전류들 중 큰 전류가 흐르는 공통 소오스에 연결된 감지 트랜지스터는 트라이오드 영역(Triode Region)에 들어가므로 전류 감지를 못하게 된다. 반면, 두 주전류들 중 작은 전류가 흐르는 공통 소오스에 연결된 감지 트랜지스터에서 감지된 감지 전류는 전류 미러(Current Mirror) MN5 - MN6, MP5 - MP6에서 반으로 나뉘어져 기준전류(IREF)와 비교됨으로써, 게이트 제어신호가 생성된다.
이를 보다 구체적으로 설명하면 다음과 같다.
1. 피모스 공통 소오스(MPCS)가 출력에 큰 전류를 공급하고 있는 경우,
피모스형 감지 트랜지스터(MPS)는 트라이오드 영역에 들어간다. 이에 따라 피모스형 감지 트랜지스터(MPS)의 드레인 노드가 거의 하이레벨의 전원전압(+Vdd)에 붙게 된다. 엔모스 공통 소오스(MNCS)의 주전류를 감지하는 엔모스형 감지 트랜지스터(MNS)의 드레인 전류는 트랜지스터 MN5와 MN6에서 반으로 나뉜다. 트랜지스터 MN6로 흐른 전류는 기준전류(IREF)와 비교되어 엔모스 공통 소오스(MNCS)가 꺼지지 않도록 엔모스 공통 소오스(MNCS)의 게이트를 제어한다. 한편, 트랜지스터 MN5로 흐른 전류는 MP5 - MP6로 이루어진 전류 미러에서 복사되고, 기준전류(IREF)와 비교되어 피모스 공통 소오스( MPCS)의 게이트를 제어하게 된다.
2. 엔모스 공통 소오스(MNCS)가 출력에 큰 전류를 공급하고 있는 경우,
엔모스형 감지 트랜지스터(MNS)는 트라이오드 영역에 빠진다. 피모스형 감지 트랜지스터(MPS)에 의해 감지된 전류는 반으로 나뉘어져, 기준전류(IREF)와 비교되어 피모스 공통 소오스(MPCS)와 엔모스 공통 소오스(MNCS)의 게이트를 각각 제어하게 된다.
본 발명의 제9 실시 예는 도 17의 제8 실시 예에 비하여, 출력 바이어스부의 구조가 단순하다는 장점이 있다.
또한 본 발명의 제9 실시 예에 따르면, 큰 전류를 구동하는 공통 소오스에 연 결된 감지 트랜지스터는 트라이오드 영역에 들어가 전류를 감지하지 못한다. 이에 따라, 전류가 감지될 때 나타나는 불필요한 전력 소모를 줄일 수 있다는 장점이 있다. 보다 구체적으로, 1) 도 17의 제8 실시 예에 있어서, 피모스 공통 소오스(MPCS)가 큰 전류를 출력에 공급하는 경우, 트랜지스터 MN6가 트라이오드 영역에 빠져 전류 미러로서 동작을 하지 못하기 때문에 트랜지스터 MPS2에 의해 감지된 전류가 공통 소오스의 게이트 제어에 사용되지 못하고 트랜지스터 MN5를 통해 그냥 소모된다. 이 전류는 피모스 공통 소오스(MPCS)에 흐르는 전류에 비례하여 증가하므로, 상당히 큰 전력 손실을 가져올 수 있다. 2) 도 17의 제8 실시 예에 있어서 반대로, 엔모스 공통 소오스(MNCS)가 큰 전류를 출력에 공급하는 경우, 트랜지스터 MP6가 트라이오드 영역에 빠져 전류 미러로서 동작을 하지 못하기 때문에, 트랜지스터 MNS1에 의해 감지된 전류가 공통 소오스의 게이트 제어에 사용되지 못하고 트랜지스터 MP5를 통해 그냥 소모된다. 3) 이와 달리 도 18의 본 발명의 제9 실시 예에 따르면, 공통 소오스들의 전류 중 최소 전류를 선택하는 과정에서, 제어에 이용되지 않는 큰 전류를 흘리는 공통 소오스의 전류는 감지가 되지 않으므로 불필요한 전류 소모를 줄일 수 있다. 공통 소오스와 그것의 전류를 감지하는 감지 트랜지스터의 채널폭 비가 N : 1이라면, 입력 신호가 없는 상태에서 공통 소오스로 흐르는 정지 바이어스 전류(Quiescent bias current)는 2N*IREF가 된다. 입력 신호 인가시, 공통 소오스에 보장되는 최소 전류 역시 2N*IREF로 정해진다.
도 19는 본 발명의 제1 실시 예에 따른 전력 증폭기를 나타낸 도면이다. 도 19를 참조하면, 본 발명의 제1 실시 예에 따른 전력 증폭기는 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부(10)와, 하이레벨의 전원전압(+Vdd)과 로우레벨의 전원전압(-Vdd) 사이에 연결된 공통 소오스들을 포함하는 출력부(32)와, 출력부(32)를 바이어싱하는 출력 바이어스부(51)와, 푸시-풀 회로부(10)로부터의 신호에 따라 출력부(32)를 구동하는 구동부(21)와, 버퍼의 입력전압(Vi)에 따라 푸시-풀 회로부(10)에 포함된 트랜지스터들의 온-오프를 제어하여 출력전압(VO)의 스윙 범위(swing range)를 넓히는 레일-투-레일(Rail-to-Rail) 제어부(40)와, 출력전압(VO)을 입력측으로 피드백하는 피드백부(70) 및 입력전압(Vin)과 피드백된 출력전압(VO)의 차이를 증폭하는 증폭부(80)를 포함한다.
본 발명의 제1 실시 예에 따른 전력 증폭기의 구성 요소들 중 본 발명의 실시 예들에 따른 출력 버퍼를 설명하는 과정에서 설명된 구성 요소에 대한 설명은 중복을 피하기 위하여 생략한다.
도 19의 본 발명의 제1 실시 예에 따른 전력 증폭기는 앞서 상세히 설명한 본 발명의 실시 예들에 따른 출력 버퍼들 중 도 14의 제5 실시 예에 포함된 출력 부(32), 구동부(21), 레일-투-레일(Rail-to-Rail) 제어부(40)에 피드백부(70) 및 증폭부(80)를 부가하여, 실제 낮은 출력 임피던스를 갖는 증폭기를 구현한 예이다. 푸시-풀 형태를 갖는 소오스 팔로워(MNSF, MPSF)의 바이어스 전류를 정의하기 위해 사용되었던 소오스 팔로워 바이어싱 블록(62)을 실제 구현하기 위해서, 한 예로 MPG - I3, MNG - I3으로 각각 구성된 소오스 팔로워들을 이용하였다. 앞서 상세히 설명한 본 발명의 실시 예들에 따른 출력 버퍼들을 이용해 낮은 출력 임피던스를 갖는 증폭기를 구현하는 예는 여러 가지가 있을 수 있다. 도 19의 본 발명의 제1 실시 예에 따른 전력 증폭기는 이들 예 중 하나이다. 도 19를 참조하면, 증폭부(80)를 이용해 출력단에 큰 전력을 공급하고자 하는 경우, 푸시-풀 회로부(10)와, 출력부(32)와, 출력 바이어스부(51)와, 구동부(21) 및 레일-투-레일(Rail-to-Rail) 제어부(40)를 포함하는 출력 버퍼를 증폭부(80)에 직렬로 연결해 개루프(Open-loop) 증폭기를 만들고, 그 주변에 부궤환 루프를 형성시켜 폐루프(Closed-loop)를 구성하면 원하는 출력 임피던스를 갖는 전력 증폭기를 구현할 수 있다. 도19에서는 부궤환의 한 예로 피드백부(70)를 이용한 전압-직렬(Voltage-Series) 부궤환을 적용하여 이를 구현하였다.
도 20은 본 발명의 제2 실시 예에 따른 전력 증폭기를 나타낸 도면이다.
도 20의 제2 실시 예에 따른 전력 증폭기와 도 19의 제1 실시 예에 따른 전력 증폭기의 차이점은 구동부와 출력 바이어스부의 구조에 있다.
도 20을 참조하면, 제2 실시 예에 따른 전력 증폭기는 앞서 상세히 설명한 본 발명의 제9 실시 예에 따른 출력 버퍼에 포함된 구동부(24)와 출력 바이어스부(56)를 채택하여 구현되었다. 구동부(24)와 출력 바이어스부(56)는 본 발명의 제9 실시 예에 따른 출력 버퍼를 설명하는 과정에서 상세히 설명되었으므로 설명을 생략한다.
한편 도 19에서와 같이, 푸시-풀 형태를 갖는 소오스 팔로워(MNSF, MPSF)의 바이어스 전류를 정의하기 위해 사용되었던 소오스 팔로워 바이어싱 블록(62)을 실제 구현하기 위해서, 한 예로 MPG - I3, MNG - I3으로 각각 구성된 소오스 팔로워들을 이용하였다.
도 21은 도 20에 도시된 전력 증폭기의 주파수에 따른 출력 임피던스 특성을 모의실험을 통해 나타낸 것이다.
도 20의 본 발명의 제2 실시 예에 따른 전력 증폭기에 따르면, 출력전압 범위에 따라 소오스 팔로워(MNSF, MPSF)의 동작 영역이 결정되고 네 개의 루프들 중 어떤 것들이 끊어지는지가 결정되므로 출력 임피던스도 출력전압에 영향을 받게 된다. 고주파에서도 낮은 출력 임피던스를 유지하려면 루프의 대역폭이 넓어야 하는데, 네 개의 루프들 중 피모소 소오스 팔로워(MPSF)와 피모스 공통 소오스(MPCS)를 포함하는 루프(MPSF - MN1 - MN3 - MPCS)의 대역폭이 가장 좁기 때문에 출력전압이 높은 범위에서 고주파 대역의 출력 임피던스가 가장 높게 나타난다. 그리고, 중간 레벨의 출 력전압에 대해서는 네 개의 루프가 모두 형성되므로 출력 임피던스가 가장 낮다. 도 21을 참조하면, 10MHz 정도까지 1Ω 이하의 아주 낮은 출력 임피던스를 유지함을 알 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 낮은 출력 임피던스를 요구하면서 큰 전류 구동이 필요한 전력 증폭기 출력단과 전압 레귤레이터 등에 특히 적합하다. 전압 레귤레이터와 전력 증폭기 시장의 확대에 따라 이에 대한 수요는 더욱 늘어날 것이다.
도 1은 엔모스 소오스 팔로워 회로도이다.
도 2는 OTA(Operational Transconductance Amplifier)를 이용한 부궤환으로 피모스 공통 소오스 증폭기의 출력 임피던스를 낮춘 회로도이다.
도 3은 엔모스 소오스 팔로워, 피모스 공통 소오스 증폭기, 피모스 공통 게이트 증폭기로 구성된 부궤환 루프를 이용해 출력 임피던스를 낮춘 출력단 회로도이다.
도 4는 도 3의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 5는 피모스 소오스 팔로워, 피모스 공통 소오스 증폭기, 엔모스 공통 게이트 증폭기로 구성된 부궤환 루프를 이용해 출력 임피던스를 낮춘 출력단 회로도이다.
도 6은 도 5의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 7은 본 발명의 제1 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 8은 도 7에 도시된 본 발명의 제1 실시 예에 따른 출력 버퍼의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 11은 도 10에 도시된 본 발명의 제3 실시 예에 따른 출력 버퍼의 출력전 압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 12는 본 발명의 제4 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 13은 도 12에 도시된 본 발명의 제4 실시 예에 따른 출력 버퍼의 출력전압(Vo)에 대한 출력전류(Io)의 동작 영역을 나타낸 도면이다.
도 14는 본 발명의 제5 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 15는 본 발명의 제6 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 16은 본 발명의 제7 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 17은 본 발명의 제8 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 18은 본 발명의 제9 실시 예에 따른 출력 버퍼를 나타낸 도면이다.
도 19는 본 발명의 제1 실시 예에 따른 전력 증폭기를 나타낸 도면이다.
도 20은 본 발명의 제2 실시 예에 따른 전력 증폭기를 나타낸 도면이다.
도 21은 도 20에 도시된 본 발명의 제2 실시 예에 따른 전력 증폭기의 주파수에 따른 출력 임피던스 특성을 출력 전압이 최대 레벨일 때와 중간 레벨일 때 모의실험한 결과를 나타낸 도면이다.

Claims (16)

  1. 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부;
    상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 출력부; 및
    상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부를 포함하고,
    상기 푸시-풀 회로부는,
    상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하고,
    상기 구동부는,
    소오스가 상기 엔모스 소오스 팔로워의 드레인에 연결된 피모스 공통 게이트(PMOS common gate); 및
    드레인이 상기 피모스 공통 게이트의 드레인에 연결되고 소오스가 상기 피모스 소오스 팔로워의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate)를 포함하는 출력 버퍼.
  2. 제1 항에 있어서,
    상기 푸시-풀 회로부와 상기 출력부와 상기 구동부는 부 궤환 루프들(negative feedback loops)을 형성하여 출력 임피던스를 낮추는, 출력 버퍼.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 출력부는
    소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source)를 포함하는, 출력 버퍼.
  6. 제5 항에 있어서,
    상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스는 제1 부궤환 루프를 형성하고 상기 피모스 소오스 팔로워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스는 제2 부궤환 루프를 형성하여, 출력 임피던스를 낮추는, 출력 버퍼.
  7. 하이레벨의 전원전압과 로우레벨의 전원전압 사이에 푸시-풀(Push-Pull) 형태로 연결된 트랜지스터들을 포함하는 푸시-풀 회로부;
    상기 하이레벨의 전원전압과 상기 로우레벨의 전원전압 사이에 연결된 출력부;
    상기 푸시-풀 회로부로부터의 신호에 따라 상기 출력부를 구동하는 구동부; 및
    입력전압에 따라 상기 푸시-풀 회로부에 포함된 트랜지스터들의 온-오프를 제어하여 출력전압의 스윙 범위(swing range)를 넓히는 레일-투-레일(Rail-to-Rail) 제어부를 포함하는 출력 버퍼.
  8. 제7 항에 있어서,
    상기 푸시-풀 회로부와 상기 출력부와 상기 구동부는 부 궤환 루프들(negative feedback loops)을 형성하여 출력 임피던스를 낮추는, 출력 버퍼.
  9. 제7 항에 있어서,
    상기 푸시-풀 회로부는
    상기 푸시-풀 형태로 연결된 엔모스 소오스 팔로워(NMOS source follower)와 피모스 소오스 팔로워(PMOS source follower)를 포함하는, 출력 버퍼.
  10. 제9 항에 있어서,
    상기 구동부는
    입력단이 상기 엔모스 소오스 팔로워의 드레인에 연결된 제1 증폭기; 및
    출력단이 상기 제1 증폭기의 출력단에 연결되고 입력단이 상기 피모스 소오스 팔로워의 드레인에 연결된 제2 증폭기를 포함하는, 출력 버퍼.
  11. 제9 항에 있어서,
    상기 구동부는
    소오스가 상기 엔모스 소오스 팔로워의 드레인에 연결된 피모스 공통 게이트(PMOS common gate); 및
    드레인이 상기 피모스 공통 게이트의 드레인에 연결되고 소오스가 상기 피모스 소오스 팔로워의 드레인에 연결된 엔모스 공통 게이트(NMOS common gate)를 포함하는, 출력 버퍼.
  12. 제11 항에 있어서,
    상기 출력부는
    소오스가 상기 하이레벨의 전원전압에 연결되고 드레인이 출력단에 연결된 피모스 공통 소오스(PMOS common source)를 포함하는, 출력 버퍼.
  13. 제12 항에 있어서,
    상기 레일-투-레일 제어부는
    상기 엔모스 소오스 팔로워의 온-오프를 제어하는 제1 스위치; 및
    상기 피모스 소오스 팔로워의 온-오프를 제어하는 제2 스위치를 포함하는, 출력 버퍼.
  14. 제13 항에 있어서,
    상기 입력전압이 중간 레벨인 경우,
    상기 제1 스위치가 온되어 상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프가 형성되고, 상기 제2 스위치가 온되어 상기 피모스 소오스 팔로워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프가 형성되는, 출력 버퍼.
  15. 제13 항에 있어서,
    상기 입력전압이 하이 레벨인 경우,
    상기 제1 스위치가 오프되어 상기 피모스 소오스 팔로워와 상기 엔모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제2 부궤환 루프가 형성되는, 출력 버퍼.
  16. 제13 항에 있어서,
    상기 입력전압이 로우 레벨인 경우,
    상기 제2 스위치가 오프되어 상기 엔모스 소오스 팔로워와 상기 피모스 공통 게이트와 상기 피모스 공통 소오스로 이루어진 제1 부궤환 루프가 형성되는, 출력 버퍼.
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* Cited by examiner, † Cited by third party
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