KR100932799B1 - register - Google Patents

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KR100932799B1
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배병성
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호서대학교 산학협력단
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Abstract

본 발명은 복수 개가 종속 연결되어 시프트 레지스터를 구성하는 레지스터에 있어서, 레지스터의 입력부의 구성을 개선하여 전단의 레지스터로부터 입력되는 신호를 손실이 발생됨이 없이 입력할 수 있도록 하는 것으로서 입력신호를 전압강하가 발생됨이 없이 입력하여 회로의 동작 특성이 안정되도록 하고, 시프터 레지스터의 동작 특성을 향상시키며, 사용 수명이 길게 연장할 수 있다. The present invention is to improve the configuration of the input portion of the register in a register consisting of a plurality of cascade connected to the shift register, so that the signal input from the preceding register can be input without loss occurs, the voltage drop is It can be input without generation to stabilize the operating characteristics of the circuit, improve the operating characteristics of the shifter resistor, and extend its service life.

Description

레지스터{Register}Register {Register}

도 1은 일반적인 시프터 레지스터의 구성을 보인 블록도,1 is a block diagram showing the configuration of a general shifter register;

도 2는 도 1에 도시된 각각의 스테이지를 형성하는 레지스터의 구성을 보인 회로도,FIG. 2 is a circuit diagram showing the configuration of a register forming each stage shown in FIG. 1;

도 3은 종래의 레지스터에서 입력부의 다른 예의 구성을 보인 회로도,3 is a circuit diagram showing the configuration of another example of an input unit in a conventional register;

도 4는 본 발명에 의한 레지스터의 일 실시 예의 구성을 보인 회로도,4 is a circuit diagram showing the configuration of an embodiment of a register according to the present invention;

도 5는 본 발명의 레지스터에 의한 개선 효과를 설명하기 위한 그래프,5 is a graph for explaining the improvement effect by the register of the present invention;

도 6은 종래의 레지스터에서 발생되는 전압 강하를 설명하기 위한 그래프,6 is a graph for explaining a voltage drop generated in a conventional resistor;

도 7은 본 발명의 레지스터에서 입력부의 다른 실시 예의 구성을 보인 회로도, 및7 is a circuit diagram showing the configuration of another embodiment of the input unit in the register of the present invention, and

도 8은 본 발명의 레지스터에서 입력부의 또 다른 실시 예의 구성을 보인 회로도이다.8 is a circuit diagram showing the configuration of another embodiment of the input unit in the register of the present invention.

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본 발명은 복수 개가 종속 연결되어 시프트 레지스터를 구성하는 레지스터에 관한 것이다. 보다 상세하게는 복수 개가 종속 연결되어 시프트 레지스터를 구성하는 레지스터에 있어서, 입력부의 구조를 개선하여 전단의 레지스터로부터 입력되는 신호를 손실이 발생됨이 없이 입력할 수 있도록 하는 레지스터에 관한 것이다.The present invention relates to a register in which a plurality are cascaded to constitute a shift register. More particularly, the present invention relates to a register in which a plurality of cascade-dependent registers constitute a shift register. The register may be improved so that a signal input from a previous register may be input without loss.

일반적으로 LCD(Liquid Crystal Display) 패널 및 OLED(Organic Light Emitting Display) 패널 등과 같은 평판 표시패널을 사용하는 디스플레이 장치들은 평판 표시패널에 구비되어 있는 복수 개의 스캔전극을 순차적으로 구동시키기 위하여 시프트 레지스터를 사용하고 있다. 상기 시프트 레지스터는 복수 개의 레지스터가 종속 연결되어 있는 것으로서 소정의 구동신호를 복수 개의 레지스터가 순차적으로 시프트시키면서 출력하여 평판 표시패널에 구비되어 있는 복수 개의 스캔전극을 순차적으로 구동시킨다.
이러한 시프트 레지스터는 장기간 사용할 경우에 복수 개가 종속 연결되어 있는 레지스터들 각각에 구비되어 있는 트랜지스터에 특성 변화가 발생하는 경우가 많고, 이러한 특성 변화는 시프터 레지스터의 동작에 열화가 발생하게 되는 문제가 있다.
In general, display devices using a flat panel display panel such as an LCD (Liquid Crystal Display) panel and an organic light emitting display (OLED) panel use a shift register to sequentially drive a plurality of scan electrodes provided in the flat panel display panel. Doing. The shift register is a plurality of registers are cascade-connected to output a predetermined driving signal while the plurality of registers are sequentially shifted to sequentially drive the plurality of scan electrodes of the flat panel display panel.
When such a shift register is used for a long time, a characteristic change often occurs in a transistor provided in each of a plurality of cascaded resistors, and such a characteristic change causes a deterioration in the operation of the shifter resistor.

도 1 및 도 2는 종래의 특허 출원번호 제10-2002-0033455호에서 제시되고 있는 시프트 레지스터의 구성을 보이고 있다. 즉, 도 1은 일반적인 시프터 레지스터의 블록도이고, 도 2는 도 1에 도시된 복수 개가 종속 연결되어 시프트 레지스터를 구성하는 각각의 레지스터들의 구성을 보인 회로도이다.
일반적인 시프트 레지스터는 도 1에 도시된 바와 같이 복수 개의 레지스터(SR1, SR2, …)들이 종속 연결되어 있으며, 각각의 레지스터(SR1, SR2, …)의 출력신호(Gout)들은 다음 단의 레지스터(SR2, SR3, …)의 입력단자(IN)에 입력되게 연결된다. 각각의 레지스터(SR1, SR2, …)들은 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호(CKV, CKVB) 입력단자(CK), 제 1 전원전압(Voff) 입력단자 및 제 2 전원전압(Von) 입력단자를 갖는다. 첫 번째 레지스터(SR1)의 입력 단자(IN)에는 개시 신호(STV)가 입력되며, 각각의 레지스터(SR1, SR2, …)에서는 출력신호 Gout(1), Gout(2), Gout(3), Gout(4), … 들이 순차적으로 출력되어 이를 활용하게 되며 이들 출력신호 Gout(1), Gout(2), Gout(3), Gout(4), … 는 다음 단에 구비되어 있는 레지스터(SR2, SR3, …)의 입력단자(IN)로 각각 입력된다. 홀수 번째 레지스터(SR1, SR3, SR5, …)의 클럭단자(CK)에는 제 1 클럭신호(CKV)가 입력되고, 짝수 번째 레지스터(SC2, SC4, …)의 클럭단자(CK)에는 제 2 클럭신호(CVKB)가 입력된다. 여기서, 제 1 클럭신호(CKV)와 제 2 클럭신호(CKVB)는 서로 주파수는 동일하고, 상호간에 반대되는 위상을 가진다.
1 and 2 show the configuration of the shift register proposed in the prior patent application No. 10-2002-0033455. That is, FIG. 1 is a block diagram of a general shifter register, and FIG. 2 is a circuit diagram showing the configuration of each register constituting a shift register by cascading a plurality of shown in FIG.
In the general shift register, as shown in FIG. 1, a plurality of registers SR1, SR2,... Are cascaded, and output signals Gout of each of the registers SR1, SR2,... , SR3, ... are connected to be input to the input terminal IN. Each of the registers SR1, SR2, ... has an input terminal IN, an output terminal OUT, a control terminal CT, a clock signal CKV, CKVB, an input terminal CK, and a first power supply voltage Voff. It has a terminal and a second power supply voltage (Von) input terminal. The start signal STV is input to the input terminal IN of the first register SR1, and the output signals Gout (1), Gout (2), Gout (3), Gout 4... Are sequentially outputted to utilize them and these output signals Gout (1), Gout (2), Gout (3), Gout (4),... Are input to the input terminals IN of the registers SR2, SR3, ... provided in the next stage, respectively. The first clock signal CKV is input to the clock terminal CK of the odd-numbered registers SR1, SR3, SR5, ..., and the second clock is supplied to the clock terminal CK of the even-numbered registers SC2, SC4, .... The signal CVKB is input. Here, the first clock signal CKV and the second clock signal CKVB have the same frequency and have phases opposite to each other.

상기 각각의 레지스터(SR1, SR2, …)들은 도 2에 도시된 바와 같이 풀업 구동 트랜지스터(502, 504, 506), 풀다운 구동 트랜지스터(508) 및 게이트 출력 구동부(510, 512)를 포함하고 있다.Each of the resistors SR1, SR2, ... includes a pull-up driving transistor 502, 504, 506, a pull-down driving transistor 508, and a gate output driver 510, 512, as shown in FIG.

트랜지스터 NT1은, 제 2 전원전압(Von) 입력단자에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되어 전단의 레지스터에서 출력되는 신호 Gout(N-1)가 인가되며, 소스가 노드 N1에 연결된다. 전단 레지스터의 출력 신호가 트랜지스터 NT1을 통해 노드 N1로 공급되면서 동작이 개시된다. 즉, 전단의 레지스터에서 출력되는 신호 Gout(N-1)가 입력단자(IN)로 입력되면, 트랜지스터 NT1가 도통상태로 되고, 제 2 전원전압(Von)이 손실됨이 없이 트랜지스터 NT1을 통해 노드 N1으로 공급된다.
이와 같이 전단의 레지스터의 출력 신호가 입력되는 트랜지스터 NT1의 또 다른 연결법은 도 3과 같다. 도 3의 연결법은 일반적으로 널리 사용이 되며 그 한 예는 종래 특허 출원 번호 제10-2004-0004764호에 나와 있다. 도 3에서는 드레인이 제 2 전원 전압 (Von)에 연결이 되는 대신에 게이트와 연결되어 전단의 레지스터에서 출력되는 출력신호 Gout(N-1)가 인가되게 구성되어 있다. 상기 도 3에 도시된 트랜지스터는 다이오드로 동작하는 것으로서 전단의 레지스터에서 출력되는 전압은 이 드레인 전극을 통해 소스로 출력된다. 이러한 경우에도 전단의 출력 전압은 손실됨이 없이 트랜지스터의 소스로 출력되어야 좋은 동작 특성을 확보할 수 있다.
In the transistor NT1, a drain is connected to an input terminal of a second power supply voltage Von, a gate is connected to an input terminal IN, and a signal Gout (N-1) output from a resistor in front of the transistor is applied, and a source is a node N1. Is connected to. Operation starts as the output signal of the front end resistor is supplied to node N1 through transistor NT1. That is, when the signal Gout (N-1) outputted from the preceding register is input to the input terminal IN, the transistor NT1 is in a conductive state, and the node through the transistor NT1 is not lost while the second power supply voltage Von is lost. It is supplied to N1.
Thus, another connection method of the transistor NT1 to which the output signal of the preceding resistor is input is shown in FIG. The connection method of FIG. 3 is generally widely used and one example is shown in the prior patent application No. 10-2004-0004764. In FIG. 3, instead of the drain being connected to the second power supply voltage Von, the output signal Gout (N-1), which is connected to the gate and output from the resistor in the front end, is applied. The transistor shown in FIG. 3 operates as a diode, and the voltage output from the front end resistor is output to the source through this drain electrode. Even in this case, the output voltage of the front end is not lost and must be output to the source of the transistor to ensure good operating characteristics.

그러나 트랜지스터의 동작은 게이트 전압이 일정 문턱전압(VT)를 초과하여야 동작이 개시되고 이러한 문턱전압 때문에 레지스터로 유입되는 전압은 입력 전압보다 작은 값이 된다. 따라서 입력 전압이 모두 손실 없이 노드 N1로 유입이 될 때에 비하여 동작의 특성이 떨어지고 회로의 수명을 감소시키는 요인이 된다.However, the operation of the transistor starts when the gate voltage exceeds a predetermined threshold voltage (VT), the operation is initiated, the voltage flowing into the resistor is less than the input voltage because of this threshold voltage. Therefore, compared with the case where all the input voltage flows into the node N1 without loss, the characteristics of the operation are lowered and the life of the circuit is reduced.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 동작 성능을 향상시키고 트랜지스터의 특성이 저하되더라도 동작에는 영향을 주지 않고 정상 동작할 수 있도록 하는 레지스터를 제공하는 데 있다.SUMMARY OF THE INVENTION In order to solve the problems of the prior art, the present invention provides a register which improves the operating performance and enables the normal operation without affecting the operation even if the characteristics of the transistor are degraded.

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특히 본 발명은 전단의 레지스터의 출력전압을 입력시키는 회로와 이와 연관된 회로를 개선하여 동작 성능을 향상시키고 회로의 동작 수명을 증가시킬 수 있는 레지스터를 제공한다.In particular, the present invention provides a resistor that can improve the operation performance and increase the operating life of the circuit by improving the circuit for inputting the output voltage of the preceding resistor and the circuit associated therewith.

상기한 목적을 달성하기 위하여 본 발명은 하나의 트랜지스터와 하나의 커패시터를 하나씩 더 추가하여 입력신호를 입력하고, 별도로 리세트 기능을 위한 트랜지스터를 더 추가함으로써 안정한 회로 동작을 구현하여 동작 성능을 향상시키고, 동작 수명을 증가시킨다.In order to achieve the above object, the present invention inputs an input signal by adding one transistor and one capacitor one by one, and adds a transistor for a reset function separately to implement stable circuit operation to improve operation performance. , Increase the operating life.

본 발명의 레지스터에 사용되는 트랜지스터는 보통의 게이트, 소스 및 드레인으로 구성이 되어 있으며 도면에서 각각 G, S, D로 표시된 부분이다.The transistor used in the resistor of the present invention is composed of ordinary gates, sources, and drains, and is indicated by G, S, and D in the drawings, respectively.

본 발명에 의한 레지스터의 구성을 도 4를 참조하여 설명한다. 본 발명은 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 커패시터(C3)로 입력단이 구성된다. 즉, 입력단자(IN)에, 제 1 트랜지스터(T1)의 게이트 및 드레인과 제 2 트랜지스터(T2)의 드레인이 공통으로 접속된다. 또한 상기 제 1 트랜지스터(T1)의 소스가 제 2 트랜지스터(T2)의 게이트에 접속되고, 제 2 트랜지스터(T2)의 게이트와 소스의 사이에 커패시터(C3)가 접속된다.The configuration of the register according to the present invention will be described with reference to FIG. In the present invention, an input terminal includes a first transistor T1, a second transistor T2, and a capacitor C3. That is, the gate and the drain of the first transistor T1 and the drain of the second transistor T2 are commonly connected to the input terminal IN. The source of the first transistor T1 is connected to the gate of the second transistor T2, and the capacitor C3 is connected between the gate and the source of the second transistor T2.

그리고 커패시터(C1, C2) 및 제 4 트랜지스터(T4)로 출력부가 구성된다. 즉, 상기 제 2 트랜지스터(T2)의 소스 및 상기 커패시터(C3)의 접속점인 노드(N1)가 제 4 트랜지스터(T4)의 게이트에 접속되고, 또한 제 1 클럭신호(CKV)가 커패시터(C1)를 통해 상기 제 4 트랜지스터(T4)의 게이트에 인가되게 구성된다. 그리고 상기 제 4 트랜지스터(T4)의 드레인에 제 2 클럭신호(CKVB)가 인가되게 구성되고, 상기 제 4 트랜지스터(T4)의 게이트와 소스의 사이에는 커패시터(C2)가 접속되어 상기 제 4 트랜지스터(T4)의 소스와 상기 커패시터(C2)의 접속점이 출력단자(OUT)에 연결되어 출력신호(Gout(N))를 출력하게 구성된다.
또한 상기 출력단자(OUT)가 제 6 트랜지스터(T6)의 게이트에 접속되고, 상기 제 6 트랜지스터(T6)의 드레인이, 상기 제 1 트랜지스터(T1)의 소스, 상기 제 2 트랜지스터(T2)의 게이트 및 상기 커패시터(C3)의 접속점에 접속되고, 상기 제 6 트랜지스터(T6)의 소스는 제 1 전원전압(Voff) 입력단자에 접속되어 상기 커패시터(C3)의 충전전압을 방전시키는 입력 리세트부가 구성된다.
또한 다음 단의 레지스터의 출력신호(Gout(N-1))가 입력되는 제어단자(CT)가 제 3 트랜지스터(T3) 및 제 5 트랜지스터(T5)의 게이트에 접속된다. 그리고 상기 제 3 트랜지스터(T3)의 드레인은 상기 노드(V1)에 접속되고, 상기 제 3 트랜지스터(T3)의 소스는 제 1 전원전압(Voff) 입력단자에 접속된다. 상기 제 5 트랜지스터(T5)의 드레인은 상기 출력단자(OUT)에 접속되고, 상기 제 5 트랜지스터(T5)의 소스는 상기 제 1 전원전압(Voff) 입력단자에 접속되어 출력 리세트부가 구성된다.
The output unit includes the capacitors C1 and C2 and the fourth transistor T4. That is, the node N1, which is the connection point of the source of the second transistor T2 and the capacitor C3, is connected to the gate of the fourth transistor T4, and the first clock signal CKV is connected to the capacitor C1. It is configured to be applied to the gate of the fourth transistor (T4) through. The second clock signal CKVB is applied to the drain of the fourth transistor T4, and a capacitor C2 is connected between the gate and the source of the fourth transistor T4 so that the fourth transistor ( The connection point between the source of T4 and the capacitor C2 is connected to the output terminal OUT to output the output signal Gout (N).
The output terminal OUT is connected to the gate of the sixth transistor T6, and the drain of the sixth transistor T6 is the source of the first transistor T1 and the gate of the second transistor T2. And an input reset unit connected to a connection point of the capacitor C3, and a source of the sixth transistor T6 connected to a first power supply voltage Voff input terminal to discharge the charging voltage of the capacitor C3. do.
The control terminal CT, to which the output signal Gout (N-1) of the next stage register is input, is connected to the gates of the third transistor T3 and the fifth transistor T5. The drain of the third transistor T3 is connected to the node V1, and the source of the third transistor T3 is connected to the first power supply voltage Voff input terminal. A drain of the fifth transistor T5 is connected to the output terminal OUT, and a source of the fifth transistor T5 is connected to the first power supply voltage Voff input terminal to form an output reset unit.

이와 같이 구성된 본 발명의 레지스터는 제 1 전원전압(Voff)이 인가된 상태에서 전단의 레지스터에서 출력되는 출력신호(Gout(N-1))가 입력단자(IN)로 입력된다.
그러면, 상기 입력단자(IN)로 입력된 신호가, 다이오드로 동작하는 제 1 트랜지스터(T1)를 통해 커패시터(C3)에 충전되면서 제 2 트랜지스터(T2)의 게이트에 인가되므로 상기 제 2 트랜지스터(T2)가 도통상태로 되고, 상기 입력단자(IN)의 입력신호가 상기 제 2 트랜지스터(T2)를 통해 노드(N1)로 출력되어 커패시터(C2)에 충전된다. 이 때, 입력단자(IN)로 입력되는 입력신호 즉, 전단의 레지스터에서 출력되는 출력신호(Gout(N-1))는 손실이 발생됨이 없이 상기 제 2 트랜지스터(T2)를 통해 노드(N1)로 출력된다.
In the register of the present invention configured as described above, the output signal Gout (N-1) output from the preceding register is input to the input terminal IN while the first power supply voltage Voff is applied.
Then, the signal input to the input terminal (IN) is applied to the gate of the second transistor (T2) while being charged to the capacitor (C3) through the first transistor (T1) acting as a diode so that the second transistor (T2) ) Becomes a conductive state, and the input signal of the input terminal IN is output to the node N1 through the second transistor T2 and charged to the capacitor C2. At this time, the input signal inputted to the input terminal IN, that is, the output signal Gout (N-1) outputted from the register in front of the node N1 through the second transistor T2 without a loss occurring. Is output.

즉, 본 발명은 전단의 레지스터에서 출력되는 출력신호(Gout(N-1))가 제 1 트랜지스터(T1)를 통해 커패시터(C3)에 충전되면서 제 2 트랜지스터(T2)의 게이트에 인가되어 제 2 트랜지스터(T2)가 도통상태로 될 경우에 상기 출력신호(Gout(N-1))가 상기 제 2 트랜지스터(T2)를 통해 노드(N1)로 출력되어 커패시터(C2)에 충전되고, 상기 커패시터(C2)에 충전된 전압에 의해 제 2 트랜지스터(T2)의 게이트에 인가되는 전압이 높게 상승되어 상기 출력신호(Gout(N-1))는 손상됨이 발생됨이 없이 모두 노드(N1)로 공급되고, 노드(N1)로 공급된 출력신호(Gout(N-1))는 커패시터(C2)에 충전되면서 트랜지스터(T4)의 게이트에 인가된다.That is, according to the present invention, the output signal Gout (N-1) output from the resistor in the front end is applied to the gate of the second transistor T2 while being charged to the capacitor C3 through the first transistor T1, and thus the second signal is output to the second transistor T2. When the transistor T2 is brought into a conductive state, the output signal Gout (N-1) is outputted to the node N1 through the second transistor T2 and charged in the capacitor C2, and the capacitor ( The voltage applied to the gate of the second transistor T2 is increased by the voltage charged in C2 so that the output signal Gout (N-1) is all supplied to the node N1 without being damaged. The output signal Gout (N-1) supplied to the node N1 is applied to the gate of the transistor T4 while being charged in the capacitor C2.

상기 노드(N1)의 전압을 도 5에 도시하였다. 도 5를 참조하면, 본 발명은 전단의 레지스터의 출력신호(Gout(N-1))가 입력되는 동안에 노드(N1)의 전압이 상승하여 출력신호(Gout(N-1))의 레벨과 동일하게 됨을 알 수 있다.
이러한 본 발명을 종래의 기술과 비교하기 위하여 종래 기술의 입력부를 사용하였을 경우에 노드(N1)의 전압을 도 6에 도시하였다. 도 6에 도시된 바와 같이 종래 기술의 입력부를 사용할 경우에 노드(N1)의 전압이 전단의 레지스터로부터 입력되는 출력신호(Gout(N-1))의 전압에 비하여 현저하게 낮아짐을 알 수 있었다.
이와 같은 상태에서 상기 커패시터(C2)에 충전된 전압에 의하여 제 4 트랜지스터(T4)가 도통상태로 되고, 제 1 클럭신호(CKV)가 입력될 경우에 제 4 트랜지스터(T4)의 게이트에 인가되는 전압은 도 5에 도시된 바와 같이 상승하게 된다.
그리고 제 1 클럭신호(CKVB)가 입력될 경우에 그 입력된 제 1 클럭신호(CKVB)가 제 4 트랜지스터(T4)를 통해 출력단자(OUT)로 출력하게 되며, 출력단자(OUT)로 출력된 출력신호(Gout(N))는 다음 단의 레지스터의 입력단자로 입력된다.
상기 출력단자(OUT)로 출력되는 신호는 제 6 트랜지스터(T6)의 게이트에 인가되므로 트랜지스터(T6)가 도통상태로 되고, 커패시터(C3)에 충전된 접압이 상기 트랜지스터(T6)를 통해 방전되는 것으로서 입력부는 리세트되어 초기 상태로 된다.
그리고 상기 출력단자(OUT)로 출력한 출력신호(Gout(N))는 다음 단의 레지스터로 입력되어 상술한 본 발명에서와 같이 다음 단의 레지스터가 출력신호(Gout(N+1))를 출력하고, 그 출력신호(Gout(N+1))가 제어단자(CT)로 입력되어 제 3 트랜지스터(T3) 및 제 5 트랜지스터(T5)의 게이트에 인가된다.
그러면, 제 3 트랜지스터(T3) 및 제 5 트랜지스터(T5)가 도통상태로 되고, 상기 캐패시터(C1, C2)의 충전전압이 제 3 트랜지스터(T3) 및 제 5 트랜지스터(T5)를 통해 모두 방전되어 출력부가 리세트되고, 초기상태로 된다.
The voltage of the node N1 is shown in FIG. 5. Referring to FIG. 5, the voltage of the node N1 increases while the output signal Gout (N-1) of the front end resistor is inputted to be equal to the level of the output signal Gout (N-1). It can be seen that.
6 illustrates the voltage of the node N1 when the input unit of the prior art is used to compare the present invention with the conventional technique. As shown in FIG. 6, it can be seen that the voltage of the node N1 is significantly lower than the voltage of the output signal Gout (N-1) input from the resistor in the previous stage when the input unit of the prior art is used.
In this state, the fourth transistor T4 is brought into a conductive state by the voltage charged in the capacitor C2, and is applied to the gate of the fourth transistor T4 when the first clock signal CKV is input. The voltage rises as shown in FIG.
When the first clock signal CKVB is input, the input first clock signal CKVB is output to the output terminal OUT through the fourth transistor T4 and output to the output terminal OUT. The output signal Gout (N) is input to the input terminal of the register of the next stage.
Since the signal output to the output terminal OUT is applied to the gate of the sixth transistor T6, the transistor T6 is brought into a conductive state, and the contact voltage charged in the capacitor C3 is discharged through the transistor T6. As a result, the input unit is reset to the initial state.
The output signal Gout (N) output to the output terminal OUT is input to the register of the next stage, and the register of the next stage outputs the output signal Gout (N + 1) as in the present invention. The output signal Gout (N + 1) is input to the control terminal CT and is applied to the gates of the third transistor T3 and the fifth transistor T5.
As a result, the third transistor T3 and the fifth transistor T5 are in a conductive state, and the charging voltages of the capacitors C1 and C2 are discharged through the third transistor T3 and the fifth transistor T5. The output section is reset to the initial state.

이러한 본 발명의 회로는 본 발명의 실시 예에서와 같이 시프터 레지스터에 적용될 수 있을 뿐만 아니라 여러 종류의 시프터 레지스터나 입력 전압을 처리하는 각종 회로에는 모두 사용될 수 있다. Such a circuit of the present invention can be applied not only to the shift register as in the embodiment of the present invention but also to various circuits for processing various types of shift registers or input voltages.

도 7은 본 발명의 레지스터에서 입력부의 다른 실시 예의 구성을 보인 회로도이다. 도 7을 참조하면, 본 발명의 다른 실시 예는 입력단자(IN)가 제 11 트랜지스터(11)의 게이트에 접속되고, 제 2 전원전압(Von) 입력단자가 제 11 트랜지스터(T11)의 드레인 및 제 12 트랜지스터(T12)의 드레인에 접속되며, 제 11 트랜지스터(T11)의 소스가 제 12 트랜지스터(T12)의 게이트에 접속되며, 제 12 트랜지스터(T12)의 게이트와 소스의 사이에 커패시터(C13)가 접속되어 입력부가 구성된다.
이와 같이 구성된 본 발명의 다른 실시 예는 전단의 레지스터의 출력신호(Gout(N-1))가 입력단자(IN)로 입력될 경우에 제 11 트랜지스터(T11)가 도통상태로 된다. 상기 제 11 트랜지스터(T11)가 도통상태로 되면, 입력단자(IN)로 입력되는 전단의 레지스터의 출력신호(Gout(N-1))가 제 11 트랜지스터(T11)를 통해 커패시터(C13)에 충전되면서 제 12 트랜지스터(T12)의 게이트에 인가되어 제 12 트랜지스터(T12)가 도통상태로 된다. 상기 제 12 트랜지스터(T12)가 도통상태로 되면, 상기 출력신호(Gout(N-1))가 제 12 트랜지스터(T12)를 통해 노드(N1)로 출력되어 커패시터(C2)에 충전되면서 상기 제 12 트랜지스터(T12)의 게이트 전압을 상승시켜 상기 출력신호(Gout(N-1))에 손실이 발생됨이 없이 노드(N1)로 출력 및 커패시터(C2)에 충전시킬 수 있다.
7 is a circuit diagram showing the configuration of another embodiment of the input unit in the register of the present invention. Referring to FIG. 7, according to another embodiment of the present invention, an input terminal IN is connected to a gate of the eleventh transistor 11, and a second power supply voltage Von input terminal is connected to a drain of the eleventh transistor T11. Connected to the drain of the twelfth transistor T12, a source of the eleventh transistor T11 is connected to a gate of the twelfth transistor T12, and a capacitor C13 between the gate and the source of the twelfth transistor T12. Is connected to constitute an input unit.
According to another embodiment of the present invention configured as described above, when the output signal Gout (N-1) of the preceding register is input to the input terminal IN, the eleventh transistor T11 is brought into a conductive state. When the eleventh transistor T11 is in a conductive state, the output signal Gout (N-1) of the previous register input to the input terminal IN is charged to the capacitor C13 through the eleventh transistor T11. The twelfth transistor T12 is in a conductive state by being applied to the gate of the twelfth transistor T12. When the twelfth transistor T12 is in a conductive state, the output signal Gout (N-1) is outputted to the node N1 through the twelfth transistor T12 and charged to the capacitor C2, thereby providing the twelfth transistor T12. The gate voltage of the transistor T12 is increased to allow the node N1 to charge the output and the capacitor C2 without causing a loss in the output signal Gout (N-1).

도 8은 본 발명의 레지스터의 또 다른 실시 예의 구성을 보인 회로도이다. 도 8을 참조하면, 본 발명의 또 다른 실시 예는 입력단자(IN)가 제 21 트랜지스터(T21)의 게이트에 접속되고, 제 21 트랜지스터(T21)의 드레인 및 제 22 트랜지스터(T21)의 드레인에 제 2 전원전압(Von) 입력단자가 접속된다. 그리고 제 21 트랜지스터(T21)의 소스가 제 22 트랜지스터(T21)의 게이트에 접속되며, 제 22 트랜지스터(T22)의 게이트와 소스의 사이에 커패시터(C23)가 접속되어 입력부가 구성된다.
이와 같이 구성된 본 발명의 또 다른 실시 예는 제 2 전원전압(Von)이 인가된 상태에서 전단의 레지스터가 출력하는 출력신호(Gout(N-1)가 입력단자(IN)로 입력될 경우에 제 21 트랜지스터(T21)가 도통상태로 된다. 상기 제 21 트랜지스터(T21)가 도통상태로 되면, 제 2 전원전압(Von)이 제 21 트랜지스터(T21)를 통해 커패시터(C23)에 충전되면서 제 22 트랜지스터(T21)의 게이트에 인가되어 노드(N1)로 출력된다.
상기 노드(N1)로 출력된 전압은 커패시터(C2)에 충전되고, 상기 커패시터(C2)의 충전 전압에 따라 상기 제 12 트랜지스터(T12)의 게이트 전압이 상승되어 상기 입력단자(IN)로 입력되는 전단의 레지스터의 출력신호(Gout(N-1))에 손실이 발생됨이 없이 노드(N1)로 출력 및 커패시터(C2)에 충전시킬 수 있다.
8 is a circuit diagram showing the configuration of another embodiment of the register of the present invention. Referring to FIG. 8, according to another embodiment of the present invention, the input terminal IN is connected to the gate of the twenty-first transistor T21, and the drain of the twenty-first transistor T21 and the drain of the twenty-second transistor T21 are provided. The second power supply voltage Von input terminal is connected. The source of the twenty-first transistor T21 is connected to the gate of the twenty-second transistor T21, and the capacitor C23 is connected between the gate and the source of the twenty-second transistor T22 to form an input unit.
According to another embodiment of the present invention configured as described above, when the output signal Gout (N-1) output from the previous register is input to the input terminal IN while the second power supply voltage Von is applied. The twenty-first transistor T21 is brought into a conductive state When the twenty-first transistor T21 is brought into a conductive state, a second power supply voltage Von is charged to the capacitor C23 through the twenty-first transistor T21, and the twenty-second transistor is in a conductive state. It is applied to the gate of T21 and output to the node N1.
The voltage output to the node N1 is charged in the capacitor C2, and the gate voltage of the twelfth transistor T12 is increased according to the charging voltage of the capacitor C2 to be input to the input terminal IN. It is possible to charge the output and the capacitor C2 to the node N1 without causing a loss in the output signal Gout (N-1) of the preceding resistor.

이상에서 상세히 설명한 바와 같이 본 발명은 복수 개가 종속 연결되어 시프트 레지스터를 구성하는 레지스터의 입력부 구조를 개선하여 입력신호를 입력할 경우에 손실이 발생됨이 없이 입력할 수 있도록 하는 것으로서 동작의 신뢰성을 향상시키고 트랜지스터의 열화가 진행되거나 공정의 이상으로 트랜지스터의 성능이 저하되어도 신뢰성 있는 동작 특성을 확보하여 동작 수명을 연장시킬 수 있다.As described in detail above, the present invention improves the reliability of an operation by improving the structure of an input unit of a register, in which a plurality of cascades are connected, so that a loss can be input when an input signal is input. Even if the transistor deteriorates or the performance of the transistor deteriorates due to an abnormal process, reliable operating characteristics can be secured to extend the operating life.

Claims (4)

복수 개가 종속 연결로 시프트 레지스터를 구성하여 소정의 구동신호를 순차적으로 시프트시키는 레지스터로서, 전단의 레지스터가 출력하는 출력신호를 입력단자로 입력하여 노드에 공급하는 입력부와, 상기 노드에 공급된 신호를 클럭신호에 따라 다음 단의 레지스터로 출력하는 출력부와, 다음 단의 레지스터가 출력하는 출력신호에 따라 상기 출력부를 리세트시키는 출력 리세트부를 포함하는 레지스터에 있어서,A register for shifting a predetermined drive signal sequentially by forming a shift register with a plurality of cascaded connections, comprising: an input unit for inputting an output signal output from a preceding register to an input terminal and supplying the signal to a node; A register comprising an output section for outputting to a register of a next stage in accordance with a clock signal, and an output reset section for resetting the output section in accordance with an output signal outputted by a register of a next stage. 상기 입력부는;The input unit; 상기 입력단자에, 제 1 트랜지스터의 게이트 및 드레인과 제 2 트랜지스터의 드레인이 공통으로 접속되어 상기 제 1 트랜지스터의 소스가 상기 제 2 트랜지스터의 게이트에 접속되고, 상기 제 2 트랜지스터의 게이트 및 소스의 사이에 커패시터가 접속되어 상기 제 2 트랜지스터의 소스와 상기 커패시터의 접속점이 상기 노드에 접속되는 레지스터.A gate and a drain of the first transistor and a drain of the second transistor are commonly connected to the input terminal so that the source of the first transistor is connected to the gate of the second transistor and between the gate and the source of the second transistor. And a capacitor connected to the node of the second transistor and a connection point of the capacitor to the node. 복수 개가 종속 연결로 시프트 레지스터를 구성하여 소정의 구동신호를 순차적으로 시프트시키는 레지스터로서, 전단의 레지스터가 출력하는 출력신호를 입력단자로 입력하여 노드에 공급하는 입력부와, 상기 노드에 공급된 신호를 클럭신호에 따라 다음 단의 레지스터로 출력하는 출력부와, 다음 단의 레지스터가 출력하는 출력신호에 따라 상기 출력부를 리세트시키는 출력 리세트부를 포함하는 레지스터에 있어서,A register for shifting a predetermined drive signal sequentially by forming a shift register with a plurality of cascaded connections, comprising: an input unit for inputting an output signal output from a preceding register to an input terminal and supplying the signal to a node; A register comprising an output section for outputting to a register of a next stage in accordance with a clock signal, and an output reset section for resetting the output section in accordance with an output signal outputted by a register of a next stage. 상기 입력부는;The input unit; 상기 입력단자가 제 11 트랜지스터의 게이트에 접속되고, 제 2 전원전압 입력단자가 상기 제 11 트랜지스터의 드레인 및 제 12 트랜지스터의 드레인에 접속되며, 상기 제 11 트랜지스터의 소스가 상기 제 12 트랜지스터의 게이트에 접속되며, 제 12 트랜지스터의 게이트와 소스의 사이에 커패시터가 접속되며, 상기 제 12 트랜지스터의 소스와 상기 커패시터의 접속점이 상기 노드에 접속되는 레지스터.The input terminal is connected to the gate of the eleventh transistor, the second power supply voltage input terminal is connected to the drain of the eleventh transistor and the drain of the twelfth transistor, and the source of the eleventh transistor is connected to the gate of the twelfth transistor. And a capacitor is connected between a gate and a source of the twelfth transistor, and a connection point of the source of the twelfth transistor and the capacitor is connected to the node. 복수 개가 종속 연결로 시프트 레지스터를 구성하여 소정의 구동신호를 순차적으로 시프트시키는 레지스터로서, 전단의 레지스터가 출력하는 출력신호를 입력단자로 입력하여 노드에 공급하는 입력부와, 상기 노드에 공급된 신호를 클럭신호에 따라 다음 단의 레지스터로 출력하는 출력부와, 다음 단의 레지스터가 출력하는 출력신호에 따라 상기 출력부를 리세트시키는 출력 리세트부를 포함하는 레지스터에 있어서,A register for shifting a predetermined drive signal sequentially by forming a shift register with a plurality of cascaded connections, comprising: an input unit for inputting an output signal output from a preceding register to an input terminal and supplying the signal to a node; A register comprising an output section for outputting to a register of a next stage in accordance with a clock signal, and an output reset section for resetting the output section in accordance with an output signal outputted by a register of a next stage. 상기 입력부는;The input unit; 상기 입력단자가 제 21 트랜지스터의 게이트에 접속되고, 상기 제 21 트랜지스터의 드레인 및 제 22 트랜지스터의 드레인에 제 2 전원전압 입력단자가 접속되며, 상기 제 21 트랜지스터의 소스가 상기 제 22 트랜지스터의 게이트에 접속되며, 상기 제 22 트랜지스터의 게이트와 소스의 사이에 커패시터가 접속되어 상기 제 22 트랜지스터의 소스와 상기 커패시터의 접속점이 상기 노드에 접속되는 레지스터.The input terminal is connected to the gate of the twenty-first transistor, the second power supply voltage input terminal is connected to the drain of the twenty-first transistor and the drain of the twenty-second transistor, and the source of the twenty-first transistor is connected to the gate of the twenty-second transistor. And a capacitor is connected between the gate and the source of the twenty-second transistor so that a connection point of the source and the capacitor of the twenty-second transistor is connected to the node. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 출력부가 출력하는 신호에 따라 상기 커패시터의 충전전압을 방전시켜 상기 입력부를 리세트시키는 제 6 트랜지스터를 더 포함하는 레지스터.And a sixth transistor configured to discharge the charging voltage of the capacitor to reset the input unit according to a signal output from the output unit.
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