KR100929631B1 - Manufacturing method of MOSFET device - Google Patents
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Abstract
본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 형성하는 단계와, 상기 게이트 하드마스크막과 게이트 도전막을 식각하여 상기 게이트 절연막을 노출시키는 단계와, 상기 실리콘기판이 노출되도록 게이트 절연막을 과도 식각하는 단계와, 상기 게이트 절연막이 과도 식각된 기판 결과물에 대해 SEG 공정을 수행하여 상기 기판 결과물 상에 선택적으로 에피 실리콘막을 형성하는 단계 및 상기 에피 실리콘막을 산화시키는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a MOSFET device. The disclosed method includes forming a gate insulating film, a gate conductive film and a gate hard mask film on a silicon substrate, etching the gate hard mask film and the gate conductive film to expose the gate insulating film, and the silicon substrate. Over-etching the gate insulating film so that the gate insulating film is exposed, performing a SEG process on the substrate product over-etched with the gate insulating film to selectively form an epi silicon film on the substrate product, and oxidizing the epi silicon film. It is characterized by including.
Description
도 1은 종래의 기술에 따른 문제점을 보여주는 모스펫 소자의 단면도.1 is a cross-sectional view of a MOSFET device showing a problem according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.Figure 2a to 2d is a cross-sectional view for each process for explaining the manufacturing method of the MOSFET device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
210: 실리콘기판 230: 게이트 절연막210: silicon substrate 230: gate insulating film
235: 에피 실리콘막 236: 산화 처리된 에피 실리콘막235: epi silicon film 236: oxidized epi silicon film
248: 폴리실리콘막 249: 금속계열의 막248: polysilicon film 249: metal film
250: 게이트 도전막 260: 게이트 하드마스크막250: gate conductive film 260: gate hard mask film
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 안정적인 게이트 절연막을 형성하여 소자의 리프레쉬 특성을 향상시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a MOSFET device, and more particularly, to a method for manufacturing a MOSFET device that can improve the refresh characteristics of the device by forming a stable gate insulating film.
최근 개발되는 고집적 모스펫 소자의 디자인 룰이 급격히 감소됨에 따라 그에 대응하는 셀 트랜지스터의 채널길이도 매우 감소되고 있는 실정이다. 그 결과, 최근 소자의 개발 공정에 있어서, 가장 중요한 사항으로 캐패시터(capacitor)의 리프레쉬(refresh) 시간을 개선하여 데이타 유지 시간(data retention time)을 증가시킬 수 있는 모스펫 소자의 구현이 진행되고 있다.As the design rule of the recently developed highly integrated MOSFET device is rapidly reduced, the channel length of the corresponding cell transistor is also greatly reduced. As a result, in the device development process, a MOSFET device capable of increasing data retention time by improving a refresh time of a capacitor has been progressed as the most important matter.
특히, 디램(DRAM)과 같은 휘발성 메모리 소자의 경우는 주기적인 리프레쉬는 소자의 제조 공정에서 대단히 중요한 역할을 하고 있으며, 이러한 사항은 소자의 개발에서 양산으로 이관되는 시점에 있어서 대단히 중요한 역할을 한다.In particular, in the case of volatile memory devices such as DRAM, periodic refresh plays a very important role in the manufacturing process of the device, which plays an important role in the point of transition from development of the device to mass production.
일반적으로, 데이타 유지 시간은 여러 가지 공정의 파라미터(parameter)에 많은 영향을 받고 있는데, 가장 많은 영향을 받는 부분은 게이트 절연막의 특성에 많은 영향을 받고 있는 실정이다.In general, the data retention time is greatly influenced by the parameters of various processes, and the most affected part is affected by the characteristics of the gate insulating film.
특히, 게이트 식각 공정 중에서 과도 식각(over etch)을 진행함에 따라, 도 1에 도시된 바와 같이, 게이트 절연막(130) 부분이 식각 데미지(etch damage)를 받게 되는데, 이와 같이, 데미지를 받은 게이트 절연막 부분은 전자-홀(electron-hole)을 쉽게 생성하는 결함 원인(defect source)으로 작용하여 캐패시터(capacitor)의 누설 전류를 발생시키는 GIDL(Gate induced Drain Laekage) 현상을 유발시켜 소자의 리프레쉬(refresh) 시간을 감소시키고 있다.In particular, as the overetch is performed during the gate etching process, as shown in FIG. 1, the portion of the
미설명된 도면 부호 110은 실리콘기판을, 120은 소자분리막을, 150은 게이트 도전막을, 160은 게이트 하드마스크막을, 170은 게이트를 각각 나타낸다.
본 발명에서는 게이트 절연막의 데미지에 의한 GIDL 현상을 방지하여 소자의 리프레쉬 특성을 향상시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a MOSFET device that can improve the refresh characteristics of the device by preventing the GIDL phenomenon due to damage of the gate insulating film.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 형성하는 단계; 상기 게이트 하드마스크막과 게이트 도전막을 식각하여 상기 게이트 절연막을 노출시키는 단계; 상기 실리콘기판이 노출되도록 게이트 절연막을 과도 식각하는 단계; 상기 게이트 절연막이 과도 식각된 기판 결과물에 대해 SEG 공정을 수행하여 상기 기판 결과물 상에 선택적으로 에피 실리콘막을 형성하는 단계; 및 상기 에피 실리콘막을 산화시키는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention, forming a gate insulating film, a gate conductive film and a gate hard mask film on a silicon substrate; Etching the gate hard mask layer and the gate conductive layer to expose the gate insulating layer; Overetching the gate insulating film to expose the silicon substrate; Selectively forming an epitaxial silicon film on the substrate product by performing an SEG process on the substrate product over-etched with the gate insulating film; And oxidizing the epi silicon film.
여기서, 상기 게이트 절연막의 과도 식각은, 상기 실리콘기판 상에 형성된 게이트 절연막 부분이 제거됨과 동시에 상기 게이트 도전막의 안쪽 부분으로 90∼110Å 만큼 리세스되도록 수행하는 것을 포함한다.The over-etching of the gate insulating layer may include performing a portion of the gate insulating layer formed on the silicon substrate to be recessed by 90 to 110 占 to the inner portion of the gate conductive layer.
상기 게이트 절연막의 과도 식각은, BOE 용액과 D.I Water의 혼합 비율이 300:1인 용액으로 수행하는 것을 포함한다.Transient etching of the gate insulating film includes performing with a solution in which the mixing ratio of BOE solution and D.I Water is 300: 1.
상기 에피 실리콘막은 SiH2Cl2과 HCl 가스를 이용해서 형성하는 것을 포함한다.The epi silicon film includes a SiH 2 Cl 2 and HCl gas.
상기 에피 실리콘막은 15∼25Å 두께로 형성하는 것을 포함한다.The epi silicon film includes a thickness of 15 to 25 microns.
상기 에피 실리콘막의 산화 처리는, 열산화공정으로 수행하는 것을 포함한다.The oxidation treatment of the epi silicon film includes performing a thermal oxidation process.
상기 열산화공정은 800∼900℃의 온도에서 수행하는 것을 포함한다.The thermal oxidation process includes performing at a temperature of 800 ~ 900 ℃.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 에피택셜 성장(Seletive Epitaxial Glowth: 이하, SEG) 공정을 수행하여 게이트 물질 식각시 식각 데미지를 받는 게이트 절연막 상에 에피 실리콘막을 형성한 후, 상기 에피 실리콘막을 산화 처리시켜, 이를 통해, 게이트 절연막을 재형성하는 것을 특징으로 한다.First, the technical principles of the present invention will be described. After the epitaxial growth (SEG) process is performed, an epi silicon film is formed on the gate insulating film subjected to etching damage when the gate material is etched. By oxidation treatment, through this, it is characterized in that the gate insulating film is reformed.
이와 같이, 산화처리된 에피 실리콘막으로 게이트 절연막을 재형성함으로써, 안정적인 게이트 절연막을 형성할 수 있게 되어, 이를 통해, 게이트 물질 식각시 데미지 받은 게이트 절연막으로 인한 GIDL(Gate induced Drain Laekage) 현상을 방지할 수 있게 되어 소자의 리프레쉬 특성을 향상시킬 수 있다.As such, by forming the gate insulating layer again by using the oxidized epi silicon layer, a stable gate insulating layer can be formed, thereby preventing a gate induced drain lamination (GIDL) phenomenon due to the damaged gate insulating layer when the gate material is etched. This makes it possible to improve the refresh characteristics of the device.
자세하게는, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기로 한다.In detail, a method of manufacturing a MOSFET device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2D.
도 2a를 참조하면, 실리콘기판(210) 상에 산화막 계열의 게이트 절연막(230)과 폴리실리콘막(248) 및 금속계열의 막(249)의 적층으로 이루어진 게이트 도전막(250), 그리고, 질화막 계열의 게이트 하드마스크막(260)을 차례로 형성한 후, 상기 게이트 하드마스크막(260)과 게이트 도전막(250)을 식각하여 게이트 절연막(230) 부분을 노출시킨다.Referring to FIG. 2A, a gate
이때, 상기 게이트 하드마스크막(260) 및 게이트 도전막(250) 식각시 게이트 절연막(230)의 일부분에 식각 데미지가 발생하게 된다.In this case, an etching damage occurs on a portion of the
도 2b를 참조하면, 상기 실리콘기판이 노출되도록 게이트 절연막을 BOE 용액과 D.I Water의 혼합 비율이 300:1인 용액으로 식각하여 게이트 하드마스크막(260)과 게이트 도전막(250) 식각시 데미지 받은 게이트 절연막 부분을 포함한 실리콘기판 상에 형성된 게이트 절연막 부분을 제거한다.Referring to FIG. 2B, the gate insulating layer is etched with a solution having a mixing ratio of BOE solution and DI water of 300: 1 so that the silicon substrate is exposed, and thus the gate
이때, 상기 게이트 절연막 식각시 과도 식각(over etch)을 진행하여 게이트 절연막이 게이트 도전막(250)의 안쪽 부분으로 90∼110Å 만큼 리세스(recess) 되도록 수행한다.In this case, an overetch is performed when the gate insulating layer is etched so that the gate insulating layer is recessed by 90 to 110 Å to an inner portion of the gate
도 2c를 참조하면, 상기 게이트 절연막이 과도 식각된 기판 결과물에 대해 SEG 공정을 수행하여 상기 기판 결과물 상에, 바람직하게는, 실리콘기판(210)과 게이트 도전막(250) 부분에 선택적으로 에피 실리콘막(235)을 15∼25Å 두께로 형성한다.Referring to FIG. 2C, an epitaxial silicon layer is selectively epitaxially formed on a
이때, 상기 SEG 공정은 750℃의 온도에서 SiH2Cl2과 HCl 가스를 사용하여 수행한다.At this time, the SEG process is performed using SiH 2 Cl 2 and HCl gas at a temperature of 750 ℃.
도 2d를 참조하면, 상기 에피 실리콘막(235)에 대해 800∼900℃의 온도에서 열산화공정을 수행하여 상기 에피 실리콘막을 산화처리 시킨다.Referring to FIG. 2D, a thermal oxidation process is performed on the
이처럼, 상기 산화처리된 에피 실리콘막(236)은 산화막의 특성을 갖게 되면서, 이를 통해, 산화처리된 에피 실리콘막(236)은 게이트 절연막의 역할을 수행하게 되어, 게이트 절연막의 재형성을 이룰 수 있다.As such, while the oxidized
전술한 바와 같이, 본 발명은, 게이트 절연막의 과도 식각을 진행하여 게이트 하드마스크막 및 게이트 도전막 식각시 식각 데미지를 받은 게이트 절연막 부분을 제거하고 나서, SEG 공정을 통해 에피 실리콘막을 형성한 후, 이를 산화처리 시킴으로써, 프레쉬(fresh)한 게이트 절연막의 재형성을 이루게 됨에 따라, 이를 통해, 게이트 물질, 즉, 게이트 하드마스크막과 게이트 도전막의 식각시 식각 데미지를 받은 게이트 절연막에 의한 GIDL 현상을 방지할 수 있게 된다.As described above, according to the present invention, after the over-etching of the gate insulating film is performed to remove the gate insulating film portion subjected to the etching damage during the etching of the gate hard mask film and the gate conductive film, the epi silicon film is formed through the SEG process. By oxidizing this, the fresh gate insulating film is reformed, thereby preventing the GIDL phenomenon due to the gate material, that is, the gate insulating film subjected to etching damage during the etching of the gate hard mask film and the gate conductive film. You can do it.
따라서, 본 발명은 게이트 절연막의 재형성으로 인해 GIDL 현상을 방지하게 되면서 소자의 리프레쉬 특성을 향상시킬 수 있게 된다.Accordingly, the present invention can improve the refresh characteristics of the device while preventing the GIDL phenomenon due to the reforming of the gate insulating film.
결과적으로, 본 발명은 SEG 공정 및 열산화공정을 통하여 게이트 절연막을 재형성함에 따라, 게이트 물질 식각시 게이트 끝단 부분의 게이트 절연막에 발생된 식각 데미지에 의한 현상들을 방지할 수 있게 되어, 이에 따라, 소자의 성능 향상을 기대할 수 있게 된다.As a result, according to the present invention, as the gate insulating film is re-formed through the SEG process and the thermal oxidation process, it is possible to prevent phenomena due to the etching damage generated in the gate insulating film at the gate end portion during the etching of the gate material. The performance of the device can be expected.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture a MOSFET device according to an exemplary embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은, 게이트 절연막이 과도 식각된 실리콘기판에 대 해 선택적 에피택셜 성장(Seletive Epitaxial Glowth: SEG) 공정을 수행하여 에피 실리콘막을 형성한 후, 상기 에피 실리콘막을 산화 처리시켜, 이를 통해, 게이트 절연막을 재형성함으로써, 안정적인 게이트 절연막을 형성할 수 있게 되어, 게이트 물질 식각시 데미지 받은 게이트 절연막으로 인한 GIDL(Gate induced Drain Laekage) 현상을 방지할 수 있게 되어 소자의 리프레쉬 특성을 향상시킬 수 있다.As described above, according to the present invention, an epitaxial silicon film is formed by performing a selective epitaxial growth (SEG) process on a silicon substrate over-etched with a gate insulating film, and then oxidizing the episilicon film, As a result, the gate insulating layer can be formed to form a stable gate insulating layer, thereby preventing a gate induced drain lamination (GIDL) phenomenon due to the damaged gate insulating layer when etching the gate material, thereby improving the refresh characteristics of the device. You can.
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- 2007-02-15 KR KR1020070016257A patent/KR100929631B1/en not_active IP Right Cessation
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