KR100928100B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 컨택홀(contact hole)의 RIE(Reactive Ion Etching) 공정의 마진(margin)을 확보함과 동시에 소자 특성을 향상시킬 수 있도록, 각종 반도체 소자가 형성된 실리콘 서브스트레이트와, 상기 실리콘 서브스트레이트 위에 형성된 일정 두께의 제1배선간 절연막과, 상기 제1배선간 절연막 위에 형성된 다수의 배선패턴과, 상기 배선패턴중 특정 배선패턴 위에 형성된 일정두께의 금속층과, 상기 특정 배선패턴을 제외한 나머지 배선패턴 위에 형성된 일정두께의 절연막과, 상기 배선패턴을 덮되, 상기 특정 배선패턴 위의 금속층은 상부로 노출되도록 컨택홀이 형성된 제2배선간 절연막을 포함하여 이루어진 것을 특징으로 한다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, in which various semiconductor elements are formed so as to secure a margin of a RIE (Reactive Ion Etching) process of a contact hole, A plurality of wiring patterns formed on the insulating film between the first wirings; a metal layer having a predetermined thickness formed on the specific wiring pattern among the wiring patterns; An insulating film having a predetermined thickness formed on the wiring patterns other than the specific wiring pattern and a second inter-wiring insulating film covering the wiring pattern and having the contact hole formed so as to expose the metal layer on the specific wiring pattern. .

컨택홀, 배선패턴, 금속층Contact holes, wiring patterns, metal layers

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

도1은 종래의 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor device.

도2는 본 발명에 의한 반도체 장치를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor device according to the present invention.

도3a 내지 도3g는 본 발명에 의한 반도체 장치의 제조 방법을 도시한 순차 설명도이다.3A to 3G are sequential explanatory diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

2; 실리콘 서브스트레이트 4; 제1배선간 절연막2; Silicon substrate 4; The first inter-

6; 배선패턴 8; 절연막6; Wiring pattern 8; Insulating film

10; 금속층 12; 제2배선간 절연막10; Metal layer 12; The second inter-

14; 컨택홀14; Contact hole

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 컨택홀(contact hole)의 RIE(Reactive Ion Etching) 공정의 마진(margin)을 확보함과 동시에 소자 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.[0001] The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device capable of securing a margin of a RIE (Reactive Ion Etching) process of a contact hole, And a manufacturing method thereof.

도1을 참조하면, 종래의 반도체 장치가 도시되어 있다.Referring to Figure 1, a conventional semiconductor device is shown.

도시된 바와 같이 종래 반도체 장치는 각종 소자가 형성된 실리콘 서브스트레이트(2')와, 상기 실리콘 서브스트레이트(2')의 상면에 형성된 제1배선간 절연막(4')과, 상기 제1배선간 절연막(4') 위에 형성된 다수의 배선패턴(6')과, 상기 다수의 배선패턴(6')을 덮되, 상기 배선패턴(6')중 소정 배선패턴(6')이 상부로 오픈되도록 컨택홀(10')이 형성된 제2배선간 절연막(8')으로 이루어져 있다.As shown in the drawing, a conventional semiconductor device includes a silicon substrate 2 'on which various devices are formed, a first inter-wire insulation film 4' formed on the upper surface of the silicon substrate 2 ' A plurality of wiring patterns 6 'formed on the wiring pattern 6' and a plurality of wiring patterns 6 'covering the plurality of wiring patterns 6' And a second inter-wiring insulating film 8 'on which the first interconnection line 10' is formed.

이러한 종래의 컨택홀(10') 제조 방법은 통상 실리콘 서브스트레이트(2') 위에 제1배선간 절연막(4')을 형성하는 단계와, 상기 제1배선간 절연막(4') 위에 금속 배선막(도시되지 않음)을 형성하는 단계와, 상기 금속 배선막을 패터닝하여 다수의 배선패턴(6')을 형성하는 단계와, 상기 다수의 배선패턴(6')을 제2배선간 절연막(8')으로 덮는 단계와, 상기 제2배선간 절연막(8')의 소정 영역을 RIE 공정에 의해 컨택홀(10')을 형성시켜, 소정 배선패턴(6')이 상기 컨택홀(10')을 통하여 외부로 노출되도록 하는 단계로 이루어져 있다.The conventional method for manufacturing the contact hole 10 'generally includes the steps of forming a first inter-wire insulating film 4' on a silicon substrate 2 ', forming a first inter-wire insulating film 4' (6 ') by patterning the metal interconnection film; forming a plurality of interconnection patterns (6') on the second inter-wire insulation film (8 '); (10 ') is formed in a predetermined region of the second inter-wire insulation film (8') by an RIE process so that a predetermined wiring pattern (6 ') is formed on the contact hole And then exposed to the outside.

그러나, 상술한 바와 같이 종래의 컨택홀은 통상 제2배선간 절연막을 RIE 공정에 의해 형성하는데, 이때 EPD(End Point Detect)를 이용한 에치(Etch)가 아닌 시간 에치(time etch)를 이용함으로써, 오버 에치(over etch) 또는 언더 에치(under etch)가 되어 마진(margin) 확보가 굉장히 어려워지는 문제가 있다. 이 와 같은 오버 에치 또는 언더 에치는 소자 특성을 현저히 저하시킴으로써 이를 개선시킬 필요가 있다. 도면중 하부 점선이 오버 에치 상태를 도시한 것으로, 상부 점선이 언더 에치 상태를 도시한 것이다. However, as described above, in the conventional contact hole, the second inter-wire insulating film is usually formed by the RIE process. At this time, by using the time etch instead of the etch using the EPD (End Point Detect) There is a problem in that over etch or under etch becomes very difficult to secure a margin. It is necessary to improve the over-etching or under-etching characteristics by significantly lowering the device characteristics. The lower dotted line in the figure shows the over-etched state, and the upper dotted line shows the under-etched state.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로, 본 발명의 목적은 컨택홀(contact hole)의 RIE(Reactive Ion Etching) 공정의 마진(margin)을 확보함과 동시에 소자 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of securing a margin of a reactive ion etching (RIE) process of a contact hole, A semiconductor device and a method of manufacturing the same.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 장치는 각종 반도체 소자가 형성된 실리콘 서브스트레이트와, 상기 실리콘 서브스트레이트 위에 형성된 일정 두께의 제1배선간 절연막과, 상기 제1배선간 절연막 위에 형성된 다수의 배선패턴과, 상기 배선패턴중 특정 배선패턴 위에 형성된 일정두께의 금속층과, 상기 특정 배선패턴을 제외한 나머지 배선패턴 위에 형성된 일정두께의 절연막, 및 상기 배선패턴을 덮되, 상기 특정 배선패턴 위의 금속층은 상부로 노출되도록 컨택홀이 형성된 제2배선간 절연막을 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a silicon substrate having various semiconductor elements formed thereon; a first inter-wire insulating film having a predetermined thickness formed on the silicon substrate; A metal layer having a predetermined thickness formed on a specific wiring pattern of the wiring pattern; an insulating film having a predetermined thickness formed on the wiring pattern other than the specific wiring pattern; and a metal layer covering the wiring pattern, And a second inter-wiring insulating film having a contact hole formed to be exposed to the upper portion.

여기서, 상기 금속층은 알루미늄(Al)과, 상기 알루미늄 위에 증착된 Ti/TiN으로 이루어질 수 있다.Here, the metal layer may be made of aluminum (Al) and Ti / TiN deposited on the aluminum.

또한, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막중 선택된 어느 하나에 의해 형성됨이 바람직하다. Preferably, the insulating film is formed of a silicon nitride film or a silicon oxide film.                     

또한, 상기 금속층은 두께가 1000~2000Å 이내로 형성됨이 바람직하다.The metal layer may have a thickness of 1000 to 2000 Å or less.

더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 장치의 제조 방법은 실리콘 서브스트레이트에 각종 반도체 소자를 형성하고, 그 위에 일정 두께의 제1배선간 절연막을 형성하며, 상기 제1배선간 절연막 위에 배선패턴 형성을 위한 일정두께의 금속막을 형성하며, 상기 금속막 위에 일정두께의 절연막을 형성하는 단계와, 상기 절연막의 상부에 포토 패턴을 형성하고, 에칭하여 일정영역의 금속막이 노출되도록 하는 단계와, 상기 절연막 및 노출된 금속막의 표면에 일체의 금속층을 증착하는 단계와, 상기 금속막 위의 금속층만 남고 나머지 절연막 위의 금속층은 제거하는 단계와, 상기 금속막을 패터닝하여 다수의 배선패턴이 되도록 하되, 상기 배선패턴중 특정 배선패턴에는 상기 금속층이 잔존하도록 하고, 나머지 배선패턴 위에는 절연막이 잔존하도록 하는 단계와, 상기 모든 배선패턴, 금속층 및 절연막이 덮히도록 일정 두께의 제2배선간 절연막을 형성하는 단계, 및 상기 제2배선간 절연막에 RIE(Reactive Ion Etching) 공정을 수행하여 상기 특정 배선패턴 위의 금속층이 노출되도록 컨택홀을 형성하는 단계로 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a semiconductor device on a silicon substrate; forming an insulating film between the first interconnection with a predetermined thickness on the semiconductor substrate; Forming a metal film having a predetermined thickness for forming a wiring pattern on the insulating film, forming an insulating film having a predetermined thickness on the metal film, forming a photo pattern on the insulating film, and etching the exposed metal film to expose the metal film in a predetermined region Depositing an integral metal layer on the surface of the insulating film and the exposed metal film; removing the metal layer on the remaining insulating film while leaving only the metal layer on the metal film; and patterning the metal film to form a plurality of wiring patterns The metal layer is left in a specific wiring pattern of the wiring pattern, Forming a second inter-wire insulating film having a predetermined thickness so as to cover all the wiring patterns, the metal layer, and the insulating film; and performing an RIE (Reactive Ion Etching) process on the second inter-wire insulating film, And forming a contact hole to expose the metal layer on the specific wiring pattern.

이와 같이 하여 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 컨택홀 형성을 위한 RIE 공정의 마진을 충분히 확보할 수 있는 장점이 있고, 이에 따라 소자 특성을 향상시킬 수 있는 장점이 있다.As described above, the semiconductor device and the method for fabricating the same according to the present invention have an advantage that the margin of the RIE process for forming the contact hole can be sufficiently secured, thereby improving the device characteristics.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도2를 참조하면, 본 발명에 의한 반도체 장치가 도시되어 있다.Referring to FIG. 2, a semiconductor device according to the present invention is shown.

도시된 바와 같이 각종 반도체 소자가 형성된 실리콘 서브스트레이트(2)가 구비되어 있고, 상기 실리콘 서브스트레이트(2) 위에는 일정 두께의 제1배선간 절연막(4)이 형성되어 있다. 또한, 상기 제1배선간 절연막(4) 위에는 다수의 배선패턴(6)이 형성되어 있으며, 상기 배선패턴(6)중 특정 배선패턴(6) 위에는 일정두께의 금속층(10)이 형성되어 있고, 상기 특정 배선패턴(6)을 제외한 나머지 배선패턴(6) 위에는 일정두께의 절연막(8)이 형성되어 있다. 더불어, 상기 모든 배선패턴(6)을 제2배선간 절연막(12)이 덮되, 상기 특정 배선패턴(6) 위의 금속층(10)은 상부로 노출되도록 상기 제2배선간 절연막(12)에는 컨택홀(14)이 형성되어 있다.As shown in the figure, a silicon substrate 2 on which various semiconductor devices are formed is provided. On the silicon substrate 2, a first inter-wiring insulating film 4 having a predetermined thickness is formed. A plurality of wiring patterns 6 are formed on the first interwiring insulating film 4. A metal layer 10 having a predetermined thickness is formed on the specific wiring pattern 6 of the wiring patterns 6, An insulating film 8 of a certain thickness is formed on the remaining wiring patterns 6 except the specific wiring pattern 6. [ In addition, all of the wiring patterns 6 are covered with the second inter-wire insulating film 12, and the metal layer 10 on the specific wiring pattern 6 is exposed to the top, A hole 14 is formed.

여기서, 상기 금속층(10)은 통상적인 알루미늄(Al), 상기 알루미늄 위에 증착된 티타늄/티타늄 나이트라이드(Ti/TiN)으로 이루어질 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.Here, the metal layer 10 may be made of conventional aluminum (Al) and titanium / titanium nitride (Ti / TiN) deposited on the aluminum, but the present invention is not limited thereto.

또한, 상기 절연막(8)은 실리콘 질화막 또는 실리콘 산화막중 선택된 어느 하나에 의해 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.The insulating film 8 may be formed of any one selected from a silicon nitride film and a silicon oxide film, but the present invention is not limited thereto.

더불어, 상기 절연막(8)(질화막 또는 산화막) 또는 금속층(10)은 두께를 1000~2000Å 이내로 형성함이 바람직하다. In addition, it is preferable that the insulating film 8 (nitride film or oxide film) or the metal layer 10 has a thickness of 1000 to 2000 Å or less.                     

이와 같이 하여 본 발명에 의한 반도체 소자의 컨택홀(14) 구조에 의하면, 컨택홀(14) 하부에 일정두께의 금속층(10)이 형성되어 있음으로써, 비록 상기 배선패턴(6)이 오버 에치되거나 언더 에치될 경우라 하더라도, 결국 상기 금속층(10)은 제2배선간 절연막(12)을 통해 노출됨으로써, 소자 특성이 저하되지 않게 된다.
According to the structure of the contact hole 14 of the semiconductor device according to the present invention, since the metal layer 10 having a predetermined thickness is formed under the contact hole 14, the wiring pattern 6 is over-etched The metal layer 10 is exposed through the second inter-wire insulating film 12 even if it is under-etched, so that the device characteristics are not degraded.

도3a 내지 도3g를 참조하면, 본 발명에 의한 반도체 소자의 컨택홀(14) 제조 방법이 도시되어 있다.3A to 3G, a method of manufacturing a contact hole 14 of a semiconductor device according to the present invention is shown.

먼저 도3a에 도시된 바와 같이, 실리콘 서브스트레이트(2)에 각종 반도체 소자(도시되지 않음)를 형성하고, 그 위에 일정 두께의 제1배선간 절연막(4)을 형성하며, 상기 제1배선간 절연막(4) 위에 배선패턴(6) 형성을 위한 일정두께의 금속막(18)을 형성하며, 상기 금속막(18)
First, as shown in FIG. 3A, various semiconductor elements (not shown) are formed on a silicon substrate 2, a first inter-wiring insulating film 4 having a predetermined thickness is formed thereon, A metal film 18 having a predetermined thickness for forming the wiring pattern 6 is formed on the insulating film 4,

위에 일정두께의 절연막(8)을 형성한다. 여기서, 상기 절연막(8)은 통상적인 실리콘 산화막 또는 실리콘 질화막으로 형성가능하며, 본 발명이 이를 특정 재질로 한정하는 것은 아니다. 더불어, 상기 절연막(8)은 두께를 1000~2000Å 이내로 형성함이 바람직하다. 이와 같이 절연막(8)의 두께를 한정하는 이유는 하기할 컨택홀(14) 형성시 RIE가 효율적으로 수행되도록 하기 위함이다. An insulating film 8 having a predetermined thickness is formed. Here, the insulating film 8 may be formed of a conventional silicon oxide film or a silicon nitride film, but the present invention is not limited thereto. In addition, it is preferable that the thickness of the insulating film 8 is within 1000 to 2000 Å. The reason why the thickness of the insulating film 8 is limited as described above is that the RIE can be efficiently performed when the contact hole 14 is formed.

이어서, 도3b에 도시된 바와 같이, 상기 절연막(8)의 상부에 포토 패턴(16)을 형성하고, 에칭함으로서, 일정 영역의 절연막(8)이 제거되도록 하여, 상기 금속막(18)이 상기 포토 패턴(16) 외측으로 노출되도록 한다. 물론 이러한 공정 후에는 상기 포토 패턴(16)을 에싱 공정으로 제거한다.3B, a photolithography pattern 16 is formed on the insulating film 8 and is etched to remove the insulating film 8 in a predetermined region, And exposed to the outside of the photo pattern 16. Of course, after this process, the photopattern 16 is removed by an ashing process.

이어서, 도3c에 도시된 바와 같이, 상기 절연막(8) 및 노출된 금속막(18)의 표면에 일체의 금속층(10)을 증착한다. 즉, 단면상 대략 "T"자 형태로 금속층(10)이 증착되도록 한다. 여기서, 상기 금속층(10)은 통상적인 알루미늄(Al) 또는 티타늄/티타늄나이트라이드(Ti/TiN)로 형성함이 바람직하다.Then, as shown in FIG. 3C, an integral metal layer 10 is deposited on the surface of the insulating film 8 and the exposed metal film 18. Then, as shown in FIG. That is, the metal layer 10 is deposited in a substantially "T" shape in cross section. Here, the metal layer 10 is preferably formed of aluminum (Al) or titanium / titanium nitride (Ti / TiN).

이어서, 도3d에 도시된 바와 같이, 상기 금속막(18) 위의 금속층(10)만 남고 나머지 절연막(8) 위의 금속층(10)은 모두 제거한다. 이러한 공정은 통상적인 에치 백(etch back) 공정을 이용한다.Then, as shown in FIG. 3D, only the metal layer 10 on the metal film 18 is left, and the metal layer 10 on the remaining insulating film 8 is removed. This process uses a conventional etch back process.

이어서, 도3e에 도시된 바와 같이, 상기 금속막(18)을 패터닝하여 다수의 배선패턴(6)이 되도록 하되, 상기 배선패턴(6)중 특정 배선패턴(6)에는 상기 금속층(10)이 잔존하도록 하고, 나머지 배선패턴(6) 위에는 절연막(8)이 잔존하도록 한다.3E, the metal layer 18 is patterned into a plurality of wiring patterns 6, and the metal layer 10 is formed in the specific wiring pattern 6 of the wiring patterns 6, So that the insulating film 8 remains on the remaining wiring patterns 6. [

이어서, 도3f에 도시된 바와 같이, 상기 모든 배선패턴(6), 금속층(10) 및 절연막(8)이 덮히도록 일정 두께의 제2배선간 절연막(12)을 형성한다.Next, as shown in FIG. 3F, a second inter-wiring insulating film 12 having a predetermined thickness is formed so as to cover all the wiring patterns 6, the metal layer 10, and the insulating film 8.

마지막으로, 도3g에 도시된 바와 같이, 상기 제2배선간 절연막(12)에 RIE 공정을 수행하여 상기 특정 배선패턴(6) 위의 금속층(10)이 노출되도록 컨택홀(14)을 형성함으로써, 본 발명에 의한 컨택홀(14) 형성 공정이 완료된다.3G, the RIE process is performed on the second interwiring insulating film 12 to form the contact hole 14 so that the metal layer 10 on the specific wiring pattern 6 is exposed , The process for forming the contact hole 14 according to the present invention is completed.

이와 같이 함으로써, 본 발명에 의한 컨택홀(14) 제조 방법은 컨택홀(14) 형성을 위한 RIE 공정의 마진(margin)을 최대한 확보할 수 있게 된다. 즉, RIE에 의해 형성되는 컨택홀(14)의 깊이에 대한 마진을 충분히 확보하여, 비록 배선패턴(6)이 오버 에치되거나 언더 에치될 경우라 하더라도, 결국 금속층(10)이 제2배선간 절연막(12)을 통해 노출됨으로써, 소자 특성이 저하되지 않게 된다.By doing so, the method of manufacturing the contact hole 14 according to the present invention can maximize the margin of the RIE process for forming the contact hole 14. That is, even if the wiring pattern 6 is over-etched or under-etched, the metal layer 10 can be prevented from being damaged by the second inter- (12), the device characteristics are not degraded.

상술한 바와같이, 본 발명에 따른 반도체 장치 및 그 제조 방법은 배선패턴 위에 미리 일정두께의 금속층을 형성함으로써, 컨택홀 형성을 위한 RIE 공정의 마진을 충분히 확보할 수 있는 효과가 있고, 이에 따라 소자 특성을 향상시킬 수 있는 효과도 있다.As described above, the semiconductor device and the manufacturing method thereof according to the present invention have the effect of sufficiently ensuring the margin of the RIE process for forming the contact holes by forming the metal layer of predetermined thickness on the wiring pattern in advance. There is also an effect of improving the characteristics.

이상에서 설명한 것은 본 발명에 따른 반도체 장치 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자가라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.It is to be understood that the present invention is not limited to the above-described embodiment, but may be embodied in many other forms without departing from the spirit and scope of the invention, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

Claims (5)

실리콘 서브스트레이트;Silicon substrate; 상기 실리콘 서브스트레이트 위에 형성된 제1배선간 절연막;A first interwiring insulating film formed on the silicon substrate; 상기 제1배선간 절연막 위에 형성된 다수의 배선패턴;A plurality of wiring patterns formed on the insulating film between the first wirings; 상기 배선패턴중 특정 배선패턴 위에 형성된 금속층;A metal layer formed on a specific wiring pattern of the wiring pattern; 상기 특정 배선패턴을 제외한 나머지 배선패턴 위에만 형성된 절연막; 및,An insulating film formed only on the wiring patterns other than the specific wiring pattern; And 상기 배선패턴을 덮되, 상기 특정 배선패턴 위의 금속층은 내부에 위치된 동시에 외부로 노출되도록 하는 컨택홀을 갖는 제2배선간 절연막을 포함하여 이루어진 반도체 장치.And a second inter-wiring insulating film covering the wiring pattern, wherein the metal layer on the specific wiring pattern has a contact hole located inside and exposed to the outside. 제1항에 있어서, 상기 금속층은 알루미늄(Al)과, 상기 알루미늄 위에 증착된 Ti/TiN으로 이루어진 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the metal layer comprises aluminum (Al) and Ti / TiN deposited on the aluminum. 제1항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막중 선택된 어느 하나에 의해 형성된 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the insulating film is formed of a silicon nitride film or a silicon oxide film. 제1항에 있어서, 상기 금속층은 두께가 1000~2000Å로 형성된 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the metal layer has a thickness of 1000 to 2000 Å. 실리콘 서브스트레이트에 제1배선간 절연막을 형성하며, 상기 제1배선간 절연막 위에 배선패턴 형성을 위한 금속막을 형성하며, 상기 금속막 위에 절연막을 형성하는 단계;Forming a first inter-wire insulating film on a silicon substrate, forming a metal film for forming a wiring pattern on the first inter-wire insulating film, and forming an insulating film on the metal film; 상기 절연막의 상부에 포토 패턴을 형성하고, 에칭하여 금속막이 노출되도록 하는 단계;Forming a photo pattern on the insulating film and etching the metal film to expose the metal film; 상기 절연막 및 노출된 금속막의 표면에 일체의 금속층을 증착하는 단계;Depositing an integral metal layer on the surface of the insulating film and the exposed metal film; 상기 금속막 위의 금속층만 남고 나머지 절연막 위의 금속층은 제거하는 단계;Removing the metal layer on the remaining insulating film while leaving only the metal layer on the metal film; 상기 금속막을 패터닝하여 다수의 배선패턴이 되도록 하되, 상기 배선패턴중 특정 배선패턴에는 상기 금속층이 잔존하도록 하고, 나머지 배선패턴 위에는 절연막이 잔존하도록 하는 단계;Patterning the metal film to form a plurality of wiring patterns, wherein the metal layer remains in a specific wiring pattern of the wiring patterns, and an insulating film remains on the remaining wiring patterns; 상기 모든 배선패턴, 금속층 및 절연막이 덮히도록 제2배선간 절연막을 형성하는 단계; 및,Forming a second inter-wire insulating film so as to cover all the wiring patterns, the metal layer, and the insulating film; And 상기 제2배선간 절연막에 RIE(Reactive Ion Etching) 공정을 수행하여 상기 특정 배선패턴 위의 금속층이 노출되도록 컨택홀을 형성하는 단계로 이루어진 반도체 장치의 제조 방법.And performing a reactive ion etching (RIE) process on the second interwiring insulating film to form a contact hole to expose the metal layer on the specific wiring pattern.
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