KR100927157B1 - Probe block - Google Patents
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Abstract
Description
본 발명은 반도체 검사장치에 관한 것으로서, 특히 프로브 카드에 장착되는 프로브블록의 구조에 관한 것이다. BACKGROUND OF THE
반도체 집적회로 소자(semiconductor integrated circuit device)등의 전기 회로 소자(electrical circuit device)를 제작할 때에는 소자의 제작 공정 중, 또는 그 후에, 그리고 패키지 공정 전에 그 전체적인 또는 부분적인 전기적 특성이 설계와 일치하게 형성되었는지를 테스트한다.When fabricating an electrical circuit device, such as a semiconductor integrated circuit device, its overall or partial electrical characteristics are formed in accordance with the design during, during, or after the device fabrication process. Test to see if
이러한 테스트에 사용되는 장비가 프로브 장비(probe station)이며, 프로브 장비에는 프로브 카드(Probe card)가 장착되는데, 프로브 카드는 프로브 장비 내의 각종 전기적 신호를 측정의 대상이 되는 반도체 웨이퍼(wafer)상에 형성된 소자들의 패드(Pad)에 전달한다.The equipment used for this test is a probe station, and a probe card is equipped with a probe card, which probes various electrical signals in the probe device onto a semiconductor wafer to be measured. The pads of the formed elements are transferred.
프로브 카드는 두 부분으로 구성되는데 하나는 프로브를 구조적으로 지지하며 프로브 장비와 프로브를 연결하는 회로가 형성되어 있는 회로 기판이고, 다른 하나는 기판에 장착되는 프로브로서, 프로브는 회로 기판과 측정 대상 소자의 패드를 전기적으로 연결한다.The probe card is composed of two parts: one is a circuit board that structurally supports the probe and has a circuit connecting the probe equipment and the probe. The other is a probe mounted on the board. The probe is a circuit board and a measuring device. Electrical pads.
측정 대상 소자는 척 위에 놓이고 척이 X와 Y축 방향으로 이동하여 프로브 카드의 프로브와 측정 대상 소자의 패드가 일치되도록 한다. 그리고 척이 Z축 방향으로 이동하여 프로브와 측정 대상 소자의 패드와의 접촉이 일어난다. The element to be measured is placed on the chuck and the chuck moves in the X and Y axis directions so that the probe of the probe card and the pad of the element to be measured coincide. Then, the chuck moves in the Z-axis direction, and the contact between the probe and the pad of the element to be measured occurs.
그 후 테스트 장비에서 발생된 전기 신호가 프로브 카드의 회로 기판으로 전달되고 회로기판에서 프로브의 첨단까지 연결된 전기 배선을 통해 회로기판에서 프로브를 거쳐 측정 대상 소자로 전기 신호가 송수신됨으로써 테스트가 수행된다. Then, the electrical signal generated from the test equipment is transferred to the circuit board of the probe card, and the test is performed by transmitting and receiving the electrical signal from the circuit board to the measuring device through the electrical wiring connected from the circuit board to the tip of the probe.
최근의 반도체 소자의 전기 접점은 매우 작아져서, 수십 마이크로미터 이하의 간격으로 소자당 수십에서 수백 개씩 전기 접점을 위한 패드들이 배열되어 있는 경우가 대부분이다. In recent years, the electrical contacts of semiconductor devices have become very small, and in many cases, pads for electrical contacts are arranged at tens to hundreds per device at intervals of several tens of micrometers or less.
최근의 프로브 카드는 여러 개의 소자를 동시에 측정하기 때문에 매우 많은 개수의 프로브들을 구비하여야 하고, 소자의 패드들간의 피치가 매우 작아 대응되는 패드에 접촉되는 프로브간의 피치도 매우 작다. 그러나, 협피치(fine pictch)의 프로브블록을 구현하는 데에는 고도의 공정기술이 필요하며 비용과 구현 시간 등의 많은 문제가 존재한다. Recent probe cards measure a large number of devices at the same time, so a large number of probes must be provided, and the pitch between pads of the devices is very small, and the pitch between probes in contact with the corresponding pads is also very small. However, implementing a fine pictch probe block requires a high level of processing technology and many problems such as cost and implementation time.
도 1은 스태거드 패드 배열된 반도체 칩의 구조를 설명하는 도면이다.1 is a view for explaining the structure of a semiconductor chip arranged in a staggered pad.
인라인 패드(In-line pad) 구조의 칩은 패드들이 한 줄로 배열되어 있는 구조이다. 스태거드 패드(staggered pad) 구조의 칩(100)은 패드들(P11, P12)이 지그재그 형태로 이중 배열됨으로써 작은 크기에서 최대한의 패드들(P11, P12)을 제공하도록 최적화되어 있다. An in-line pad structure chip is a structure in which pads are arranged in a row. The
도 2는 도 1의 스태거드 패드 배열된 반도체 칩 위로 테스트를 위한 프로브 블록이 겹쳐져 있는 구조를 설명하는 도면이다. FIG. 2 is a view illustrating a structure in which a probe block for testing is overlapped on the staggered pad arrayed semiconductor chip of FIG. 1.
도 2를 참조하면, 도 1의 스태거드 패드 구조의 칩(100)의 일측에 배열된 패드들이 도시되어 있고, 그 위로 프로브블록(미도시)의 프로브들(미도시)이 삽입되는 가이드의 홀들이 패드들에 겹쳐져서 도시되어 있다.Referring to FIG. 2, pads arranged on one side of the
도 2의 스태거드 패드 구조의 칩은 패드들의 집적도를 높이기 위해서 지그재그 형상으로 패드들이 배열되어 있으며, 첫번째 열의 첫번째 패드(P11)와 두번째 열의 첫번째 패드(P21)를 중심으로 프로브들과의 연결구조가 설명된다.In the chip of the staggered pad structure of FIG. 2, pads are arranged in a zigzag shape in order to increase the density of the pads, and a connection structure of the probes with respect to the first pad P11 in the first row and the first pad P21 in the second row Is described.
첫번째 열의 첫번째 패드(P11)와 접촉하기 위하여 프로브의 제1핀부가 삽입되어 돌출되는 가이드의 상부홀(HU11)과 상부홀(HU11)의 반대쪽에서 테스트 신호를 수신하기 위하여 프로브의 제2핀부가 삽입되어 돌출되는 하부홀(HD11)과 프로브의 제1핀부와 제2핀부를 연결하는 빔부가 삽입되는 중앙홀(HC1)이 도 2에 개시된다. The first pin portion of the probe is inserted into contact with the first pad P11 in the first row so that the second pin portion of the probe is inserted in order to receive a test signal from the opposite side of the upper hole HU11 and the upper hole HU11 of the guide. 2 shows a center hole HC1 into which the lower hole HD11 protrudes and the beam part connecting the first pin part and the second pin part of the probe are inserted.
또한 동일한 구조를 가지는 프로브가 두번째 열의 첫번째 패드(P21)와 접촉하기 위하여 도시된다. 즉, 두번째 열의 첫번째 패드(P21)와 접촉하기 위한 프로브가 삽입되는 상부홀(HU21)과 하부홀(HD21) 및 중앙홀(HC2)이 도시된다. Also shown are probes with the same structure in contact with the first pad P21 in the second row. That is, the upper hole HU21, the lower hole HD21, and the central hole HC2, into which the probe for contacting the first pad P21 of the second row is inserted, are illustrated.
C11과 C21은 각각 첫번째 열의 첫번째 패드(P11)와 두번째 열의 첫번째 패드(P21)에 대응되는 각각의 프로브가 패드와 접촉하는 접촉지점(contact point)이다.C11 and C21 are contact points at which the respective probes corresponding to the first pad P11 in the first row and the first pad P21 in the second row respectively contact the pads.
만일 패드가 한줄로 배열되는 인라인 패드 구조에서 패드와 이웃한 패드 사이의 거리(피치:pitch)가 50마이크로미터라면, 각각의 패드와 접촉하는 프로브들 사이의 거리나 또는 프로브들이 삽입되는 홀들 사이의 거리도 마찬가지로 50마이크 로미터가 된다. If the distance between the pads and the adjacent pads is 50 micrometers in an inline pad structure in which the pads are arranged in a row, the distance between the probes in contact with each pad or the holes into which the probes are inserted The distance is likewise 50 micrometers.
그런데, 도 2와 같은 스태거드 패드 구조의 칩에서는 패드들이 지그재그로 엇갈려 있기 때문에 패드(P11)와 패드(P21) 사이의 거리가 인라인 패드 구조에 비하여 절반, 즉 25마이크로미터가 된다. However, in the chip of the staggered pad structure as shown in FIG. 2, since the pads are staggered, the distance between the pad P11 and the pad P21 is half, that is, 25 micrometers, compared to the inline pad structure.
따라서, 패드(P11) 및 패드(P21)에 각각 접촉하는 프로브가 삽입되는 홀들(상부홀, 하부홀 및 중앙홀 포함) 사이의 거리도 25마이크로미터가 되어, 각각의 홀들의 폭은 10마이크로미터 수준으로 매우 작아지게 되어 제작이 쉽지 않고, 홀들 사이에 남아 있는 벽의 폭(D)도 매우 작아 구조적으로 매우 약해진다는 문제가 있다. Therefore, the distance between the holes (including the upper hole, the lower hole and the center hole) into which the probes respectively contact the pad P11 and the pad P21 are inserted is also 25 micrometers, and the width of each hole is 10 micrometers. It is very difficult to manufacture because it is very small, and the width (D) of the wall remaining between the holes is also very small structurally very weak.
도 3은 도 2의 스태거드 패드 배열된 반도체 칩을 위한 프로브블록의 입체 사시도이고, 도 4는 도 3의 평면도이다. 3 is a three-dimensional perspective view of the probe block for the staggered pad arrayed semiconductor chip of FIG. 2, and FIG. 4 is a plan view of FIG. 3.
도 2에서 설명된 바와 같이, 지그재그 형태로 엇갈리게 배열된 패드들(P11, P21)을 테스트 하기 위하여, 프로브블록의 가이드에 형성되는 상부홀들(HU11, HU21)도 엇갈리게 지그재그 형태로 형성된다. 그리고, 각각의 상부홀들(HU11, HU21)에 하나씩의 프로브들(PB1, PB2)이 각각 삽입된다. 도 3에는 프로브(PB2)가 삽입되는 상부홀(HU21), 중앙홀(HC2)과 하부홀(HD2)이 개시된다. As illustrated in FIG. 2, in order to test the pads P11 and P21 staggered in a zigzag shape, the upper holes HU11 and HU21 formed in the guide of the probe block are also staggered. One probes PB1 and PB2 are inserted into the upper holes HU11 and HU21, respectively. 3 illustrates an upper hole HU21, a central hole HC2, and a lower hole HD2 into which the probe PB2 is inserted.
도 4는 도 3의 프로브블록을 위에서 본 평면도인데 패드들이 배열된 것과 동일한 방식으로 각각의 프로브가 삽입되는 홀들이 엇갈리게 지그재그 형상으로 형성된 것을 알 수 있다. FIG. 4 is a plan view of the probe block of FIG. 3 from above. It can be seen that holes in which each probe is inserted are staggered in the same manner as pads are arranged.
만일 프로브가 삽입되는 홀들 사이의 거리를 늘이기 위하여 2열로 배열된 패 드들 중 안쪽에 배열된 패드에 접촉하는 프로브들을 안쪽에 배치하고, 바깥쪽에 배열된 패드에 접촉하는 프로브들을 바깥쪽에 배치한다면, 도 4에 표시된 영역(40)은 세로방향으로 배열된 패드에 접촉하는 프로브들과 가로방향으로 윗쪽에 배열된 패드에 접촉하는 프로브들이 겹치게 되어 프로브블록을 구현할 수 없다.If the probes in contact with the pads arranged in the inner side of the pads arranged in two rows and the probes in contact with the pads arranged outward are placed outside to increase the distance between the holes into which the probes are inserted, The
따라서, 도4에 도시된 대로 프로브들을 삽입하는 홀들이 가이드에 형성되어야 하는데, 그러면 스태거드 패드 구조를 가지거나 그 이상의 복수열의 패드 배열구조를 가지는 반도체 칩을 테스트하기 위한 프로브블록의 제작이 프로브가 삽입되는 홀과 홀 사이의 거리가 매우 좁아지는 문제로 매우 어려워진다. Therefore, as shown in FIG. 4, holes for inserting probes should be formed in the guide. Then, the fabrication of the probe block for testing a semiconductor chip having a staggered pad structure or a pad array structure of a plurality of rows or more may be performed. As the distance between the hole and the hole into which is inserted becomes very narrow, it becomes very difficult.
본 발명이 이루고자하는 기술적 과제는 여러 열로 배열된 패드들에 접촉하기위해 얇은 평판형 구조의 수직형 프로브와 가이드를 이용한 협피치용 프로브블록을 제공하는데 있다.An object of the present invention is to provide a probe block for narrow pitch using a vertical probe and a guide having a thin flat structure to contact the pads arranged in a row.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로브블록은 제1핀부와 제2핀부 및 상기 제1핀부와 상기 제2핀부를 연결하는 빔부로 이루어지는 프로브와, 상기 프로브가 삽입되어 지지되는 가이드로 구성되어, 반도체칩을 검사하기 위한 프로브 카드(probe card)에 장착되는 프로브블록에 관한 것이다. Probe block according to an embodiment of the present invention for achieving the technical problem is a probe consisting of a first pin portion and a second pin portion and a beam portion connecting the first pin portion and the second pin portion, and the probe is inserted and supported The present invention relates to a probe block configured as a guide and mounted on a probe card for inspecting a semiconductor chip.
상기 가이드는, 상기 프로브의 제1핀부가 삽입되어 관통하는 복수개의 상부홀들이 형성되는 제1파트, 상기 프로브의 제2핀부가 삽입되어 관통하는 복수개의 하부홀들이 형성되는 제2파트 및 상기 제1파트와 상기 제2파트 사이에 배치되어, 상기 상부홀들과 상기 하부홀들에 삽입되는 각각의 프로브들의 빔부가 공통으로 삽입되는 중앙홀을 구비하는 제3파트를 구비하고, 상기 상부홀들과 상기 하부홀들은 상기 중앙홀의 수직방향의 연장면상에 위치한다. The guide may include a first part in which a plurality of upper holes penetrate by inserting a first pin part of the probe, and a second part in which a plurality of lower holes penetrate through a second pin part of the probe are formed. A third part disposed between the first part and the second part, the third part having a central hole in which beam portions of respective probes inserted into the upper holes and the lower holes are commonly inserted; And the lower holes are located on the extension surface in the vertical direction of the central hole.
상기 중앙홀에 빔부가 공통으로 삽입되는 프로브들이 삽입되는 상기 상부홀들과 상기 하부홀들이 각각 하나의 상부홀세트와 하부홀세트를 형성하고, 상기 프로브블록은 복수개의 상부홀세트가 상기 반도체칩의 패드들에 대응되도록 배치되고 복수개의 하부홀세트가 공간변환기의 패드들에 대응되도록 배치된다. The upper and lower holes, into which the probes are commonly inserted, are inserted into the central hole, respectively, and the upper and lower holes are respectively formed. The probe block includes a plurality of upper hole sets. The lower holes are arranged to correspond to the pads of the space transformer.
상기 상부홀세트에 속하는 상부홀들 각각의 배열방향은, 상기 반도체칩의 패드들과 대응되는 상기 제1핀부의 접촉지점들을 연결해서 형성되는 직선방향과 평행하며, 상기 하부홀세트에 속하는 하부홀들의 배열방향은 상기 상부홀들의 배열방향과 동일하다. The arrangement direction of each of the upper holes belonging to the upper hole set is parallel to the linear direction formed by connecting the contact points of the first pin part corresponding to the pads of the semiconductor chip, and the lower holes belonging to the lower hole set. The arrangement direction of the same as the arrangement direction of the upper holes.
상기 반도체칩이 스태거드 패드(staggered pad) 구조인 경우, 상기 상부홀세트 및 상기 하부홀세트는 각각 각각 2개의 상부홀들 및 하부홀들로 구성된다. 상기 중앙홀은, 상기 프로브들의 수직 방향 움직임만을 유도하기 위하여 이웃한 프로브들과의 사이가 막혀있고 상기 빔부들을 수납하는 판형상이다. When the semiconductor chip has a staggered pad structure, the upper hole set and the lower hole set are respectively composed of two upper holes and a lower hole. The central hole has a plate shape in which the beams are accommodated while being closed between neighboring probes to induce only vertical movement of the probes.
상기 중앙홀을 형성하는 제3파트는, 적어도 하나 이상의 단위부재의 결합으로 이루어진다. The third part forming the central hole is composed of at least one unit member.
상기 제1파트와 상기 제3파트가 일체로 형성되거나, 상기 제2파트와 상기 제3파트가 일체로 형성된다. 또한, 상기 제1 내지 제3파트가 일체로 형성될 수 있다. The first part and the third part are integrally formed, or the second part and the third part are integrally formed. In addition, the first to third parts may be integrally formed.
상기 중앙홀에 공통으로 수납되는 상기 빔부들은 대응되는 제1핀부들이 상기 패드에 접촉시에도 서로 전기적으로 개방된다. The beam parts commonly accommodated in the central hole are electrically opened to each other even when corresponding first pin parts contact the pad.
상기 프로브는, 상기 제1핀부 및 제2핀부와 상기 빔부가 평판형 구조이며, 상기 제1핀부와 상기 빔부가 연결되는 부분에 상기 제1핀부가 상기 상부홀의 위로 더 돌출되는 것을 방지하기 위한 걸림턱이 형성된다. The probe has a first pin portion, a second pin portion and the beam portion is a flat plate-like structure, the first pin portion and the hook portion to prevent the first pin portion from further protruding above the upper hole to the portion where the beam portion is connected The jaw is formed.
상술한 바와 같이 본 발명에 따른 프로브블록은 프로브가 매우 얇게 제작되 어도 가이드에 의해 지지되어 이웃한 홀에 삽입된 프로브와 단락되지 않고 패드에 접촉하기 때문에 협피치의 구현이 가능하며, 2열 이상 배열되는 패드들에 접촉하는 프로브블록을 제조할 때에도 가이드의 홀들 사이의 피치가 인라인 구조의 칩을 테스트 하기 위한 가이드 홀들 사이의 피치와 동일하게 제작할 수 있는 장점이 있다. As described above, even if the probe block is made very thin, the probe block is supported by the guide and contacts the pad without being short-circuited with the probe inserted into the adjacent hole. Even when manufacturing the probe block in contact with the arranged pads there is an advantage that the pitch between the holes of the guide can be made the same as the pitch between the guide holes for testing the chip of the in-line structure.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention for achieving the above technical problem, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention. do.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 5는 본 발명의 실시예에 따른 프로브블록의 가이드 홀들과 패드들의 관계를 설명하는 개념도이다.5 is a conceptual diagram illustrating a relationship between guide holes and pads of a probe block according to an exemplary embodiment of the present invention.
도 5는 스태거드 패드 배열된 반도체 칩과 반도체 칩의 테스트를 위한 본 발명의 실시예에 따른 프로브블록의 가이드 홀들을 위에서 투영한 도면이다.FIG. 5 is a view showing projections of guide holes of a probe block according to an embodiment of the present invention for testing a semiconductor chip and a staggered pad array.
도 6은 도 5의 프로브블록의 가이드와 이에 삽입되는 프로브의 구조를 설명하는 측면 단면도이다.6 is a side cross-sectional view illustrating a structure of a guide of the probe block of FIG. 5 and a probe inserted thereto.
도 7은 도 6에 도시된 가이드와 프로브의 입체 사시도이다.7 is a three-dimensional perspective view of the guide and the probe shown in FIG.
이하, 도 5 내지 도 7을 참조하여 본 발명의 실시예에 따른 프로브블록의 구 조와 동작이 설명된다. Hereinafter, the structure and operation of the probe block according to the embodiment of the present invention will be described with reference to FIGS. 5 to 7.
본 발명의 실시예에 따른 프로브블록은 프로브와 가이드로 구성된다.Probe block according to an embodiment of the present invention is composed of a probe and a guide.
프로브는 제1핀부와 제2핀부 및 상기 제1핀부와 상기 제2핀부를 연결하는 빔부로 이루어지며, 프로브는 가이드에 삽입되어 지지된다. 가이드와 프로브로 이루어지는 프로브블록은 반도체칩을 검사하기 위한 프로브 카드(probe card)에 장착된다. 본 발명의 실시예에 따른 프로브블록은 테스트 대상이 되는 반도체 칩의 패드들이 적어도 2열 이상의 패드 배열을 가지는 구조에 모두 적용될 수 있다.The probe consists of a first pin portion and a second pin portion, and a beam portion connecting the first pin portion and the second pin portion, and the probe is inserted into and supported by the guide. A probe block consisting of a guide and a probe is mounted on a probe card for inspecting a semiconductor chip. The probe block according to an embodiment of the present invention may be applied to a structure in which pads of a semiconductor chip under test have at least two rows of pad arrays.
예를 들어 Wafer Level Chip Scale Packaging(WLCSP) 구조의 칩에 적용될 수 있다. 다만, 이하에서는 설명의 편의를 위하여 패드의 배열이 2열로 되어 있는 스태거드 패드 구조를 가지는 칩을 대상으로 설명한다. For example, it can be applied to chips of Wafer Level Chip Scale Packaging (WLCSP) structure. However, hereinafter, a chip having a staggered pad structure having two rows of pads will be described for convenience of description.
본 발명의 실시예에서는 첫번째 열의 첫번째 패드(P11)와 두번째열의 첫번째 패드(P21)를 테스트하는 프로브들(PB11, PB21)이 가이드의 동일한 중앙홀에 삽입된다. 좀 더 정확히 설명하면, 프로브들(PB11, PB21)의 빔부(BPB11, BPB21)가 가이드의 중앙홀(HC1)에 공통으로 삽입되며 서로 전기적으로 연결되지 아니한다. In the embodiment of the present invention, the probes PB11 and PB21 for testing the first pad P11 in the first row and the first pad P21 in the second row are inserted into the same center hole of the guide. In more detail, the beam parts BPB11 and BPB21 of the probes PB11 and PB21 are commonly inserted into the center hole HC1 of the guide and are not electrically connected to each other.
본 발명의 실시예에 따른 프로브블록의 가이드(G)는, 프로브(PB11, PB21)의 제1핀부(UPB11, UPB21)가 삽입되어 관통하는 복수개의 상부홀들(HU11, HU21)이 형성되는 제1파트(PLT1)와, 프로브(PB11, PB21)의 제2핀부(DPB11, DPB21)가 삽입되어 관통하는 복수개의 하부홀들(HD11, HD21)이 형성되는 제2파트(PLT2) 및 제1파트(PLT1)와 제2파트(PLT2) 사이에 배치되어, 상부홀들(HU11, HU21)과 하부홀들(HD11, HD21)에 삽입되는 각각의 프로브들(PB11, PB21)의 빔부(BPB11, BPB21)가 공통으로 삽입되는 중앙홀(HC1)을 구비하는 제3파트(PLT3)를 구비한다. 그리고, 상부홀들(HU11, HU21)과 하부홀들(HD11, HD21)은 중앙홀(HC1)의 수직방향의 연장면상에 위치한다. Guide G of the probe block according to an embodiment of the present invention, the first pin portion (UPB11, UPB21) of the probe (PB11, PB21) is inserted into a plurality of upper holes (HU11, HU21) is formed The second part PLT2 and the first part through which one part PLT1 and the second pins DPB11 and DPB21 of the probes PB11 and PB21 are inserted to form a plurality of lower holes HD11 and HD21 therethrough. Beam portions BBP11 and BPB21 of the probes PB11 and PB21 disposed between the PLT1 and the second part PLT2 and inserted into the upper holes HU11 and HU21 and the lower holes HD11 and HD21, respectively. ) Is provided with a third part PLT3 having a central hole HC1 inserted therein in common. In addition, the upper holes HU11 and HU21 and the lower holes HD11 and HD21 are positioned on an extension surface in the vertical direction of the central hole HC1.
도 5에는 복수개의 프로브들(PB11, PB21)의 빔부(BPB11, BPB21)가 공통으로 삽입되는 중앙홀(HC1)만이 도시되어 있으나, 물론, 프로브블록이 이러한 중앙홀(HC1) 구조만으로 구성되는 것은 아니며, 칩의 패드 배열 형상에 따라 하나의 프로브의 빔부만이 삽입되는 중앙홀(미도시)이 혼용될 수 있음은 당연하다. In FIG. 5, only the center hole HC1 into which the beam parts BPB11 and BPB21 of the plurality of probes PB11 and PB21 are inserted in common is illustrated, but, of course, the probe block may include only the center hole HC1 structure. In other words, it is a matter of course that a central hole (not shown) into which only the beam portion of one probe is inserted may be mixed according to the pad arrangement of the chip.
중앙홀(HC1)에 빔부(BPB11, BPB21)가 공통으로 삽입되는 프로브들(PB11, PB21)의 제1핀부들(UPB11, UPB21)과 제2핀부들(DPB11, DPB21)이 각각 삽입되는 상부홀들(HU11, HU21)과 하부홀들(HD11, HD21)이 각각 하나의 상부홀세트와 하부홀세트를 형성한다. 그리고, 프로브블록은 복수개의 상부홀세트와 복수개의 하부홀세트가 반도체칩의 패드들에 대응되도록 배치된다. Upper hole into which the first pin portions UPB11 and UPB21 and the second pin portions DPB11 and DPB21 of the probes PB11 and PB21 into which the beam portions BBP11 and BPB21 are inserted are commonly inserted into the central hole HC1, respectively. Fields HU11 and HU21 and lower holes HD11 and HD21 form one upper and lower hole sets, respectively. The probe block is arranged such that the plurality of upper hole sets and the plurality of lower hole sets correspond to pads of the semiconductor chip.
즉, 도 5에서 2개의 상부홀들(HU11, HU21)이 하나의 상부홀세트를 형성하고 2개의 하부홀들(HD11, HD21)이 하나의 하부홀세트를 형성한다. 그리고, 2개의 상부홀들(HU12, HU22)이 이웃한 다른 하나의 상부홀세트를 형성하고 2개의 하부홀들(HD12, HD22)이 이웃한 다른 하나의 하부홀세트를 형성한다. 그리고, 이러한 각각의 상부홀세트가 도 5에 도시된 것처럼 반도체칩의 패드들에 대응되도록 배치된다.That is, in FIG. 5, two upper holes HU11 and HU21 form one upper hole set, and two lower holes HD11 and HD21 form one lower hole set. The two upper holes HU12 and HU22 form another neighboring upper hole set, and the two lower holes HD12 and HD22 form another neighboring lower hole set. Each of the upper hole sets is disposed to correspond to the pads of the semiconductor chip as shown in FIG. 5.
그리고, 각각의 하부홀세트는 프로브 카드(미도시)의 공간변환기(미도시)의 패드들에 대응되도록 배치된다. 상부홀세트들 사이의 간격은 대응되는 패드들 사이 의 간격에 따라 달라지기 때문에 균일 할 수도 있고 다를 수도 있다. Each lower hole set is disposed to correspond to pads of a space converter (not shown) of the probe card (not shown). The spacing between the upper holesets may be uniform or different since it depends on the spacing between the corresponding pads.
반도체칩이 스태거드 패드(staggered pad) 구조인 경우, 도 5에 도시된 것처럼, 상부홀세트 및 하부홀세트는 각각 2개의 상부홀들(HU11, HU21) 및 하부홀들(HD11, HD21)로 구성된다. 예를 들어, 반도체칩이 4개의 패드 배열을 가지는 구조라면, 중앙홀을 공통으로 사용하는 프로브들이 각각 삽입되는 4개의 상부홀들 및 4개의 하부홀들이 각각 상부홀세트와 하부홀세트를 구성한다. When the semiconductor chip has a staggered pad structure, as shown in FIG. 5, the upper hole set and the lower hole set each have two upper holes HU11 and HU21 and lower holes HD11 and HD21. It consists of. For example, if the semiconductor chip has a structure of four pads, four upper holes and four lower holes into which probes using a common central hole are inserted, respectively, constitute an upper hole set and a lower hole set, respectively. .
도 5에서 가장 윗쪽에 배치되는 두개의 패드들(P11, P21)에 접촉하기 위한 두개의 프로브(PB11, PB21)는 가이드의 중앙홀(HC1)에 공통으로 삽입되고, 프로브(PB11, PB21 )의 제 1핀부들(UPB11, UPB21)이 각각 삽입되는 상부홀들(HU11, HU21)은 패드들(P11, P21)의 배열방향과 동일한 방향으로 형성된다. In FIG. 5, the two probes PB11 and PB21 for contacting the two pads P11 and P21 disposed on the uppermost part are commonly inserted into the center hole HC1 of the guide, and the probes PB11 and PB21 The upper holes HU11 and HU21 into which the first pin parts UPB11 and UPB21 are inserted are formed in the same direction as the arrangement direction of the pads P11 and P21, respectively.
좀 더 구체적으로 설명하면, 하나의 상부홀세트에 속하는 상부홀(HU11, HU21)들 각각의 배열방향은, 반도체칩의 패드들(P11, P21)과 대응되는 제1핀부(UPB11, UPB21)의 접촉지점들(C11, C21)을 연결해서 형성되는 직선방향(DL)과 평행하다. 하나의 하부홀세트에 속하는 하부홀들(HD11, HD21)의 배열방향도 대응되는 상부홀들(HU11, HU21)의 배열방향과 동일하다. In more detail, the arrangement direction of each of the upper holes HU11 and HU21 belonging to one upper hole set may include the first pins UPB11 and UPB21 corresponding to the pads P11 and P21 of the semiconductor chip. It is parallel to the straight line DL formed by connecting the contact points C11 and C21. The arrangement direction of the lower holes HD11 and HD21 belonging to one lower hole set is also the same as the arrangement direction of the corresponding upper holes HU11 and HU21.
즉, 도 5에서 보이듯이, 기존의 접촉방식(도 2참조)과 다르게, 패드들(P11, P21)과 각각 접촉하는 프로브들(PB11, PB21)을 위한 홀들이 별도로 형성되지 아니하고, 패드들(P11, P21)과 접촉하는 프로브들(PB11, PB21)의 제1핀부(UPB11, UPB21)가 삽입되는 상부홀들(HU11, HU21)은 패드(P11)와 패드(P21)를 연결해서 형성되는 직선방향과 평행하게 일렬로 형성되며, 제1핀부(UPB11, UPB21)에 연결되는 빔부들(BPB11, BPB21)은 하나의 중앙홀(HC1)에 공통으로 삽입되고, 빔부들(BPB11, BPB21)에 연결되는 제2핀부(DPB11, DPB21)는 다시 상부홀들(HU11, HU21)과 동일한 방향으로 배열된다.That is, as shown in FIG. 5, unlike the conventional contact method (see FIG. 2), holes for the probes PB11 and PB21 contacting the pads P11 and P21 are not separately formed, but the pads ( The upper holes HU11 and HU21 into which the first pin portions UPB11 and UPB21 of the probes PB11 and PB21 contacting P11 and P21 are inserted are straight lines formed by connecting the pad P11 to the pad P21. The beams BPB11 and BPB21 which are formed in a line in parallel to the direction and connected to the first pin parts UPB11 and UPB21 are inserted in one central hole HC1 in common, and are connected to the beam parts BPB11 and BPB21. The second pins DPB11 and DPB21 are arranged in the same direction as the upper holes HU11 and HU21.
스태거드 패드 구조를 가지는 반도체 칩의 패드들이 지그재그로 엇갈려서 배치되므로, 프로브들이 하나의 중앙홀에 삽입되면서 복수개의 상부홀들에 각각 삽입되어 대응되는 패드들과 접촉하려면, 도 5에 도시된 것처럼, 도 2의 구조와 비교할 때 약간 경사진 방향으로 상부홀들과 중앙홀 및 하부홀들이 형성된다. Since pads of a semiconductor chip having a staggered pad structure are alternately arranged in a zigzag manner, the probes may be inserted into one central hole and inserted into a plurality of upper holes, respectively, to contact corresponding pads, as shown in FIG. 5. Compared to the structure of FIG. 2, upper and center holes and lower holes are formed in a slightly inclined direction.
도 5와 같은 구조로 프로브블록이 형성되면, 홀들과와 이웃한 홀들 사이의 벽의 거리(도 5에는 중앙홀(HC1)과 이웃한 중앙홀(HC2) 사이의 거리(D))가 인라인 패드(In-line pad) 구조인 반도체 칩을 테스트하기 위한 프로브블록의 홀들 사이의 벽의 거리와 동일해진다. 즉, 도 2와 같은 구조로 테스트하는 프로브블록의 2배의 홀 사이의 피치를 가지게 된다. When the probe block is formed as shown in FIG. 5, the distance between the holes and the adjacent holes (the distance D between the central hole HC1 and the neighboring central hole HC2 in FIG. 5) is the inline pad. (In-line pad) is equal to the distance of the wall between the holes of the probe block for testing a semiconductor chip having a structure. That is, it has a pitch between two times the holes of the probe block tested in the structure as shown in FIG.
도 7에 도시된 것처럼, 중앙홀(HC1)은 프로브들(PB11, PB21)의 수직 방향 움직임만을 유도하기 위하여 이웃한 프로브들과의 사이가 막혀있고 빔부들(BPB11, BPB21)을 수납하는 판형상이다. 프로브들(PB11, PB21)의 제1핀부(UPB11, UPB21) 및 제2핀부(DPB11, DPB21)와 빔부(BPB11, BPB21)가 평판형 구조이다.As shown in FIG. 7, the central hole HC1 has a block shape between the probes PB11 and PB21 and blocks the beams BPB11 and BPB21 in order to induce only vertical movement of the probes PB11 and PB21. to be. The first pin portions UPB11 and UPB21 and the second pin portions DPB11 and DPB21 and the beam portions BBP11 and BPB21 of the probes PB11 and PB21 have a flat structure.
본원발명의 가이드는 하나의 상부홀세트와 하부홀세트를 구성하는 상부홀(HU11, HU21) 및 하부홀(HD11, HD21) 그리고 중앙홀(HC1)과, 그 옆에 이웃하여 형성되는 또 다른 상부홀세트와 하부홀세트의 상부홀(HU12, HU22) 및 하부홀(HD12, HD22) 그리고 중앙홀(HC2) 사이가 막혀있다. Guide according to the present invention is the upper hole (HU11, HU21) and the lower hole (HD11, HD21) and the central hole (HC1) constituting one upper hole set and the lower hole set, and another upper formed adjacent to The top and bottom holes HU12 and HU22 and the lower holes HD12 and HD22 and the center hole HC2 of the hole set and the lower hole set are blocked.
중앙홀(HC1)을 형성하는 제3파트(PLT3)는, 적어도 하나 이상의 단위부재(PLT31, PLT32, PLT33)의 결합으로 이루어진다. 도 6에는 3개의 단위부재(PLT31, PLT32, PLT33)들로 이루어지는 것으로 도시되어 있으나, 2개의 단위부재로 구성될 수도 있고, 하나의 단위부재가 제3파트를 구성할 수도 있다. The third part PLT3 forming the central hole HC1 is formed by combining at least one unit member PLT31, PLT32, and PLT33. In FIG. 6, three unit members PLT31, PLT32, and PLT33 are illustrated. However, two unit members may be formed, and one unit member may constitute a third part.
그리고, 제1파트(PLT1)와 제3파트(PLT3)가 일체로 형성되고 제2파트(PLT2)가 별도로 형성되거나, 제2파트(PLT2)와 제3파트(PLT3)가 일체로 형성되고 제1파트(PLT1)가 별도로 형성될 수 있다. 또한, 프로브가 조립될 수 있다면 제1 내지 제3파트(PLT1, PLT2, PLT3)가 일체로 형성되어 가이드(G)가 하나의 단일 블록으로 만들어질 수도 있다. In addition, the first part PLT1 and the third part PLT3 are integrally formed and the second part PLT2 is formed separately, or the second part PLT2 and the third part PLT3 are integrally formed, and One part PLT1 may be formed separately. In addition, if the probe can be assembled, the first to third parts PLT1, PLT2, and PLT3 may be integrally formed to form the guide G as one single block.
중앙홀(HC1)에 공통으로 수납되는 빔부들(BPB11, BPB21)은 대응되는 제1핀부들(UPB11, UPB21)이 패드에 접촉시에도 서로 전기적으로 개방된다. 즉, 제1핀부들(UPB11, UPB21)이 대응되는 패드들에 각각 접촉되어 접촉에 의한 압력에 의하여 빔부가 수직 방향의 탄성 변형이 생기더라도 하나의 중앙홀(HC1)에 공통으로 삽입되어 있는 빔부들(BPB11, BPB21)은 서로 전기적으로 연결되지 않는다. 제1핀부들(UPB11, UPB21)이 패드들에 의해서 일정 거리만큼 눌릴 때 거의 동일한 압력이 제1핀부들(UPB11, UPB21)로 주어지고, 이에 따라 빔부들(BPB11, BPB21)이 휘어지는 정도가 동일하기 때문이다. The beams BPB11 and BPB21 commonly accommodated in the central hole HC1 are electrically opened to each other when the corresponding first pin parts UPB11 and UPB21 contact the pads. That is, even if the first pins UPB11 and UPB21 are in contact with the corresponding pads, the beam is inserted into the central hole HC1 in common even though the beam portion causes elastic deformation in the vertical direction. The parts BBPB11 and BPB21 are not electrically connected to each other. When the first pin portions UPB11 and UPB21 are pressed by a predetermined distance by the pads, almost the same pressure is applied to the first pin portions UPB11 and UPB21, and thus the degree of bending of the beam portions BBP11 and BPB21 is the same. Because.
도 6에는 빔부들(BPB11, BPB21)이 윗쪽으로 부드러운 곡선 형상으로 튀어나온 모양으로 형성되어 있으나 반대방향으로 튀어나온 모양으로 형성될 수도 있으며, 테스트를 위해 제1핀부들(UPB11, UPB21)이 패드들에 의해서 일정 거리만큼 눌 릴 때 빔부가 서로 단락되지 않는다면 빔부들(BPB11, BPB21)의 모양은 어떤 형태도 가능하다. 또한, 빔부들이 서로 단락하지 않는다면 중앙홀(HC1)에 공통으로 삽입되는 프로브들은 각각의 빔부의 모양이 서로 다르게 형성될 수도 있다.In FIG. 6, the beam parts BBP11 and BPB21 protrude upward in a smooth curved shape, but may also be protruded in opposite directions, and the first pin parts UPB11 and UPB21 are pads for testing. The beams BPB11 and BPB21 may have any shape if the beams are not shorted to each other when pressed by a predetermined distance. In addition, if the beam parts do not short each other, the probes commonly inserted into the central hole HC1 may have different beam shapes.
또한, 제1핀부(UPB11, UPB21)와 빔부(BPB11, BPB21)가 연결되는 부분에 제1핀부(UPB11, UPB21)가 상부홀(HU11, HU21)의 위로 더 돌출되는 것을 방지하기 위한 걸림턱(LK11, LK21)이 형성된다. 걸림턱(LK11, LK21)에 의해서 제1핀부(UPB11, UPB21)가 상부홀(HU11, HU21) 위로 돌출되는 양을 일정하게 조절하여 접촉지점의 평탄도가 균일하게 한다.In addition, a locking jaw for preventing the first pin portion UPB11 and UPB21 from further protruding above the upper holes HU11 and HU21 to a portion where the first pin portions UPB11 and UPB21 and the beam portions BBPB11 and BPB21 are connected. LK11 and LK21 are formed. The first pin portions UPB11 and UPB21 protrude upwardly from the upper holes HU11 and HU21 by the locking jaws LK11 and LK21 to uniformly adjust the flatness of the contact point.
도 8은 본 발명의 실시예에 따른 프로브블록을 위에서 바라본 투영 평면도이다.8 is a plan view of a probe block viewed from above according to an embodiment of the present invention.
도 9는 도 8의 B~B'의 절개된 입체 사시도이다.FIG. 9 is a cut perspective view taken along line BB ′ of FIG. 8.
각각 일측에 2열의 패드배열을 가지는 스태거드 패드 구조를 가지는 반도체 칩을 테스트하기 위하여 본 발명의 실시예에 따른 프로브블록에 형성되는 상부홀과 중앙홀 및 하부홀이 패드들에 비하여 비스듬하게 경사져서 형성되고, 하나의 중앙홀에 프로브들의 빔부가 공통으로 삽입된다. In order to test a semiconductor chip having a staggered pad structure having two rows of pad arrays on one side, an upper hole, a central hole, and a lower hole formed in the probe block according to the embodiment of the present invention are inclined at an angle with respect to the pads. The beam part of the probes is commonly inserted into one central hole.
도 9는 도 3의 프로브블록과 달리, 상부홀들(HU11, HU21)이 엇갈리지 않고 일렬로 배열되고 상부홀들(HU11, HU21)에 각각 삽입된 제1핀부들과 각각 연결되는 빔부들이 하나의 중앙홀(HC1)에 공통으로 삽입되어 있고, 빔부들에 연결되는 제2핀부들이 다시 하부홀들(HD11, HD21)로 나누어져 삽입되는 것을 도시하고 있다. 9 is different from the probe block of FIG. 3, the beam parts connected to the first pin parts inserted in the upper holes HU11 and HU21 are arranged in a row without crossing the upper holes HU11 and HU21, respectively. The second pins, which are commonly inserted into one central hole HC1 and connected to the beam units, are divided into lower holes HD11 and HD21 and inserted into the lower holes HD11 and HD21.
반대측에도 동일한 구조로 프로브들이 삽입됨으로써 스태거드 패드배열을 4 면에 가지고 있는 반도체 칩의 프로브블록의 이웃한 가이드 홀들 사이의 피치가 인라인 패드배열을 가지고 있는 반도체 칩의 프로브블록의 이웃한 가이드 홀들 사이의 피치와 동일해질 수 있다. By inserting the probes in the same structure on the opposite side, the pitches between the adjacent guide holes of the probe block of the semiconductor chip having the staggered pad array on the four sides are adjacent to the guide holes of the probe block of the semiconductor chip having the inline pad array. It can be equal to the pitch between.
도 10(a)는 3열 이상의 패드 배열구조를 가지는 반도체 칩을 나타내는 도면이다.10A is a diagram illustrating a semiconductor chip having a pad arrangement structure of three rows or more.
도 10(b)는 도 10(a)의 반도체 칩을 테스트하기 위한 본 발명의 실시예에 따른 프로브블록의 절개된 입체 사시도이다.FIG. 10B is a cut away perspective view of a probe block according to an embodiment of the present invention for testing the semiconductor chip of FIG. 10A.
도10(a)에는 Wafer Level Chip Scale Packaging(WLCSP) 구조의 칩을 개시하고있다. 패드들이 칩의 가장자리를 둘러싸며 3열로 배열되고, 그 내부에 다시 3열로 패드들이 배치되어 있다. Fig. 10 (a) discloses a chip having a wafer level chip scale packaging (WLCSP) structure. The pads are arranged in three rows around the edge of the chip, and the pads are arranged in three rows again inside.
이러한 구조의 반도체 칩도 본발명의 실시예에 따른 프로브블록을 이용하면 프로브들 사이의 피치를 인라인 패드배열을 가지고 있는 반도체 칩의 프로브블록의 이웃한 가이드 홀들 사이의 피치와 동일하게 구현할 수 있다The semiconductor chip having such a structure may also implement the same pitch between probes as adjacent guide holes of the probe block of the semiconductor chip having the inline pad array by using the probe block according to the embodiment of the present invention.
즉, 도 10(b)에서처럼, 가이드의 제1파트(PLT1)에 상부홀들(HU11, HU21,~,HU121)이 각각 형성되고 제2파트(PLT2)에 하부홀들(HD11, HD21,~,HD121)이 각각 형성된다. 그리고, 상부홀들(HU11, HU21, ~ ,HU121)과 하부홀들(HD11, HD21, ~ ,HD121)에 삽입되는 프로브들의(PB1, PB2,~,PB12) 빔부들이 제3파트에 형성된 하나의 중앙홀(HC1)에 공통으로 삽입된다. 중앙홀(HC1)에 삽입된 프로브들(PB1, PB2,~,PB12)은 패드에 접촉하여 일정 거리만큼 눌렸을 때 서로 전기적으로 연결되지 않도록 동일한 곡률과 회전반경을 가지는 동일한 프로브들로 도시되었으 나 전기적으로 연결되지 않는다면 각각 다른 형상이나 곡률을 갖도록 설계될 수 있다.That is, as shown in FIG. 10 (b), upper holes HU11, HU21, ˜ 121 are formed in the first part PLT1 of the guide and lower holes HD11, HD21, ˜121 in the second part PLT2, respectively. And HD121 are formed, respectively. One of the beam parts PB1, PB2, PB12 of the probes inserted into the upper holes HU11, HU21, HU121 and the lower holes HD11, HD21, HD121 is formed in the third part. Is commonly inserted into the central hole HC1. The probes PB1, PB2, ..., and PB12 inserted in the central hole HC1 are illustrated as the same probes having the same curvature and the radius of rotation so as not to be electrically connected to each other when pressed in contact with the pad by a predetermined distance. If not electrically connected, they may be designed to have different shapes or curvatures.
도 10(b)에서 알 수 있듯이, 본 발명의 실시예에 따른 프로브블록은 이웃한 가이드 홀들 사이의 피치를 넓게 유지하면서도 복수개의 패드들이 배열되는 구조에 효과적으로 적용될 수 있다.As can be seen in Figure 10 (b), the probe block according to an embodiment of the present invention can be effectively applied to a structure in which a plurality of pads are arranged while maintaining a wide pitch between neighboring guide holes.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 스태거드 패드 배열된 반도체 칩의 구조를 설명하는 도면이다1 is a diagram illustrating a structure of a semiconductor chip in which staggered pads are arranged.
도 2는 도 1의 스태거드 패드 배열된 반도체 칩 위로 테스트를 위한 프로브블록이 겹쳐져 있는 구조를 설명하는 도면이다.FIG. 2 is a view illustrating a structure in which a probe block for testing is overlapped on the staggered pad arrayed semiconductor chip of FIG. 1.
도 3은 도 2의 스태거드 패드 배열된 반도체 칩을 위한 프로브블록의 입체 사시도이다. 3 is a perspective perspective view of a probe block for the staggered pad arrayed semiconductor chip of FIG. 2.
도 4는 도 3의 평면도이다. 4 is a plan view of FIG. 3.
도 5는 본 발명의 실시예에 따른 프로브블록의 가이드 홀들과 패드들의 관계를 설명하는 개념도이다. 5 is a conceptual diagram illustrating a relationship between guide holes and pads of a probe block according to an exemplary embodiment of the present invention.
도 6은 도 5의 프로브블록의 가이드와 이에 삽입되는 프로브의 구조를 설명하는 측면 단면도이다.6 is a side cross-sectional view illustrating a structure of a guide of the probe block of FIG. 5 and a probe inserted thereto.
도 7은 도 6에 도시된 가이드와 프로브의 입체 사시도이다.7 is a three-dimensional perspective view of the guide and the probe shown in FIG.
도 8은 본 발명의 실시예에 따른 프로브블록을 위에서 바라본 투영 평면도이다.8 is a plan view of a probe block viewed from above according to an embodiment of the present invention.
도 9는 도 8의 B~B'의 절개된 입체 사시도이다 FIG. 9 is a cut perspective view taken along line BB ′ of FIG. 8.
도 10(a)는 3열이상의 패드 배열구조를 가지는 반도체 칩을 나타내는 도면이다.10A is a diagram illustrating a semiconductor chip having a pad arrangement structure of three or more rows.
도 10(b)는 도 10(a)의 반도체 칩을 테스트하기 위한 본 발명의 실시예에 따 른 프로브블록의 절개된 입체 사시도이다 FIG. 10 (b) is a cut away perspective view of a probe block according to an embodiment of the present invention for testing the semiconductor chip of FIG. 10 (a).
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