KR100924864B1 - Metal line fabrication method of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선을 제조한다는 것으로, 이를 위하여 본 발명은, 금속 배선의 프로파일 오류가 발생할 경우 해당 반도체 웨이퍼를 파기 처리하는 종래 방법과는 달리, 금속 배선의 프로파일 오류가 발생한 반도체 기판 상의 제 1 라이너막을 식각 타겟으로 블랭크 에치백 공정을 통해 그 상부 구조물을 식각하고, 1차 및 2 차 화학적 기계적 연마 공정을 통해 제 1 라이너막과 반도체 기판 일부를 제거한 후, 제 1 신규 라이너막, 제 2 신규 라이너막, 신규 금속층, 제 1 반사 방지막 및 제 2 반사 방지막을 순차 형성하고, 이를 패터닝하여 금속 배선을 재형성함으로써, 해당 반도체 기판을 재사용할 수 있어 반도체 소자 제조 비용을 감소시킬 수 있는 것이다.The present invention is to manufacture a metal wiring of the semiconductor device, for this purpose, unlike the conventional method for discarding the semiconductor wafer when a profile error of the metal wiring occurs, on the semiconductor substrate on which the profile error of the metal wiring occurs The upper structure is etched through the blank etchback process using the first liner layer as an etch target, and the first liner layer and the semiconductor substrate are removed through the first and second chemical mechanical polishing processes, and then the first new liner layer and the first 2 By forming a new liner film, a new metal layer, a first anti-reflection film, and a second anti-reflection film in sequence, and patterning them to reconstruct the metal wiring, the semiconductor substrate can be reused, thereby reducing the cost of manufacturing a semiconductor device. .
금속 배선, 블랭크 에치백(Blank Etch-Back) 공정, 화학적 기계적 연마 공정(CMP : Chemical Mechanical Polishing) Metal Wiring, Blank Etch-Back Process, Chemical Mechanical Polishing (CMP)
Description
본 발명은 반도체 소자의 금속 배선을 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선을 제조하는 과정에서 비정상적인 배선 구조가 형성될 때, 이를 제거하여 금속 배선을 재형성하는데 적합한 반도체 소자의 금속 배선 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a metal wiring of a semiconductor device, and more particularly, a semiconductor device suitable for reforming a metal wiring by removing it when an abnormal wiring structure is formed in the process of manufacturing a metal wiring of the semiconductor device. It relates to a metal wiring manufacturing method.
잘 알려진 바와 같이, 반도체 소자의 제조 과정은 증착 공정, 식각 공정 및 이온 주입 공정 등의 공정들을 포함한다.As is well known, the manufacturing process of a semiconductor device includes processes such as a deposition process, an etching process and an ion implantation process.
즉, 반도체 소자는 웨이퍼 상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후에 사진 공정, 식각 공정 및 이온 주입 공정 등을 통해 패턴을 형성하는데, 포토리소그래피(Photo-lithography) 공정은 포토마스크를 이용하여 원하는 반도체 소자의 패턴을 웨이퍼 상에 형성시키는 반도체 제조 과정의 핵심 기술이다.In other words, the semiconductor device forms a pattern through a photo process, an etching process, and an ion implantation process after depositing a thin film of various layers such as a polycrystalline film, an oxide film, a nitride film, and a metal film on a wafer. ) Is a core technology of the semiconductor manufacturing process that uses a photomask to form a desired pattern of a semiconductor device on a wafer.
특히, 반도체 소자의 제조 공정에서 금속층을 형성하기 위해 알루미늄(Al), 텅스텐(W) 등의 금속 물질이 사용되고, 이베포레이션(evaporation), 스퍼터링(sputtering) 등의 방법으로 증착되며, 금속 배선을 형성하기 위한 포토 레지스트의 코팅 공정, 현상 공정 등이 수행된다. 이 후에 포토 레지스트 패턴에 따른 식각 공정을 통해 금속층을 선택적으로 제거하게 된다. 여기에서, 금속 배선은 라인과 스페이스로 구성되어 있고, 웨이퍼 상에 고립된 패턴, 조밀한 패턴 등이 다양하게 분포된다.In particular, a metal material such as aluminum (Al) or tungsten (W) is used to form a metal layer in a semiconductor device manufacturing process, and is deposited by evaporation, sputtering, or the like. A coating process, a developing process, and the like of a photoresist for forming are performed. Thereafter, the metal layer is selectively removed through an etching process according to the photoresist pattern. Here, the metal wiring is composed of lines and spaces, and various patterns, such as isolated patterns and dense patterns, are distributed on the wafer.
한편, 벡엔드(back-end) 공정에서 형성되는 금속 배선은 신호를 전달하거나 소자를 동작시키기 위해 전력을 공급하는 역할을 수행하는데, 이러한 금속 배선은 타이타늄(Ti) 타겟을 이용하여 라이너막을 증착한 후, 알루미늄(Al), 구리(Cu) 등의 타겟을 이용하여 금속층을 증착하며, 반사 방지막을 증착한 후에 이를 패터닝하는 과정을 거쳐 형성된다. 증착되는 금속층 수는 DRAM 소자의 경우 대략 2-3 층을, 비 메모리 소자의 경우 대략 5-6 층을 형성하게 된다.On the other hand, the metal wiring formed in the back-end process serves to transmit a signal or to supply power to operate the device. The metal wiring is formed by depositing a liner layer using a titanium (Ti) target. After that, a metal layer is deposited using a target such as aluminum (Al), copper (Cu), or the like, and is formed by depositing an antireflection film and then patterning it. The number of deposited metal layers will form approximately 2-3 layers for DRAM devices and approximately 5-6 layers for non-memory devices.
도 1a 내지 도 1c는 종래 방법에 따라 반도체 소자의 금속 배선을 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 금속 배선 제조 방법을 설명한다.1A to 1C are process flowcharts illustrating a process of manufacturing a metal wiring of a semiconductor device according to a conventional method, and a metal wiring manufacturing method according to the conventional method will be described with reference to these drawings.
도 1a를 참조하면, 층간 절연막과 콘택 플러그를 포함하는 반도체 기판(100) 상부에 타이타늄(Ti)을 이용하여 제 1 라이너막(102)과 제 2 라이너막(104)을 증착하고, 그 상부에 알루미늄(Al), 구리(Cu) 등을 이용하여 금속층(106)을 증착하며, 그 상부에 타이타늄(Ti)을 이용하여 제 1 반사 방지막(108)과 제 2 반사 방지막(110)을 증착한다.Referring to FIG. 1A, the
그리고, 제 2 반사 방지막(110) 상부에 배선 패터닝을 위한 소정의 포토레지 스트를 도포한 후에, 이를 포토리소그래피 공정을 통해 패터닝하여 도 1b에 도시한 바와 같이 배선 영역을 정의하는 포토레지스트 패턴(112)을 형성한다.After applying a predetermined photoresist for wiring patterning on the
다음에, 포토레지스트 패턴(112)에 따라 제 2 반사 방지막(110), 제 1 반사 방지막(108), 금속층(106), 제 2 라이너막(104) 및 제 1 라이너막(102)을 식각하여 금속 배선(114)을 형성한다. 이 후, 소정의 애싱 공정(ashing process)을 수행하여 포토레지스트 패턴(112)을 제거한다.Next, the
하지만, 종래에 금속 배선을 제조하는 과정에서 증착, 식각, 애싱 등의 공정을 수행하는 중 도 2a에 도시한 바와 같이 금속 배선의 프로파일 오류가 발생한 경우(예를 들면, 라이너막의 형성 불량, 금속층의 형성 불량, 반사 방지막의 형성 불량 등) 이 후 공정에서 예를 들면, 도 2b에 도시한 바와 같이 금속 배선층에 대한 블랭크 에치백(Blank Etch-Back) 공정을 수행할 경우 하부 콘택 플러그에 대한 소자 불량이 발생하기 때문에 금속 배선의 프로파일 오류가 발생한 반도체 웨이퍼를 파기(scrap)하게 되며, 이에 따른 제조 비용이 그만큼 더 소요되는 문제점이 있었다.However, if a profile error of the metal wiring occurs as shown in FIG. 2A while performing processes such as deposition, etching, and ashing in the process of manufacturing the metal wiring (for example, poor formation of a liner film, Poor formation, poor formation of the anti-reflection film, etc.) In the subsequent process, for example, when the blank etch-back process is performed on the metal wiring layer as shown in FIG. Because of this, the semiconductor wafer having a profile error of the metal wiring is scraped, and thus a manufacturing cost is required.
이에 따라, 본 발명은 금속 배선의 프로파일 오류가 발생한 반도체 기판의 라이너막을 식각 타겟으로 블랭크 에치백 공정을 수행한 후 화학적 기계적 연마 공정(CMP)을 통해 라이너막을 완벽히 제거한 후 금속 배선을 재형성할 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하고자 한다.Accordingly, the present invention can perform a blank etch back process using a liner layer of a semiconductor substrate having a profile error of a metal wiring as an etch target, and then completely remove the liner layer through a chemical mechanical polishing process (CMP), and then reconstruct the metal wiring. The present invention provides a method for manufacturing metal wiring of a semiconductor device.
본 발명은, 층간 절연막 및 콘택 플러그를 포함하는 반도체 기판의 상부에 형성된 금속 배선의 프로파일 오류가 발생한 경우 상기 금속 배선의 최하층 라이너막을 식각 타겟으로 블랭크 에치백하여 그 상부 구조물을 제거하는 단계; 상기 최하층 라이너막을 포함하는 상기 반도체 기판의 상부를 화학적 기계적 연마하여 상기 최하층 라이너막과 상기 반도체 기판의 일부를 제거하는 단계 및 상기 일부가 제거된 반도체 기판의 상부에 신규 라이너막과, 신규 금속층과, 반사 방지막을 순차 형성한 후에 이를 패터닝하여 상기 금속 배선을 재형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor wiring including an interlayer insulating layer and a contact plug, wherein the uppermost liner layer of the metal wiring is etched back into an etching target to remove the upper structure; Chemically polishing an upper portion of the semiconductor substrate including the lowermost liner layer to remove the lowermost liner layer and a portion of the semiconductor substrate; and a new liner layer, a new metal layer, and an upper portion of the removed semiconductor substrate; After forming the anti-reflection film sequentially and patterning it to provide a method for manufacturing a metal wiring of a semiconductor device comprising the step of reforming the metal wiring.
본 발명은, 금속 배선의 프로파일 오류가 발생할 경우 해당 반도체 웨이퍼를 파기 처리하는 종래 방법과는 달리, 금속 배선의 프로파일 오류가 발생한 반도체 기판 상에 제 1 라이너막을 식각 타겟으로 블랭크 에치백한 후에, 1차 화학적 기계적 연마 공정과 2차 화학적 기계적 연마 공정을 통해 반도체 기판의 일부 깊이까지 제거한 후에, 그 상부에 신규의 금속 배선을 재형성함으로써, 해당 반도체 기판을 재사용할 수 있어 반도체 소자 제조 비용을 감소시킬 수 있으며, 반도체 소자 수율을 향상시킬 수 있다.The present invention, unlike the conventional method of discarding the semiconductor wafer when a profile error of the metal wiring occurs, after blank etching back the first liner film to the etching target on the semiconductor substrate where the profile error of the metal wiring occurs, 1 After removal to some depth of the semiconductor substrate through the secondary chemical mechanical polishing process and the secondary chemical mechanical polishing process, by reforming the new metal wiring thereon, the semiconductor substrate can be reused to reduce the cost of manufacturing the semiconductor device. It is possible to improve the semiconductor device yield.
본 발명의 기술요지는, 금속 배선의 프로파일 오류가 발생한 반도체 기판 상의 제 1 라이너막을 식각 타겟으로 블랭크 에치백 공정을 통해 그 상부 구조물을 식각하고, 1차 및 2 차 화학적 기계적 연마 공정을 통해 제 1 라이너막과 반도체 기판 일부를 제거한 후, 제 1 신규 라이너막, 제 2 신규 라이너막, 신규 금속층, 제 1 반사 방지막 및 제 2 반사 방지막을 순차 형성하고, 이를 패터닝하여 금속 배선을 재형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.In accordance with an aspect of the present invention, an upper structure is etched using a blank etchback process using a first liner layer on a semiconductor substrate on which a metal wiring profile error occurs, and a first and second chemical mechanical polishing process is used to etch the upper structure. After removing the liner film and a part of the semiconductor substrate, the first new liner film, the second new liner film, the new metal layer, the first antireflection film, and the second antireflection film are sequentially formed and patterned to reconstruct the metal wiring. This technical means can solve the problems in the prior art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따라 금속 배선의 프로파일 오류가 발생한 반도체 소자의 금속 배선을 재형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 금속 배선 제조 방법에 대해 설명한다.3A to 3E are process flowcharts illustrating a process of reforming a metal wiring of a semiconductor device in which a profile error of the metal wiring has occurred, according to an embodiment of the present invention. Referring to these drawings, FIG. A metal wiring manufacturing method is demonstrated.
도 3a를 참조하면, 금속 배선의 프로파일 오류가 발생한 반도체 소자를 나타내는데, TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silcate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 등의 절연 물질로 형성된 층간 절연막(IMD : Inter-Metal Dielectric layer)과 텅스텐(W) 등의 금속 물질로 형성된 콘택 플러그를 포함하는 반도체 기판(300) 상에 제 1 라이너막(302), 제 2 라이너막(304), 금속층(306)이 형성되어 있으며, 그 상부에 반사 방지막이 형성되지 않아 금속 배선의 프로파일 오류가 발생한 반도체 소자이다. 여기에서, 제 1 라이너막(302)과 제 2 라이너막(304)은 타이타늄(Ti) 타겟을 이용하여 증착되는데, 제 1 라이너막(302)은 예를 들면, Ti막으로 형성되고, 제 2 라이너막(304)은 예를 들어 TiN막으로 형성되며, 제 1 라이너막(302)과 제 2 라이너막(304)은 대략 100 Å - 250 Å의 두께 범위로 형성될 수 있다.Referring to FIG. 3A, there is shown a semiconductor device in which a profile error of a metal wiring occurs. Insulation such as Tetra Ethyl Ortho Silicate (TEOS), Undoped Silcate Glass (USG), Boron Phosphorus Silicate Glass (PSG), Phosphorus Silicate Glass (PSG), etc. The
이러한 반도체 소자를 금속 식각 챔버(Metal Etch Chamber)에서 제 1 라이너막(302)을 식각 타겟으로 하여 EPD(End Point Detection)으로 블랭크 에치백 공정을 수행하여 도 3b에 도시한 바와 같이 반도체 기판(300) 상부에 제 1 라이너막(302) 만을 잔류하게 한다.The semiconductor device may be subjected to a blank etch back process using End Point Detection (EPD) using the
다음에, 제 1 라이너막(302)을 포함하는 반도체 기판(300) 상부를 화학적 기계적 연마 장비로 1차 화학적 기계적 연마 공정(CMP : Chemical Mechanical Polishing) 및 2차 화학적 기계적 연마 공정(CMP)을 수행하여 도 3c에 도시한 바와 같이 제 1 라이너막(302)을 완전히 제거한 후, 반도체 기판(300)의 일부가 제거된 신규 반도체 기판(300a)을 형성한다.Next, a first chemical mechanical polishing process (CMP) and a second chemical mechanical polishing process (CMP) are performed on the upper portion of the
여기에서, 1차 화학적 계적 연마 공정은, 하부에 형성된 콘택 플러그의 구성 물질인 텅스텐(W)에 대응하는 화학적 기계적 연마 공정이며, 2차 화학적 기계적 연마 공정은, 반도체 기판(300)의 일부를 제거하기 위한 터치 업(touch-up) 화학적 기계적 연마 공정으로, 대략 250 Å - 300 Å의 범위 조건으로 평탄화하여 제거할 수 있으며, 이에 따라 제 1 라이너막(302)과 이전 공정의 잔류물을 완전히 제거할 수 있다.Here, the primary chemical mechanical polishing process is a chemical mechanical polishing process corresponding to tungsten (W) which is a constituent material of the contact plug formed below, and the secondary chemical mechanical polishing process removes a part of the
그리고, SEM(Scanning Electron Microscope) 장비와 EDX(Energy Dispersive X-ray spectrometer) 장비를 이용하여 금속에 대한 검출(detection) 여부를 확인할 수 있다. 예를 들어, 도 4에 도시한 바와 같이 SEM 장비를 이용하여 1차 및 2차 화학적 기계적 연마 공정을 수행한 후의 반도체 소자에서 상부 구조물이 완전하게 제거되었음을 알 수 있다.In addition, the SEM (Scanning Electron Microscope) equipment and EDX (Energy Dispersive X-ray spectrometer) equipment can determine whether the detection (detection) for the metal. For example, as shown in FIG. 4, it can be seen that the upper structure is completely removed from the semiconductor device after performing the first and second chemical mechanical polishing processes using the SEM equipment.
다음에, 도 3d에 도시한 바와 같이 신규 반도체 기판(300a)에 제 1 신규 라이너막(302a), 제 2 신규 라이너막(304a), 신규 금속층(306a), 제 1 반사 방지막(308) 및 제 2 반사 방지막(310)을 순차적으로 증착한다. 여기에서, 제 1 신규 라이너막(302a), 제 2 신규 라이너막(304a), 제 1 반사 방지막(308) 및 제 2 반사 방지막(310)은 타이타늄(Ti) 타겟을 이용하여 증착되는데, 제 1 신규 라이너막(302a)과 제 1 반사 방지막(308)은 예를 들면, Ti막으로 형성되고, 제 2 신규 라이너막(304a)과 제 2 반사 방지막(310)은 예를 들어 TiN막으로 형성되며, 제 1 신규 라이너막(302a)과 제 2 신규 라이너막(304a)은 대략 100 Å - 250 Å의 두께 범위로 형성될 수 있다.Next, as shown in FIG. 3D, the first
이어서, 제 1 신규 라이너막(302a), 제 2 신규 라이너막(304a), 신규 금속층(306a), 제 1 반사 방지막(308) 및 제 2 반사 방지막(310)을 순차적으로 증착된 신규 반도체 기판(300a) 상부에 배선 패터닝을 위한 소정의 포토레지스트를 도포한 후에, 이에 대한 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하고, 이러한 포토레지스트 패턴에 따라 제 1 신규 라이너막(302a), 제 2 신규 라이너막(304a), 신규 금속층(306a), 제 1 반사 방지막(308) 및 제 2 반사 방지막(310)을 신규 반도체 기판(300a)이 드러나도록 식각하여 도 3e에 도시한 바와 같이 신규 금속 배선(312)을 형성한다. 이 후, 포토레지스트 패턴은 애싱 공정을 통해 제거된다.Subsequently, a new semiconductor substrate on which the first
따라서, 금속 배선의 프로파일 오류가 발생한 반도체 기판 상에 제 1 라이너막을 식각 타겟으로 블랭크 에치백한 후에, 1차 화학적 기계적 연마 공정과 2차 화학적 기계적 연마 공정을 통해 반도체 기판의 일부 깊이까지 제거한 후에, 그 상부에 신규의 금속 배선을 재형성함으로써, 프로파일 오류 발생에도 해당 반도체 기판을 이용하여 금속 배선을 형성할 수 있다.Therefore, after blank-etching the first liner layer with the etching target on the semiconductor substrate in which the profile error of the metal wiring has occurred, after removing to some depth of the semiconductor substrate through the first chemical mechanical polishing process and the second chemical mechanical polishing process, By reforming the new metal wiring on the upper portion thereof, the metal wiring can be formed using the semiconductor substrate even in the event of a profile error.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.In the foregoing description, the present invention has been described with reference to preferred embodiments, but the present invention is not necessarily limited thereto. Those skilled in the art will appreciate that the present invention may be modified without departing from the spirit of the present invention. It will be readily appreciated that branch substitutions, modifications and variations are possible.
도 1a 내지 도 1c는 종래 방법에 따라 반도체 소자의 금속 배선을 제조하는 과정을 나타내는 공정 순서도,1A to 1C are process flowcharts illustrating a process of manufacturing a metal wiring of a semiconductor device according to a conventional method;
도 2a 및 도 2b는 종래에 금속 배선의 프로파일 오류가 발생한 반도체 소자를 예시한 도면,2A and 2B are diagrams illustrating a semiconductor device in which a profile error of a metal wiring is conventionally generated;
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따라 금속 배선의 프로파일 오류가 발생한 반도체 소자의 금속 배선을 재형성하는 과정을 나타내는 공정 순서도,3A to 3E are process flowcharts illustrating a process of reforming a metal wiring of a semiconductor device in which a profile error of a metal wiring occurs according to an embodiment of the present invention;
도 4는 본 발명에 따라 1차 화학적 기계적 연마 공정과 2차 화학적 기계적 연마 공정을 수행한 반도체 소자를 예시한 도면.4 illustrates a semiconductor device in which a first chemical mechanical polishing process and a second chemical mechanical polishing process are performed according to the present invention.
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Citations (3)
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| KR19980051993A (en) * | 1996-12-24 | 1998-09-25 | 이창세 | Reuse method of waste silicon wafer |
| KR20050033465A (en) * | 2003-10-03 | 2005-04-12 | 가부시키가이샤 고베 세이코쇼 | Method of reclaiming silicon wafers |
| KR20060057012A (en) * | 2003-09-19 | 2006-05-25 | 미마스 한도타이 고교 가부시키가이샤 | Silicon wafer reclamation method and reclaimed wafer |
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2007
- 2007-12-26 KR KR1020070137255A patent/KR100924864B1/en not_active IP Right Cessation
Patent Citations (3)
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| KR20050033465A (en) * | 2003-10-03 | 2005-04-12 | 가부시키가이샤 고베 세이코쇼 | Method of reclaiming silicon wafers |
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