KR100922881B1 - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 설계기술에 관한 것으로서, 특히, 반도체 메모리 소자의 데이터 출력장치에 관한 것이며, 더 자세히는 저전원(LOW VDD) 상태에서도 안정적으로 데이터를 출력할 수 있는 반도체 메모리 소자의 데이터 출력장치에 관한 것이다.The present invention relates to a semiconductor design technology, and more particularly, to a data output device of a semiconductor memory device, and more particularly to a data output device of a semiconductor memory device capable of stably outputting data even in a low power supply (LOW VDD) state. It is about.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭에 동기된 내부클럭를 이용하여 외부 장치들과 데이터의 전송을 수행한다. Synchronous semiconductor memory devices such as DDR SDRAM (Double Data Rate Synchronous DRAM) transfer data with external devices using an internal clock synchronized with an external clock input from an external device such as a memory controller (CTRL).
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.This is because the temporal synchronization between the external clock and the data output from the memory is very important to the stable data transfer between the memory and the memory controller.
이때, 메모리에서 출력되는 데이터는 내부클럭에 동기되어 출력되는데, 내부클럭은 처음에 메모리로 인가될 때에는 외부클럭과 동기된 상태로 인가되지만, 메 모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클럭과 동기되지 않은 상태로 출력된다.At this time, the data output from the memory is output in synchronization with the internal clock. When the internal clock is initially applied to the memory, the internal clock is applied in synchronization with the external clock. When it is output, it is output out of sync with external clock.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.Therefore, for stable transmission of data output from the memory, the delayed internal clock is accurately positioned at the edge or center of the external clock applied by the memory controller while passing through each component in the memory transmitting the data. The risk is to compensate the internal clock time with the internal clock so that the internal and external clocks are synchronized.
이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프회로(DLL)회로가 있다.Clock synchronizing circuits that perform this role include a phase locked loop (PLL) circuit and a delay locked loop circuit (DLL) circuit.
이 중 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클럭의 주파수와 내부클럭의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프회로(DLL)를 주로 사용한다. 즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클럭 동기회로로서 주로 지연고정루프회로(DLL)를 사용한다.Of these, when the frequency of the external clock and the internal clock are different from each other, the frequency lock function should be used. Therefore, a phase locked loop (PLL) is used. However, when the frequency of the external clock is the same as the frequency of the internal clock, a delayed fixed loop circuit (DLL) that can be implemented in a relatively small area is mainly used compared to the phase locked loop (PLL). That is, in the case of the semiconductor memory device, since the frequency used is the same, the delay locked loop circuit DLL is mainly used as the clock synchronization circuit.
도 1은 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도이다.1 is a circuit diagram illustrating a data output apparatus of a semiconductor memory device according to the prior art.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 구동한 제1 구동클록(RCLK_DLL)과 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동한 제2구동클록(FCLK_DLL)을 이용하여 반도체 메모리 소자 내부의 데이터(RDO, FDO)를 출력시키는 것을 알 수 있다.Referring to FIG. 1, a data output apparatus of a semiconductor memory device according to the related art includes a first drive clock RCLK_DLL and an external clock configured to drive a first delay locked loop clock RCLK synchronized to a rising edge of an external clock. It can be seen that the data RDO and FDO inside the semiconductor memory device are output by using the second driving clock FCLK_DLL driving the second delay locked loop clock FCLK synchronized to the falling edge.
구체적으로, 구동제어신호(DRV_EN)의 활성화구간에서 제1지연고정루프 클록(RCLK)을 구동하여 제1구동클록(RCLK_DLL)으로서 출력하기 위한 제1클록구동부(100)와, 구동제어신호(DRV_EN)의 활성화구간에서 제2지연고정루프 클록(FCLK)을 구동하여 제2구동클록(FCLK_DLL)으로서 출력하기 위한 제2클록구동부(105)와, 제1커맨드 신호(ROUTEN)의 활성화구간에서 제1구동클록(RCLK_DLL)을 구동하여 제1출력제어클록(RCLK_DOb)으로서 출력하기 위한 제3클록구동부(110)와, 제2커맨드 신호(FOUTEN)의 활성화구간에서 제2구동클록(FCLK_DLL)을 구동하여 제2출력제어클록(FCLK_DOb)으로서 출력하기 위한 제4클록구동부(115)와, 제2출력제어클록(FCLK_DOb)을 기준으로 제1출력제어클록(RCLK_DOb)의 활성화구간을 조절하기 위한 제1활성화구간 조절부(120)와, 제1출력제어클록(RCLK_DOb)을 기준으로 제2출력제어클록(FCLK_DOb)의 활성화구간을 조절하기 위한 제2활성화구간 조절부(125)와, 제1활성화구간 조절부(120)를 통해 출력된 제1출력제어클록(RCLK_DOb)을 입력받아 제1출력제어클록(RCLK_DOb)의 상승 에지에 대응하는 제1제어클록(RCLK_DO2b)과 제1출력제어클록(RCLK_DOb)의 하강 에지에 대응하는 제2제어클록(RCLK_DO2)으로 스플릿(split)하기 위한 제1스플릿부(130)와, 제2활성화구간 조절부(125)를 통해 출력된 제2출력제어클록(FCLK_DOb)을 입력받아 제2출력제어클록(FCLK_DOb)의 상승 에지에 대응하는 제3제어클록(FCLK_DO2b)과 제2출력제어클록(FCLK_DOb)의 하강 에지에 대응하는 제4제어클록(FCLK_DO2)으로 스플릿(split)하기 위한 제2스플릿부(135)와, 제1제어클록(RCLK_DO2b) 및 제2제어클록(RCLK_DO2)에 응답하여 제1내부데이터(RDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 제1전달제어부(140)와 제3제어클록(FCLK_DO2b) 및 제4제어클록(FCLK_DO2)에 응답하여 제2내부데이터(FDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 제2전달제어부(145)와, 출력노드(OUT_NODE)에 실려있는 데이터를 데이터 패드(DQ)로 드라이빙하기 위한 데이터 드라이빙부(150), 및 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)에 응답하여 예정된 내부동작을 수행하기 위한 내부회로(170)를 구비한다.Specifically, the
전술한 바와 같은 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.The operation thereof will be described based on the configuration of the data output device of the semiconductor memory device according to the related art as described above.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램이다.FIG. 2 is a timing diagram illustrating an operation of a data output apparatus of a semiconductor memory device according to the related art shown in FIG. 1.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치의 구성요소 중 제1클록구동부(100)와 제2클록구동부(105)는, 각각 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 구동하여 제1구동클록(RCLK_DLL)으로서 출력하고, 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동하여 제2구동클록(FCLK_DLL)으로서 출력하는 것을 알 수 있다. 이때, 도면에서는 구동제어신호(DRV_EN)는 항상 로직'하이'(High)로 활성화된 상태이기 때문에 제1지연고정루프 클록(RCLK)과 제1구동클록(RCLK_DLL)이 항상 동기되어 동시에 토글 링하는 것 같고 제2지연고정루프 클록(FCLK)과 제2구동클록(FCLK_DLL)이 항상 동기되어 동시에 토글링하는 것 같지만, 실제로는 구동제어신호(DRV_EN)가 로직'로우'(Low)가 된다면 제1지연고정루프 클록(RCLK)이 토글링하여도 제1구동클록(RCLK_DLL)은 토글링하지 않는 상태가 되고 제2지연고정루프 클록(FCLK)이 토글링하여도 제2구동클록(FCLK_DLL)은 토글링하지 않는 상태가 된다. 즉, 제1클록구동부(100)와 제2클록구동부(105)는 구동제어신호(DRV_EN)에 따라 그 동작 여부가 온/오프(On/Off) 제어된다.Referring to FIG. 2, the
그리고, 제3클록구동부(110)부와 제4클록구동부(115)는, 각각 제1구동클록(RCLK_DLL)을 구동하여 제1출력제어클록(RCLK_DOb)으로서 출력하고, 제2구동클록(FCLK_DLL)을 구동하여 제2출력제어클록(FCLK_DOb)으로서 출력하는 것을 알 수 있다. The third
이때, 제1커맨드 신호(ROUTEN)와 제2커맨드 신호(FOUTEN)는 각각 예정된 구간에서 로직'하이'(High)로 활성화상태를 유지하고 나머지 구간에서는 로직'로우'(Low)로 비활성화 상태가 된다.At this time, the first command signal ROUTEN and the second command signal FOUTEN remain active at a logic 'high' in a predetermined section, and become inactive at a logic 'low' in the remaining sections. .
이에 따라, 제1커맨드 신호(ROUTEN)가 로직'하이'(High)로 활성화된 구간에서는 제1구동클록(RCLK_DLL)을 구동하여 제1출력제어클록(RCLK_DOb)으로서 출력하게 되므로 제1구동클록(RCLK_DLL)과 제1출력제어클록(RCLK_DOb)이 동기되어 동시에 토글링하는 상태가 되고, 제1커맨드 신호(ROUTEN)가 로직'로우'(Low)로 비활성화된 구간에서는 제1구동클록(RCLK_DLL)을 구동하지 않으므로 제1구동클록(RCLK_DLL)의 토글링과 상관없이 제1출력제어클록(RCLK_DOb)은 토글링하지 않는 상태가 된다.Accordingly, the first driving clock RCLK_DLL is driven and output as the first output control clock RCLK_DOb in the section in which the first command signal ROUTEN is activated with logic 'high', so that the first driving clock ( RCLK_DLL) and the first output control clock RCLK_DOb are synchronized and toggled at the same time. In the section where the first command signal ROUTEN is deactivated as logic 'low', the first drive clock RCLK_DLL is executed. Since it is not driven, the first output control clock RCLK_DOb is not toggled regardless of the toggling of the first driving clock RCLK_DLL.
마찬가지로, 제2커맨드 신호(FOUTEN)가 로직'하이'(High)로 활성화된 구간에서는 제2구동클록(FCLK_DLL)을 구동하여 제2출력제어클록(FCLK_DOb)으로서 출력하게 되므로 제2구동클록(FCLK_DLL)과 제2출력제어클록(FCLK_DOb)이 동기되어 동시에 토글링하는 상태가 되고, 제2커맨드 신호(FOUTEN)가 로직'로우'(Low)로 비활성화된 구간에서는 제2구동클록(FCLK_DLL)을 구동하지 않으므로 제2구동클록(FCLK_DLL)의 토글링과 상관없이 제2출력제어클록(FCLK_DOb)은 토글링하지 않는 상태가 된다.Similarly, in the period in which the second command signal FOUTEN is activated with logic 'High', the second drive clock FCLK_DLL is output as the second output control clock FCLK_DOb by driving the second drive clock FCLK_DLL. ) And the second output control clock FCLK_DOb are synchronized and simultaneously toggled, and the second drive clock FCLK_DLL is driven in a section in which the second command signal FOUTEN is deactivated by logic 'low'. Therefore, the second output control clock FCLK_DOb is not toggled regardless of the toggling of the second driving clock FCLK_DLL.
이렇게, 제3클록구동부(110)와 제4클록구동부(115)의 동작을 제어하는 제1커맨드 신호(ROUTEN)와 제2커맨드 신호(FOUTEN)는, 반도체 메모리 소자에서 데이터를 출력하기 위해 외부에서 리드 커맨드(Read Command)가 인가되면 MRS(Memory Register Set)에 미리 설정된 카스 레이턴시(Cas Latency) 값 이후에 활성화되는 신호이다.As such, the first command signal ROUTEN and the second command signal FOUTEN, which control the operations of the
그리고, 도 2를 참조해서는 제1활성화구간 조절부(120)와 제2활성화구간 조절부는(125)가 정확히 무슨 동작을 하는지 알 수 없다.In addition, referring to FIG. 2, the first activation
따라서, 구체적으로 제1활성화구간 조절부(120)의 동작을 설명해 보면, 제2출력제어클록(FCLK_DOb)이 로직'로우'(Low)가 되어 비활성화 상태일 때, 제1출력제어클록(RCLK_DOb)이 무조건 로직'하이'(High)의 활성화 상태가 되도록 제어한다.Therefore, the operation of the first activation
마찬가지로, 구체적으로 제2활성화구간 조절부(125)의 동작을 설명해 보면, 제1출력제어클록(RCLK_DOb)이 로직'로우'(Low)가 되어 비활성화 상태일 때, 제2출력제어클록(FCLK_DOb)이 무조건 로직'하이'(High)의 활성화 상태가 되도록 제어한다.Similarly, when the operation of the second activation
즉, 제1활성화구간 조절부(120)와 제2활성화구간 조절부(125)는, 제1출력제어클록(RCLK_DOb)의 활성화구간과 제2출력제어클록(FCLK_DOb)의 활성화구간이 서로 겹치는 것을 방지해 준다.That is, the first activation
그리고, 제1스플릿부(130)는, 제1출력제어클록(RCLK_DOb)을 입력받아 제1출력제어클록(RCLK_DOb)의 상승 에지 및 하강 에지 대응하는 제1제어클록(RCLK_DO2b)과 제2제어클록(RCLK_DO2)으로 스플릿하여 출력하는 동작을 수행하는 것을 알 수 있다. 즉, 제1스플릿부(130)는, 제1출력제어클록(RCLK_DOb)을 입력받아 제1출력제어클록(RCLK_DOb)과 동기상태를 유지하면서 서로 상반된 제1제어클록(RCLK_DO2b)과 제2제어클록(RCLK_DO2)을 생성하는 역활이다.The
마찬가지로, 제2스플릿부(135)는, 제2출력제어클록(FCLK_DOb)을 입력받아 제2출력제어클록(FCLK_DOb)의 상승 에지 및 하강 에지 대응하는 제3제어클록(FCLK_DO2b)과 제4제어클록(FCLK_DO2)으로 스플릿하여 출력하는 동작을 수행하는 것을 알 수 있다. 즉, 제2스플릿부(135)는, 제2출력제어클록(FCLK_DOb)을 입력받아 제2출력제어클록(FCLK_DOb)과 동기상태를 유지하면서 서로 상반된 제3제어클록(FCLK_DO2b)과 제4제어클록(FCLK_DO2)을 생성하는 역활이다.Similarly, the
그리고, 제1전달제어부(140)는, 제1제어클록(RCLK_DO2b)이 로직'로우'(Low)로 비활성화되고 제2제어클록(RCLK_DO2)이 로직'하이'(High)로 활성화될 때 인가되는 제1내부데이터(RDO) - 도면에서 'D1','D3','D5','D7' - 를 출력노드(OUT_NODE)에 전달하는 동작(①)을 수행한다.The first
마찬가지로, 제2전달제어부(145)는, 제3제어클록(FCLK_DO2b)이 로직'로 우'(Low)로 비활성화되고 제4제어클록(FCLK_DO2)이 로직'하이'(High)로 활성화될 때 인가되는 제2내부데이터(FDO) - 도면에서 'D2','D4','D6','D8' - 를 출력노드(OUT_NODE)에 전달하는 동작(②)을 수행한다.Similarly, the second
그리고, 데이터 드라이빙부(150)는, 출력노드(OUT_NODE)에 실려있는 데이터가 제1내부데이터(RDO)이든 제2내부데이터(FDO)이든 상관없이 항상 출력노드(OUT_NODE)에 실려있는 데이터를 예정된 데이터 패드(DQ)로 드라이빙하는 동작을 수행한다.In addition, the
전술한 바와 같은 과정을 통해 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치가 동작하는데, 이러한 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치는 다음과 같은 문제를 발생시킬 수 있다.The data output device of the semiconductor memory device according to the prior art operates through the above-described process, and the data output device of the semiconductor memory device according to the prior art may cause the following problems.
지연고정루프회로(DLL)에는 일반적으로 출력되는 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)의 듀티비를 50 대 50으로 맞추기 위한 듀티비 보정 회로(Duty ratio Correct Circuit : DCC)가 포함되어 있고, 이로 인해, 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)이 50 대 50의 듀티비로 맞춰져 있을 뿐만 아니라 단순하게 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)을 구동하여 생성한 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)의 듀티비도 50 대 50으로 맞춰져 있다. 즉, 제1지연고정루프 클록(RCLK)의 활성화구간과 제2지연고정루프 클록(FCLK)의 활성화구간이 겹치거나 제1구동클록(RCLK_DLL)의 활성화구간과 제2구동클록(FCLK_DLL)의 활성화구간이 겹치는 일은 발생할 수 없다.In the delay locked loop (DLL), a duty ratio correction circuit for adjusting the duty ratio of the first delay locked loop clock RCLK and the second delay locked loop clock FCLK to 50 to 50 is generally output. : DCC), which causes the first delay locked loop clock (RCLK) and the second delay locked loop clock (FCLK) to be set to a 50 to 50 duty ratio, as well as the first delay locked loop clock ( The duty ratio of the first driving clock RCLK_DLL and the second driving clock FCLK_DLL generated by driving the RCLK and the second delay locked loop clock FCLK is also set to 50 to 50. In other words, the activation section of the first delayed fixed loop clock RCLK and the activation section of the second delayed fixed loop clock FCLK overlap, or the activation section of the first driving clock RCLK_DLL and the activation of the second driving clock FCLK_DLL overlap. Intervals cannot overlap.
이렇게, 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)의 듀티비는 정확히 50 대 50으로 맞춰서 출력되어 제1구동클록(RCLK_DLL)의 활성화구간과 제2구동클록(FCLK_DLL)의 활성화구간은 겹쳐지지 않는데도 불구하고, 이를 기반으로 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치에서 사용하기 위해 생성한 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간은 겹쳐질 수 있다.In this way, the duty ratio of the first driving clock RCLK_DLL and the second driving clock FCLK_DLL is set to be exactly 50 to 50 so that the activation section of the first driving clock RCLK_DLL and the activation section of the second driving clock FCLK_DLL are output. Although not overlapped, the activation period of the first output control clock RCLK_DOb and the second output control clock FCLK_DOb generated for use in the data output apparatus of the semiconductor memory device according to the prior art overlap Can lose.
그 이유는, 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)을 제3클록구동부(110)와 제4클록구동부(115)에서만 사용하는 것이 아니기 때문인데, 좀 더 구체적으로 설명하면, 제1클록구동부(100)에서 생성된 제1구동클록(RCLK_DLL)과 제2클록구동부(105)에서 생성된 제2구동클록(FCLK_DLL)은 각각 제3클록구동부(110)와 제4클록구동부(115)에서 사용될 뿐만 아니라 예정된 내부동작을 수행하기 위한 내부회로(170)에서도 사용된다. 따라서, 제1구동클록(RCLK_DLL)에 걸리는 로딩과 제2구동클록(FCLK_DLL)에 걸리는 로딩이 서로 달라질 수 있으며 이는 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)의 듀티비를 틀어지게 하는 원인으로 작용하여 제1구동클록(RCLK_DLL)의 활성화구간과 제2구동클록(FCLK_DLL)의 활성화구간이 겹쳐지는 문제가 발생할 수 있고, 이로 인해, 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간도 겹쳐지는 문제가 발생할 수 있다.The reason is that the first driving clock RCLK_DLL and the second driving clock FCLK_DLL are not used only in the third
따라서, 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치에서는 제1활성화구간 조절부(120)와 제2활성화구간 조절부(125)를 내부에 구비함으로써 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐지는 문 제를 해결하려 하였다.Accordingly, in the data output apparatus of the semiconductor memory device according to the related art, the first output control clock RCLK_DOb and the second output are provided by including the first activation
물론, 제1활성화구간 조절부(120)와 제2활성화구간 조절부(125)가 정상적으로 동작하는 경우에는 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐지는 문제를 해결할 수 있었다.Of course, when the first activation
하지만, 제1활성화구간 조절부(120)와 제2활성화구간 조절부(125)는 상기에서 설명한 바와 같이 제2출력제어클록(FCLK_DOb)을 이용하여 제1출력제어클록(RCLK_DOb)의 활성화구간을 조절하고, 제1출력제어클록(RCLK_DOb)을 이용하여 제2출력제어클록(FCLK_DOb)의 활성화구간을 조절하는 방식이므로, 반도체 메모리 소자에 공급되는 전원전압(VDD)의 레벨이 예정된 전압레벨 이하로 떨어져서 공급되는 저전압(Low VDD) 상태가 되면 정상적으로 동작하지 못하여 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐진 것을 제대로 보정하지 못하는 문제점이 발생한다.However, the first activation
이렇게, 저전압(Low VDD) 상태의 반도체 메모리 소자에서는 제1활성화구간 조절부(120)와 제2활성화구간 조절부(125)가 제대로 동작할 수 없고, 이로 인해, 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화 구간이 겹친 상태로 제1스플릿부(130)와 제2스플릿부(140)에 인가되면, 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐지는 시간만큼 제1스플릿부(130)와 제2스플릿부(140)에 각각 응답하여 동작이 온/오프(On/Off) 제어되는 제1전달제어부(140)와 제2전달제어부(145)의 동작 타이밍이 겹쳐지게 되는 문제가 발생한다.As such, in the semiconductor memory device having a low voltage (VDD) state, the first activation
즉, 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐지는 시간 동안에는 동일한 데이터 패드(DQ)에 서로 다른 값을 가지는 제1내부데이터(RDO)와 제2내부데이터(FDO)가 동시에 전달되어 데이터 패드(DQ)를 통해 출력데이터(DATA)로서 출력되므로 제1출력제어클록(RCLK_DOb)과 제2출력제어클록(FCLK_DOb)의 활성화구간이 겹쳐지는 시간 동안에는 출력데이터(DATA)를 신뢰할 수 없는 문제가 발생한다.That is, the first internal data RDO and the second internal having different values on the same data pad DQ during the time period where the activation periods of the first output control clock RCLK_DOb and the second output control clock FCLK_DOb overlap. Since the data FDO is simultaneously transmitted and output as the output data DATA through the data pad DQ, the output data during the overlapping period of activation of the first output control clock RCLK_DOb and the second output control clock FCLK_DOb. There is a problem that (DATA) can not be trusted.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 지연고정루프 클록에 대응하는 출력제어클록을 반도체 메모리 소자의 데이터 출력장치에서만 사용함으로써 저전원(LOW VDD) 상태에서도 안정적으로 데이터를 출력할 수 있는 반도체 메모리 소자의 데이터 출력장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, by using an output control clock corresponding to a delay locked loop clock only in a data output device of a semiconductor memory device, thereby ensuring stable data even in a low power supply (LOW VDD) state. It is an object of the present invention to provide a data output device of a semiconductor memory device capable of outputting the.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1지연고정루프 클록과 제2지연고정루프 클록을 각각 구동하기 위한 제1클록구동수단; 상기 제1클록구동수단의 출력클록에 응답하여 예정된 내부동작을 수행하기 위한 내부회로; 상기 제1지연고정루프 클록과 상기 제2지연고정루프 클록을 각각 구동하여 제1출력제어클록과 제2출력제어클록으로서 출력하기 위한 제2클록구동수단; 및 상기 제1출력제어클록에 응답하여 제1내부데이터를 출력데이터로서 데이터 패드에 인가하고, 상기 제2출력제어클록에 응답하여 제2내부데이터를 상기 출력데이터로서 데이터 패드에 인가하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.According to an aspect of the present invention for achieving the above object, the first clock driving means for driving the first delay locked loop clock and the second delay locked loop clock; An internal circuit for performing a predetermined internal operation in response to an output clock of the first clock driving means; Second clock driving means for driving the first delay locked loop clock and the second delay locked loop clock to output each of the first delay control loop clock and the second delay control loop clock; And a data output for applying first internal data to the data pad in response to the first output control clock and applying the second internal data to the data pad in response to the second output control clock. A semiconductor memory device having means is provided.
그리고, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 구동제어신호의 활성화구간에서 제1지연고정루프 클록과 제2지연고정루 프 클록을 각각 구동하기 위한 제1클록구동수단; 상기 제1클록구동수단의 출력클록에 응답하여 예정된 내부동작을 수행하기 위한 내부회로; 커맨드신호의 활성화구간에서 상기 제1지연고정루프 클록과 상기 제2지연고정루프 클록을 각각 구동하여 제1출력제어클록과 제2출력제어클록으로서 출력하기 위한 제2클록구동수단; 및 상기 제1출력제어클록에 응답하여 제1내부데이터를 출력데이터로서 데이터 패드에 인가하고, 상기 제2출력제어클록에 응답하여 제2내부데이터를 상기 출력데이터로서 데이터 패드에 인가하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.In addition, according to another aspect of the present invention for achieving the above object to be solved, the first clock driving for driving the first delay locked loop clock and the second delay locked loop clock in the activation period of the drive control signal, respectively; Way; An internal circuit for performing a predetermined internal operation in response to an output clock of the first clock driving means; Second clock driving means for driving the first delay locked loop clock and the second delay locked loop clock to output as a first output control clock and a second output control clock in an activation period of a command signal; And a data output for applying first internal data to the data pad in response to the first output control clock and applying the second internal data to the data pad in response to the second output control clock. A semiconductor memory device having means is provided.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 정클록과 부클록을 각각 구동하기 위한 제1클록구동수단; 상기 제1클록구동수단의 출력클록에 응답하여 예정된 내부동작을 수행하기 위한 내부회로; 상기 정클록과 상기 부클록을 각각 구동하여 정출력제어클록과 부출력제어클록으로서 출력하는 제2클록구동수단; 및 상기 정출력제어클록에 응답하여 제1내부데이터를 출력데이터로서 데이터 패드에 인가하고, 상기 부출력제어클록에 응답하여 제2내부데이터를 상기 출력데이터로서 데이터 패드에 인가하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.In addition, according to another aspect of the present invention for achieving the above object to be solved, the first clock driving means for driving each of the clock and the sub-clock; An internal circuit for performing a predetermined internal operation in response to an output clock of the first clock driving means; Second clock driving means for driving the positive clock and the subclock, respectively, and outputting them as a constant output control clock and a sub output control clock; And data output means for applying first internal data to the data pad in response to the positive output control clock, and applying second internal data as the output data to the data pad in response to the sub output control clock. Provided is a semiconductor memory device.
그리고, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 구동제어신호의 활성화구간에서 정클록과 부클록을 각각 구동하기 위한 제1클록구동수단; 상기 제1클록구동수단의 출력클록에 응답하여 예정된 내부동작을 수행하기 위한 내부회로; 커맨드신호의 활성화구간에서 상기 정클록과 상기 부클록을 각각 구동하여 정출력제어클록과 부출력제어클록으로서 출력하기 위한 제2클록구동수단; 및 상기 정출력제어클록에 응답하여 제1내부데이터를 출력데이터로서 데이터 패드에 인가하고, 상기 부출력제어클록에 응답하여 제2내부데이터를 상기 출력데이터로서 데이터 패드에 인가하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.Further, according to another aspect of the present invention for achieving the above object to be solved, the first clock driving means for driving each of the positive clock and the sub-clock in the activation period of the drive control signal; An internal circuit for performing a predetermined internal operation in response to an output clock of the first clock driving means; Second clock driving means for driving the positive clock and the sub-clock in the activation period of the command signal and outputting the positive clock and the sub-output control clock respectively; And data output means for applying first internal data to the data pad in response to the positive output control clock, and applying second internal data as the output data to the data pad in response to the sub output control clock. Provided is a semiconductor memory device.
전술한 본 발명은 서로 상반된 위상을 가지는 제1지연고정루프 클록 및 제2지연고정루프 클록에 대응하는 제1출력제어클록 및 제2출력제어클록을 생성하여 반도체 메모리 소자의 데이터 출력장치에서만 사용함으로써, 저전원(LOW VDD) 상태에서도 안정적으로 데이터를 출력할 수 있는 효과가 있다.The present invention described above generates a first output control clock and a second output control clock corresponding to the first delay locked loop clock and the second delay locked loop clock having phases opposite to each other, and are used only in the data output device of the semiconductor memory device. In this case, the data can be stably output even in a low power supply (LOW VDD) state.
이로 인해, 지연고정루프회로(DLL) 내부에서 데이터 패스(data path)를 모델링(modeling)하여 사용하는 리플리카(replica) 회로와 실제 데이터 패스(data path) 간의 미스 매치(miss match)가 줄어드는 효과가 있다.This reduces the miss match between the replica circuit and the actual data path, which model and use the data path inside the delay locked loop (DLL). There is.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러니, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하기 알려주기 위해 제공 되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. Therefore, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform complete.
도 3a은 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도이다.3A is a circuit diagram illustrating a data output apparatus of a semiconductor memory device according to a first embodiment of the present invention.
도 3a을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK_DLL)을 구동한 제1출력제어클록(RCLK_DLL_DQ)과 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동한 제2출력제어클록(FCLK_DLL_DQ)을 이용하여 반도체 메모리 소자 내부의 데이터(RDO, FDO)를 출력시키는 것을 알 수 있다.Referring to FIG. 3A, a data output apparatus of a semiconductor memory device according to a first embodiment of the present invention may include a first output control clock driving a first delay locked loop clock RCLK_DLL synchronized to a rising edge of an external clock. It is seen that the data RDO and FDO inside the semiconductor memory device are output using the second output control clock FCLK_DLL_DQ driving the RCLK_DLL_DQ) and the second delay locked loop clock FCLK synchronized to the falling edge of the external clock. Can be.
구체적으로, 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)을 각각 구동하기 위한 제1클록구동부(300)와, 제1클록구동부(300)의 출력클록(RCLK_DLL, FCLK_DLL)에 응답하여 예정된 내부동작을 수행하기 위한 내부회로(370)와, 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)을 각각 구동하여 제1출력제어클록(RCLK_DLL_DQ)과 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하기 위한 제2클록구동부(310), 및 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하고, 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하기 위한 데이터 출력부(360)을 구비한다.Specifically, the output clocks RCLK_DLL and FCLK_DLL of the
여기서, 제1클록구동부(300)는, 제1지연고정루프 클록(RCLK)을 구동하여 제1 구동클록(RCLK_DLL)으로서 출력하기 위한 제1구동클록 출력부(302)와, 제2지연고정루프 클록(FCLK)을 구동하여 제2구동클록(FCLK_DLL)으로서 출력하기 위한 제2구동클록 출력부(304)를 구비한다.Here, the
그리고, 제2클록구동부(310)는, 제1지연고정루프 클록(RCLK)을 구동하여 제1출력제어클록(RCLK_DLL_DQ)으로서 출력하기 위한 제1출력제어클록 출력부(312)와, 제2지연고정루프 클록(FCLK)을 구동하여 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하기 위한 제2출력제어클록 출력부(314)를 구비한다.In addition, the
그리고, 데이터 출력부(360)는, 제1커맨드 신호(ROUTEN) 및 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력노드(OUT_NODE)에 전달하기 위한 제1데이터 전달부(362)와, 제2커맨드 신호(FOUTEN) 및 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력노드(OUT_NODE)에 전달하기 위한 제2데이터 전달부(364), 및 출력노드(OUT_NODE)에 실려있는 데이터 - 제1내부데이터(RDO) 또는 제2내부데이터(FDO) - 를 데이터 패드(DQ)로 드라이빙하기 위한 데이터 드라이빙부(366)을 구비한다.The
또한, 데이터 출력부(360)의 구성요소 중 제1데이터 전달부(362)는, 제1커맨드 신호(ROUTEN)의 활성화구간에서 제1출력제어클록(RCLK_DLL_DQ)을 입력받아 제1출력제어클록(RCLK_DLL_DQ)의 상승 에지(rising edge)에 대응하는 제1제어클록(RCLK_DLL_DQ2)과 하강 에지(falling edge)에 대응하는 제2제어클록(RCLK_DLL_DQ2b)으로 스플릿하기 위한 스플릿부(3622), 및 제1제어클록(RCLK_DLL_DQ2)과 제2제어클록(RCLK_DLL_DQ2b)에 응답하여 제1내부데이터(RDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 전달제어부(3624)를 구비한다.In addition, among the components of the
그리고, 데이터 출력부(360)의 구성요소 중 제2데이터 전달부(364)는, 제2커맨드 신호(FOUTEN)의 활성화구간에서 제2출력제어클록(FCLK_DLL_DQ)을 입력받아 제2출력제어클록(FCLK_DLL_DQ)의 상승 에지(rising edge)에 대응하는 제1제어클록(FCLK_DLL_DQ2)과 하강 에지(falling edge)에 대응하는 제2제어클록(FCLK_DLL_DQ2b)으로 스플릿하기 위한 스플릿부(3642), 및 제1제어클록(FCLK_DLL_DQ2)과 제2제어클록(FCLK_DLL_DQ2b)에 응답하여 제2내부데이터(FDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 전달제어부(3644)를 구비한다.The second
전술한 바와 같은 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.The operation thereof will be described based on the configuration of the data output apparatus of the semiconductor memory device according to the first embodiment of the present invention as described above.
도 3b는 도 3a에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램이다.3B is a timing diagram illustrating an operation of a data output apparatus of a semiconductor memory device according to the first embodiment of the present invention shown in FIG. 3A.
도 3b를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 구성요소 중 제1클록구동부(300)는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 구동하여 제1구동클록(RCLK_DLL)으로서 출력하고, 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동하여 제2구동클록(FCLK_DLL)으로서 출력하는 것을 알 수 있다.Referring to FIG. 3B, the
그리고, 제2클록구동부(310)는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 구동하여 제1출력제어클록(RCLK_DLL_DQ)으로서 출력하고, 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동하여 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하는 것을 알 수 있다.The
즉, 제1클록구동부(300)와 제2클록구동부(310)가 서로의 구동동작에 영향을 주지 않고 독립적으로 동작하는 것을 알 수 있다.That is, it can be seen that the
여기서, 제1클록구동부(300)와 제2클록구동부(310) 중 제1클록구동부(300)에서 출력되는 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)이 어떻게 사용되는지에 대해서 도 3b에 도시되어 있진 않지만 도 3a의 구성에서 설명한 바와 같이 반도체 메모리 소자의 내부회로(370)로 인가되어 예정된 내부동작이 수행되도록 하는 역활을 한다.Here, how the first driving clock RCLK_DLL and the second driving clock FCLK_DLL output from the first
즉, 내부회로(370)는, 구동제어신호(DRV_EN)의 활성화구간에서 제1구동클록(RCLK_DLL) 및 제2구동클록(FCLK_DLL)에 응답하여 예정된 내부동작을 수행하고, 구동제어신호(DRV_EN)의 비활성화구간에서 제1구동클록(RCLK_DLL) 및 제2구동클록(FCLK_DLL)과 상관없이 예정된 내부동작을 수행하지 않는다.That is, the
그리고, 데이터 출력부(360)는, 제1커맨드 신호(ROUTEN)의 활성화구간에서 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하고, 제1커맨드 신호(ROUTEN)의 비활성화구간에서 제1출력제어클록(RCLK_DLL_DQ)와 상관없이 제1내부데이터(RDO)를 데이터 패드(DQ)에 인가하지 않는다.In addition, the
또한, 데이터 출력부(360)는, 제2커맨드 신호(FOUTEN)의 활성화구간에서 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력데이터(DATA)로 서 데이터 패드(DQ)에 인가하고, 제2커맨드 신호(FOUTEN)의 비활성화구간에서 제2출력제어클록(FCLK_DLL_DQ)와 상관없이 제2내부데이터(FDO)를 데이터 패드(DQ)에 인가하지 않는다.In addition, the
그리고, 데이터 출력부(360)의 구성요소 중 제1데이터 전달부(362)는, 제1커맨드 신호(ROUTEN)가 로직'하이'(High)로 활성화된 구간에서 제1클록구동부(300)와 제2클록구동부(310) 중 제2클록구동부(310)에서 출력되는 제1출력제어클록(RCLK_DLL_DQ)을 스플릿하여 제1제어클록(RCLK_DLL_DQ2) 및 제2제어클록(RCLK_DLL_DQ2b)을 출력하고, 스플릿된 제1제어클록(RCLK_DLL_DQ2) 및 제2제어클록(RCLK_DLL_DQ2b)을 사용하여 제1내부데이터(RDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어한다.The first
마찬가지로, 데이터 출력부(360)의 구성요소 중 제2데이터 전달부(364)는, 제2커맨드 신호(FOUTEN)가 로직'하이'(High)로 활성화된 구간에서 제1클록구동부(300)와 제2클록구동부(310) 중 제2클록구동부(310)에서 출력되는 제2출력제어클록(FCLK_DLL_DQ)을 스플릿하여 제1제어클록(FCLK_DLL_DQ2) 및 제2제어클록(FCLK_DLL_DQ2b)을 출력하고, 스플릿된 제1제어클록(FCLK_DLL_DQ2) 및 제2제어클록(FCLK_DLL_DQ2b)을 사용하여 제2내부데이터(FDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어한다.Similarly, the second
그리고, 데이터 출력부(360)의 구성요소 중 데이터 드라이빙부(366)는, 출력노드(OUT_NODE)에 실려있는 데이터가 제1내부데이터(RDO)이든 제2내부데이터(FDO)이든 상관없이 항상 출력노드(OUT_NODE)에 실려있는 데이터를 예정된 데이터 패 드(DQ)로 드라이빙하는 동작을 수행한다.Among the components of the
즉, 데이터 출력부(360)의 구성요소 중 제1데이터 전달부(362)와 데이터 드라이빙부(366)는, 제1출력제어클록(RCLK_DLL_DQ)이 로직'하이'(High)로 활성화된 상태, 제1제어클록(RCLK_DLL_DQ2)이 로직'하이'(High)로 활성화되고 제2제어클록(RCLK_DLL_DQ2b)이 로직'로우'(Low)로 비활성화된 상태에서 인가되는 제1내부데이터(RDO) - 도면에서 'D1','D3','D5','D7' - 를 출력노드(OUT_NODE)에 전달하는 동작(①)을 수행한다.That is, among the components of the
마찬가지로, 데이터 출력부(360)의 구성요소 중 제2데이터 전달부(364)와 데이터 드라이빙부(366)는, 제2출력제어클록(FCLK_DLL_DQ)이 로직'하이'(High)로 활성화된 상태, 제1제어클록(FCLK_DLL_DQ2)이 로직'하이'(High)로 활성화되고 제2제어클록(FCLK_DLL_DQ2b)이 로직'로우'(Low)로 비활성화된 상태에서 인가되는 제2내부데이터(FDO) - 도면에서 'D2','D4','D6','D8' - 를 출력노드(OUT_NODE)에 전달하는 동작(②)을 수행한다.Similarly, among the components of the
도 4a는 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도이다.4A is a circuit diagram illustrating a data output apparatus of a semiconductor memory device according to a second embodiment of the present invention.
도 4a을 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치는, 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치와 마찬가지로 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK_DLL)을 구동한 제1출력제어클록(RCLK_DLL_DQ)과 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동한 제2출력제어클록(FCLK_DLL_DQ)을 이용하여 반도체 메모리 소자 내부의 데이터(RDO, FDO)를 출력시키는 것을 알 수 있다.Referring to FIG. 4A, the data output apparatus of the semiconductor memory device according to the second embodiment of the present invention is synchronized with the rising edge of the external clock, similarly to the data output apparatus of the semiconductor memory device according to the first embodiment of the present invention. The first output control clock RCLK_DLL_DQ driving the first delay locked loop clock RCLK_DLL and the second output control clock FCLK_DLL_DQ driving the second delay locked loop clock FCLK synchronized to the falling edge of the external clock. It can be seen that the data RDO and FDO in the semiconductor memory device are output by using the same.
구체적으로, 구동제어신호(DRV_EN)의 활성화구간에서 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)을 각각 구동하기 위한 제1클록구동부(400)와, 제1클록구동부(400)의 출력클록(RCLK_DLL, FCLK_DLL)에 응답하여 예정된 내부동작을 수행하기 위한 내부회로(470)와, 커맨드 신호(ROUTEN, FOUTEN)의 활성화구간에서 제1지연고정루프 클록(RCLK)과 제2지연고정루프 클록(FCLK)을 각각 구동하여 제1출력제어클록(RCLK_DLL_DQ)과 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하기 위한 제2클록구동부(410), 및 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하고, 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하기 위한 데이터 출력부(460)을 구비한다.Specifically, the
여기서, 제1클록구동부(400)는, 구동제어신호(DRV_EN)의 활성화구간에서 제1지연고정루프 클록(RCLK)을 구동하여 제1구동클록(RCLK_DLL)으로서 출력하기 위한 제1구동클록 출력부(402)와, 구동제어신호(DRV_EN)의 활성화구간에서 제2지연고정루프 클록(FCLK)을 구동하여 제2구동클록(FCLK_DLL)으로서 출력하기 위한 제2구동클록 출력부(404)를 구비한다.Here, the
그리고, 제2클록구동부(410)는, 제1커맨드신호(ROUTEN)의 활성화구간에서 제1지연고정루프 클록(RCLK)을 구동하여 제1출력제어클록(RCLK_DLL_DQ)으로서 출력하 기 위한 제1출력제어클록 출력부(412)와, 제2커맨드신호(FOUTEN)의 활성화구간에서 제2지연고정루프 클록(FCLK)을 구동하여 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하기 위한 제2출력제어클록 출력부(414)를 구비한다.In addition, the
그리고, 데이터 출력부(460)는, 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력노드(OUT_NODE)에 전달하기 위한 제1데이터 전달부(462)와, 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력노드(OUT_NODE)에 전달하기 위한 제2데이터 전달부(464), 및 출력노드(OUT_NODE)에 실려있는 데이터 - 제1내부데이터(RDO) 또는 제2내부데이터(FDO) - 를 데이터 패드(DQ)로 드라이빙하기 위한 데이터 드라이빙부(466)을 구비한다.The
또한, 데이터 출력부(460)의 구성요소 중 제1데이터 전달부(462)는, 제1출력제어클록(RCLK_DLL_DQ)을 입력받아 제1출력제어클록(RCLK_DLL_DQ)의 상승 에지(rising edge)에 대응하는 제1제어클록(RCLK_DLL_DQ2)과 하강 에지(falling edge)에 대응하는 제2제어클록(RCLK_DLL_DQ2b)으로 스플릿하기 위한 스플릿부(4622), 및 제1제어클록(RCLK_DLL_DQ2)과 제2제어클록(RCLK_DLL_DQ2b)에 응답하여 제1내부데이터(RDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 전달제어부(4624)를 구비한다.In addition, among the components of the
그리고, 데이터 출력부(460)의 구성요소 중 제2데이터 전달부(464)는, 제2출력제어클록(FCLK_DLL_DQ)을 입력받아 제2출력제어클록(FCLK_DLL_DQ)의 상승 에지(rising edge)에 대응하는 제1제어클록(FCLK_DLL_DQ2)과 하강 에지(falling edge)에 대응하는 제2제어클록(FCLK_DLL_DQ2b)으로 스플릿하기 위한 스플릿 부(4642), 및 제1제어클록(FCLK_DLL_DQ2)과 제2제어클록(FCLK_DLL_DQ2b)에 응답하여 제2내부데이터(FDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어하기 위한 전달제어부(4644)를 구비한다.The second
전술한 바와 같은 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.The operation thereof will be described based on the configuration of the data output device of the semiconductor memory device according to the second embodiment of the present invention as described above.
도 4b는 도 4a에 도시된 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램이다.4B is a timing diagram illustrating an operation of a data output apparatus of a semiconductor memory device according to the second embodiment of the present invention shown in FIG. 4A.
도 4b를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 구성요소 중 제1클록구동부(400)는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 구동제어신호(DRV_EN)의 활성화구간에서 구동하여 제1구동클록(RCLK_DLL)으로서 출력하고, 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 구동제어신호(DRV_EN)의 활성화구간에서 구동하여 제2구동클록(FCLK_DLL)으로서 출력하는 것을 알 수 있다.Referring to FIG. 4B, the
이때, 도면에서는 구동제어신호(DRV_EN)가 항상 로직'하이'(High)로 활성화된 상태이기 때문에 제1지연고정루프 클록(RCLK)과 제1구동클록(RCLK_DLL)이 항상 동기되어 동시에 토글링하는 것 같고 제2지연고정루프 클록(FCLK)과 제2구동클록(FCLK_DLL)이 항상 동기되어 동시에 토글링하는 것 같지만, 실제로는 구동제어신호(DRV_EN)가 로직'로우'(Low)가 된다면 제1지연고정루프 클록(RCLK)이 토글링하여도 제1구동클록(RCLK_DLL)은 토글링하지 않는 상태가 되고 제2지연고정루프 클 록(FCLK)이 토글링하여도 제2구동클록(FCLK_DLL)은 토글링하지 않는 상태가 된다. 즉, 제1클록구동부(400)는 구동제어신호(DRV_EN)에 따라 그 동작 여부가 온/오프(On/Off) 제어된다.In this case, since the driving control signal DRV_EN is always in a logic 'high' state, the first delay locked loop clock RCLK and the first driving clock RCLK_DLL are always synchronized and toggled at the same time. It seems that the second delay locked loop clock FCLK and the second drive clock FCLK_DLL are always synchronized and toggled at the same time, but in reality, if the driving control signal DRV_EN becomes a logic 'low', the first Even when the delay locked loop clock RCLK is toggled, the first drive clock RCLK_DLL is not toggled, and even when the second delayed locked clock FCLK is toggled, the second drive clock FCLK_DLL is not toggled. It is in a non-toggling state. That is, the
그리고, 제2클록구동부(410)는, 외부 클록의 상승 에지에 동기화된 제1지연고정루프 클록(RCLK)을 제1커맨드 신호(ROUTEN)의 활성화구간에서 구동하여 제1출력제어클록(RCLK_DLL_DQ)으로서 출력하고, 외부 클록의 하강 에지에 동기화된 제2지연고정루프 클록(FCLK)을 제1커맨드 신호(ROUTEN)의 활성화구간에서 구동하여 제2출력제어클록(FCLK_DLL_DQ)으로서 출력하는 것을 알 수 있다.The
이때, 제1커맨드 신호(ROUTEN)와 제2커맨드 신호(FOUTEN)는 각각 예정된 구간에서 로직'하이'(High)로 활성화상태를 유지하고 나머지 구간에서는 로직'로우'(Low)로 비활성화 상태가 되는 것을 알 수 있다.At this time, the first command signal ROUTEN and the second command signal FOUTEN remain active at logic 'High' in a predetermined section, and are deactivated at logic 'Low' in the remaining sections. It can be seen that.
이에 따라, 제1커맨드 신호(ROUTEN)가 로직'하이'(High)로 활성화된 구간에서는 제1구동클록(RCLK_DLL)을 구동하여 제1출력제어클록(RCLK_DLL_DQ)으로서 출력하게 되므로 제1구동클록(RCLK_DLL)과 제1출력제어클록(RCLK_DLL_DQ)이 동기되어 동시에 토글링하는 상태가 되고, 제1커맨드 신호(ROUTEN)가 로직'로우'(Low)로 비활성화된 구간에서는 제1구동클록(RCLK_DLL)을 구동하지 않으므로 제1구동클록(RCLK_DLL)의 토글링과 상관없이 제1출력제어클록(RCLK_DLL_DQ)은 토글링하지 않는 상태가 된다.Accordingly, in the section in which the first command signal ROUTEN is activated with logic 'High', the first drive clock RCLK_DLL is driven to output as the first output control clock RCLK_DLL_DQ, so the first drive clock ( The RCLK_DLL and the first output control clock RCLK_DLL_DQ are synchronized and toggled at the same time, and the first driving clock RCLK_DLL is executed in a section in which the first command signal ROUTEN is deactivated as logic 'low'. Since it is not driven, the first output control clock RCLK_DLL_DQ is not toggled regardless of the toggling of the first driving clock RCLK_DLL.
마찬가지로, 제2커맨드 신호(FOUTEN)가 로직'하이'(High)로 활성화된 구간에서는 제2구동클록(FCLK_DLL)을 구동하여 제2출력제어클록(FCLK_DLL_DQb)으로서 출 력하게 되므로 제2구동클록(FCLK_DLL)과 제2출력제어클록(FCLK_DLL_DQb)이 동기되어 동시에 토글링하는 상태가 되고, 제2커맨드 신호(FOUTEN)가 로직'로우'(Low)로 비활성화된 구간에서는 제2구동클록(FCLK_DLL)을 구동하지 않으므로 제2구동클록(FCLK_DLL)의 토글링과 상관없이 제2출력제어클록(FCLK_DLL_DQb)은 토글링하지 않는 상태가 된다.Similarly, in the section in which the second command signal FOUTEN is activated with logic 'high', the second drive clock FCLK_DLL is driven to output as the second output control clock FCLK_DLL_DQb, so the second drive clock ( FCLK_DLL) and the second output control clock FCLK_DLL_DQb are synchronized and toggled at the same time, and the second drive clock FCLK_DLL is executed in a section in which the second command signal FOUTEN is deactivated as logic 'low'. Since it is not driven, the second output control clock FCLK_DLL_DQb is not toggled regardless of the second driving clock FCLK_DLL.
이렇게, 제2클록구동부(410)의 동작을 제어하는 제1커맨드 신호(ROUTEN)와 제2커맨드 신호(FOUTEN)는, 반도체 메모리 소자에서 데이터를 출력하기 위해 외부에서 리드 커맨드(Read Command)가 인가되면 MRS(Memory Register Set)에 미리 설정된 카스 레이턴시(Cas Latency) 값 이후에 활성화되는 신호이다.As such, the first command signal ROUTEN and the second command signal FOUTEN, which control the operation of the
결론적으로, 제1클록구동부(400)와 제2클록구동부(410)는 각각 제1지연고정루프 클록(RCLK)와 제2지연고정루프 클록(FCLK)을 입력받아 구동동작을 수행하므로 서로간의 동작에 영향을 주지 않는 것을 알 수 있다.In conclusion, since the
그리고, 제1클록구동부(400)와 제2클록구동부(410) 중 제1클록구동부(400)에서 출력되는 제1구동클록(RCLK_DLL)과 제2구동클록(FCLK_DLL)이 어떻게 사용되는지에 대해서 도 4b에 도시되어 있진 않지만 도 4a의 구성에서 설명한 바와 같이 반도체 메모리 소자의 내부회로(470)로 인가되어 예정된 내부동작이 수행되도록 하는 역활을 한다.And, how the first driving clock (RCLK_DLL) and the second driving clock (FCLK_DLL) output from the first
그리고, 데이터 출력부(460)는, 제1출력제어클록(RCLK_DLL_DQ)에 응답하여 제1내부데이터(RDO)를 출력데이터(DATA)로서 데이터 패드(DQ)에 인가하고, 제2출력제어클록(FCLK_DLL_DQ)에 응답하여 제2내부데이터(FDO)를 출력데이터(DATA)로서 데 이터 패드(DQ)에 인가한다.The
이때, 데이터 출력부(460)의 구성요소 중 제1데이터 전달부(462)는, 제1클록구동부(400)와 제2클록구동부(410) 중 제2클록구동부(410)에서 출력되는 제1출력제어클록(RCLK_DLL_DQ)을 스플릿하여 제1제어클록(RCLK_DLL_DQ2) 및 제2제어클록(RCLK_DLL_DQ2b)을 출력하고, 스플릿된 제1제어클록(RCLK_DLL_DQ2) 및 제2제어클록(RCLK_DLL_DQ2b)을 사용하여 제1내부데이터(RDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어한다.At this time, the first
마찬가지로, 데이터 출력부(460)의 구성요소 중 제2데이터 전달부(464)는, 제1클록구동부(400)와 제2클록구동부(410) 중 제2클록구동부(410)에서 출력되는 제2출력제어클록(FCLK_DLL_DQ)을 스플릿하여 제1제어클록(FCLK_DLL_DQ2) 및 제2제어클록(FCLK_DLL_DQ2b)을 출력하고, 스플릿된 제1제어클록(FCLK_DLL_DQ2) 및 제2제어클록(FCLK_DLL_DQ2b)을 사용하여 제2내부데이터(FDO)가 출력노드(OUT_NODE)에 전달되는 것을 제어한다.Similarly, the second
그리고, 데이터 출력부(460)의 구성요소 중 데이터 드라이빙부(466)는, 출력노드(OUT_NODE)에 실려있는 데이터가 제1내부데이터(RDO)이든 제2내부데이터(FDO)이든 상관없이 항상 출력노드(OUT_NODE)에 실려있는 데이터를 예정된 데이터 패드(DQ)로 드라이빙하는 동작을 수행한다.The
즉, 데이터 출력부(460)의 구성요소 중 제1데이터 전달부(462)와 데이터 드라이빙부(466)는, 제1내부데이터(RDO) - 도면에서 'D1','D3','D5','D7' - 를 출력노드(OUT_NODE)에 전달하는 동작(①)을 수행한다.That is, among the components of the
마찬가지로, 데이터 출력부(460)의 구성요소 중 제2데이터 전달부(464)와 데이터 드라이빙부(466)는, 제2내부데이터(FDO) - 도면에서 'D2','D4','D6','D8' - 를 출력노드(OUT_NODE)에 전달하는 동작(②)을 수행한다.Similarly, among the components of the
이상에서 살펴본 바와 같이 본 발명의 제1 및 제2실시예를 적용하면, 서로 상반된 위상을 가지며 그 듀티비가 50 대 50을 유지하여 서로 간에 활성화구간이 겹치지 않는 제1지연고정루프 클록(RCLK) 및 제2지연고정루프 클록(FCLK)에 대응하는 제1출력제어클록(RCLK_DLL_DQ) 및 제2출력제어클록(FCLK_DLL_DQ)을 생성하여 반도체 메모리 소자의 데이터 출력장치에서만 사용함으로써, 반도체 메모리 소자로 공급되는 전원이 저전원(Low VDD) 상태인 경우에도 안정적으로 데이터를 출력시킬 수 있다.As described above, when the first and second embodiments of the present invention are applied, the first delay locked loop clock RCLK and the phases having opposite phases and having a duty ratio of 50 to 50 do not overlap activation intervals. Power supplied to the semiconductor memory device by generating the first output control clock RCLK_DLL_DQ and the second output control clock FCLK_DLL_DQ corresponding to the second delay locked loop clock FCLK and using only the data output device of the semiconductor memory device. Even in this low power supply (Low VDD) state, data can be output stably.
즉, 제1출력제어클록(RCLK_DLL_DQ) 및 제2출력제어클록(FCLK_DLL_DQ)는 종래기술에서와 같이 반도체 메모리 소자의 내부회로와 데이터 출력장치에서 동시에 사용되지 않는다.That is, the first output control clock RCLK_DLL_DQ and the second output control clock FCLK_DLL_DQ are not used simultaneously in the internal circuit and the data output device of the semiconductor memory device as in the prior art.
따라서, 제1출력제어클록(RCLK_DLL_DQ)과 제2출력제어클록(FCLK_DLL_DQ)은 제1지연고정루프 클록(RCLK) 및 제2지연고정루프 클록(FCLK)과 마찬가지로 서로 상반된 위상을 가지며 그 듀티비가 50 대 50을 유지하여 서로 간에 활성화구간이 겹치지 않는 상태이다.Accordingly, the first output control clock RCLK_DLL_DQ and the second output control clock FCLK_DLL_DQ have phases opposite to each other like the first delay locked loop clock RCLK and the second delay locked loop clock FCLK and have a duty ratio of 50. Maintaining 50, the activation intervals do not overlap each other.
이는, 반도체 메모리 소자의 데이터 출력장치 내부에서 제1출력제어클록(RCLK_DLL_DQ)와 제2출력제어클록(FCLK_DLL_DQ)의 활성화구간이 겹치는 것을 방 지하기 위한 회로 - 종래기술의 제1활성화구간 조절부(120) 및 제2활성화구간 조절부(125) - 가 없어도 상관없다는 것을 의미하며, 이로 인해, 반도체 메모리 소자로 공급되는 전원이 저전원(Low VDD) 상태인 경우에서도 반도체 메모리 소자의 데이터 출력장치가 안정적으로 동작할 수 있다.This is a circuit for preventing the activation section of the first output control clock RCLK_DLL_DQ and the second output control clock FCLK_DLL_DQ from overlapping in the data output device of the semiconductor memory device. 120 and the second activation
또한, 반도체 메모리 소자의 데이터 출력장치 내부의 회로가 간소화된다는 것은, 지연고정루프회로(DLL)에서 출력되는 제1지연고정루프 클록(RCLK) 및 제2지연고정루프 클록(FCLK)으로부터 내부데이터(RDO, FDO)가 나가는데 까지 지나가는 데이터 패스(data path)가 줄어든다는 것을 의미하므로 지연고정루프회로(DLL) 내부에서 데이터 패스(data path)를 모델링(modeling)하여 사용하는 리플리카(replica) 회로와 실제 데이터 패스(data path) 간의 미스 매치(miss match)가 줄어든다는 것을 의미한다. 즉, tDQSCK 값을 줄여줄 수 있다.In addition, the circuit inside the data output device of the semiconductor memory device is simplified because the internal data (from the first delay locked loop clock RCLK and the second delay locked loop clock FCLK output from the delay locked loop circuit DLL) is stored. This means that the data path passed to the exit of RDO and FDO is reduced. Therefore, the replica circuit is used to model and use the data path inside the delay locked loop (DLL). This means fewer miss matches between the actual data paths. That is, the tDQSCK value can be reduced.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.For example, the logic gate and the transistor illustrated in the above-described embodiment should be implemented differently in position and type depending on the polarity of the input signal.
도 1은 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도.1 is a circuit diagram showing a data output apparatus of a semiconductor memory device according to the prior art.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램.2 is a timing diagram illustrating an operation of a data output apparatus of a semiconductor memory device according to the related art shown in FIG. 1.
도 3a은 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도.3A is a circuit diagram showing a data output device of a semiconductor memory device according to the first embodiment of the present invention.
도 3b는 도 3a에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램.FIG. 3B is a timing diagram showing the operation of the data output apparatus of the semiconductor memory device according to the first embodiment of the present invention shown in FIG. 3A.
도 4a는 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치를 도시한 회로도.4A is a circuit diagram showing a data output device of a semiconductor memory device according to the second embodiment of the present invention.
도 4b는 도 4a에 도시된 본 발명의 제2실시예에 따른 반도체 메모리 소자의 데이터 출력장치의 동작을 도시한 타이밍 다이어그램.FIG. 4B is a timing diagram showing the operation of the data output apparatus of the semiconductor memory device according to the second embodiment of the present invention shown in FIG. 4A.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1클록구동부 105 : 제2클록구동부100: first clock driving unit 105: second clock driving unit
110 : 제3클록구동부 115 : 제4클록구동부110: third clock drive unit 115: fourth clock drive unit
120 : 제1활성화구간 조절부 125 : 제2활성화구간 조절부120: first activation section adjusting unit 125: second activation section adjusting unit
130 : 제1스플릿부 135 : 제2스플릿부130: first split portion 135: second split portion
140 : 제1전달제어부 145 : 제2전달제어부140: first transfer control unit 145: second transfer control unit
150 : 데이터 드라이빙부 170 : 내부회로150: data driving unit 170: internal circuit
300, 400 : 제1클록구동부 310, 410 : 제2클록구동부300, 400: first
360, 460 : 데이터 출력부 370, 470 : 내부회로360, 460:
362, 462 : 제1데이터 전달부 364, 464 : 제2데이터 전달부362, 462: first
366, 366 : 데이터 드라이빙부366, 366: data driving unit
Claims (22)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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