KR100914297B1 - 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법 - Google Patents

웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법 Download PDF

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Abstract

웨이퍼 상에 전사할 패턴 레이아웃과 웨이퍼 상에 전사된 웨이퍼 패턴들의 이미지 컨투어(image contour)를 매칭(matching)시키고, 이미지 컨투어 상의 다수의 계측 좌표들에서 계측 선폭(CD)값들 및 에지(edge) 차이 바이어스(bias)값들을 포함하는 패턴 계측치를 얻고, 패턴 레이아웃 데이터로부터 설계 패턴들의 목표 선폭들 및 듀티 데이터(duty data)들을 추출하고 패턴 계측치와 매칭하여, 계측 결과 데이터를 얻은 후, 계측 결과 데이터를 설계 패턴의 목표 선폭 크기별 및 듀티별로 분석하여 패턴 레이아웃을 보정할 보정 오프셋(offset)값들을 얻어, 패턴 레이아웃을 광근접효과보정(OPC)하는 단계를 포함하는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법을 제시한다. 이때, 계측 선폭값들의 평균값들의 분포로부터 보정할 에러(error) 부분을 구하고, 에러를 보상하게 패턴 레이아웃을 보정할 보정 오프셋(offset)값들을 설계 패턴의 목표 선폭별 및 듀티별로 구분되는 차이 바이어스값들로 얻는다.
패턴 계측, 듀티, OPC, 이미지 매칭

Description

웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법{Method of OPC by using wafer pattern measure data}
본 발명은 반도체 소자에 관한 것으로, 특히, 웨이퍼 패턴 계측 데이터를 이용하여 패턴 레이아웃(pattern layout)에 대해 광근접효과보정(OPC: Optical Proximity Correction)하는 방법에 관한 것이다.
디램 메모리(DRAM memory) 소자와 같은 반도체 소자를 웨이퍼(wafer) 상에 집적시키기 위해서, 웨이퍼 상에 집적할 회로 패턴의 레이아웃(layout)을 설계하는 과정이 수행되고 있다. 웨이퍼 상에 구현하고자 설계된 목표(target) 패턴 레이아웃을 포토마스크(photomask)에 차광 패턴이나 위상반전 패턴과 같은 마스크 패턴(mask pattern)으로 형성하고, 형성된 포토마스크에 노광 광원을 입사하여 마스크 패턴의 이미지(image)를 웨이퍼 상에 전사하는 노광 과정이 수행된다. 이러한 노광 과정에 의해 전사된 패턴 이미지를 따라 웨이퍼 상에 포토레지스트(photoresist)층이 선택적으로 노광되고, 노광된 포토레지스트층을 현상하여 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 식각 마스크로 이용하여 웨이퍼 상의 식각 대상층을 선택적으로 식각하여 실제 회로 패턴이 웨이퍼 상에 형성된다.
포토레지스트 패턴이나 실제 회로 패턴과 같은 웨이퍼 패턴이 형성된 후, 설계된 목표 패턴 레이아웃 상의 패턴 형상에 웨이퍼 패턴의 형상이 부합되는 지의 여부나 부합되는 정도를 계측하는 과정이 수행되고 있다. 이러한 웨이퍼 패턴 계측 과정은 설계된 목표 패턴 레이아웃을 검증하고, 검증 결과를 설계 레이아웃에 반영하여 보다 정확한 패턴 레이아웃 설계를 도모하기 위해서 수행되고 있다. 웨이퍼 상에 집적된 반도체 소자의 특성은, 설계된 목표 패턴 형상이 보다 정밀하게 실제 웨이퍼 패턴으로 구현될 때 보다 우수하게 구현될 수 있다. 웨이퍼 패턴 계측 데이터의 양이 보다 많이 확보될수록, 확보된 데이터들이 실제 웨이퍼 패턴들을 보다 정확하게 대변할 수 있다. 이에 따라, 설계된 패턴 레이아웃을 보다 정밀하게 검증하기 위해서, 보다 많은 량의 웨이퍼 패턴 계측 데이터(data)가 요구되고 있다.
이러한 웨이퍼 패턴 계측 과정은, 목표 패턴 레이아웃의 특정 위치에서 해당되는 패턴, 예컨대, 트랜지스터의 게이트(gate) 패턴 레이아웃에 대한 설계 상의 규칙 또는 듀티(duty) 데이터를 전체 레이아웃 데이터로부터 추출하는 과정을 포함하여 수행되고 있다. 이때, 게이트 패턴은 라인 및 스페이스(line & space) 형태로 반복되므로, 해당 게이트 패턴에 대한 듀티 데이터는 라인 및 스페이스 형태나 이들의 비(ratio) 형태로 주어질 수 있다.
이후에, 해당 게이트 패턴에 적용된 대표적인 듀티의 좌표를 추출한 후, 추출된 좌표에 해당되는 웨이퍼 패턴 선폭(CD: Critical Dimension)을 실제 웨이퍼 상에서 계측하고 있다. 이러한 계측 결과 데이터로부터 패턴 에러(error) 정도, 예컨대, 목표한 CD에 비해 웨이퍼 패턴의 실제 CD가 차이나는 정도를 파악하고, 이러 한 패턴 에러 정도를 보상하게 목표 패턴 레이아웃에서의 해당 게이트 패턴의 레이아웃을 보정하는 OPC 작업이 수행된다.
메모리 반도체 소자의 회로를 구성하는 데에는 수많은 서로 다른 듀티의 트랜지스터들이 요구되고, 이에 따라, 목표 패턴 레이아웃은 서로 다른 듀티, 예컨대, 목표 선폭(target CD)을 가지는 게이트 패턴들을 포함하고 있다. 그런데, 수작업으로 계측할 패턴의 듀티 및 계측할 패턴의 레이아웃 상의 좌표를 추출하고 이러한 좌표에 해당되는 웨이퍼 패턴에 대해 계측 수행하므로, 보다 많은 검사 지점들에 대한 웨이퍼 패턴 계측이 수행되기 어렵다. 이러한 웨이퍼 패턴에 대한 실제 계측 상 한계에 의해서, 트랜지스터의 게이트 패턴에 대한 대표적인 듀티의 좌표를 선정하고, 선정된 트랜지스터의 게이트 패턴에 한해서 해당 위치의 선폭 데이터를 계측하고 있다.
목표 패턴 레이아웃에 대한 검증 및 OPC 과정이 보다 정밀한 신뢰도를 가지기 위해서는 보다 많은 량의 패턴 계측 데이터가 요구되고 있으므로, 이러한 패턴 계측 데이터를 대량으로 수집하고, 수집된 패턴 계측 데이터를 분석하여 OPC 과정에 반영하는 방법의 개발이 요구되고 있다.
본 발명은 웨이퍼 패턴에 대한 패턴 계측 데이터를 대량으로 수집하고 수집된 웨이퍼 패턴 계측 데이터를 분석하여 광근접효과보정 하는 방법을 제시하고자 한다.
본 발명의 일 관점은, 웨이퍼 상에 전사할 패턴 레이아웃을 설계하는 단계; 상기 패턴 레이아웃을 상기 웨이퍼 상에 전사하는 단계; 상기 웨이퍼 상에 전사된 웨이퍼 패턴들의 이미지 컨투어(image contour)를 얻는 단계; 상기 패턴 레이아웃의 일정 영역을 상기 이미지 컨투어의 해당 영역에 매칭(matching)시키는 단계; 상기 매칭된 상기 이미지 컨투어 상의 다수의 계측 좌표들에서 상기 웨이퍼 패턴들의 계측 선폭(CD)값들 및 상기 패턴 레이아웃과의 에지(edge) 차이 바이어스(bias)값들을 포함하는 패턴 계측치를 얻는 패턴 계측 단계; 상기 패턴 레이아웃 상의 상기 계측 좌표들에 해당되는 위치에 위치하는 설계 패턴들의 목표 선폭들 및 듀티 데이터(duty data)들을 추출하여 상기 패턴 계측치들과 동일 좌표에 대해 매칭되게 리스트(list)하여 계측 결과 데이터를 얻는 단계; 상기 계측 결과 데이터를 상기 설계 패턴의 목표 선폭 크기별 및 듀티별로 분석하여 상기 패턴 레이아웃을 보정할 보정 오프셋(offset)값들을 얻는 단계; 및 상기 보정 오프셋값들을 상기 패턴 레이아웃에 적용하여 상기 패턴 레이아웃을 광근접효과보정(OPC)하는 단계를 포함하는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법을 제시한다.
상기 매칭되는 영역은 칩 다이(chip die) 영역으로 설정될 수 있다.
상기 듀티 데이터는 상기 계측 좌표들에 해당되는 위치에 위치하는 상기 설계 패턴의 좌측 및 우측에 위치하는 다른 설계 패턴과 이격된 거리인 좌우 스페이스(space)값들을 추출하여 상기 설계 패턴의 목표 선폭과의 비(ratio)를 구해 얻어질 수 있다.
상기 계측 결과 데이터의 분석은 상기 계측 결과 데이터로부터 상기 설계 패턴의 목표 선폭 크기별로 상기 듀티별 상기 계측 선폭값들의 평균값들의 분포도를 구하여 상기 분포도로부터 상기 목표 선폭 크기별 상기 듀티의 분포를 분석하는 과정을 포함할 수 있다.
상기 계측 결과 데이터의 분석은 상기 계측 결과 데이터로부터 상기 설계 패턴의 목표 선폭 및 상기 듀티에 따른 상기 계측 선폭값들의 평균값들을 구하여 상기 계측 선폭값들의 평균값들의 분포를 분석하는 과정을 포함할 수 있다.
상기 계측 결과 데이터의 분석은 상기 계측 결과 데이터로부터 상기 설계 패턴의 목표 선폭 크기별로 상기 듀티별 3시그마(sigma)값들을 구하여 상기 3시그마값들의 분포를 분석하는 과정을 포함할 수 있다.
상기 보정 오프셋(offset)값들은 상기 설계 패턴의 목표 선폭별로 상기 듀티별 상기 차이 바이어스값들을 보상할 값들로 구해질 수 있다.
본 발명의 실시예는, 웨이퍼 패턴에 대한 패턴 계측 데이터를 대량으로 수집하고 수집된 웨이퍼 패턴 계측 데이터를 분석하여 패턴 레이아웃(layout)을 광근접 효과보정(OPC)하는 방법을 제공할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정(OPC) 방법을 설명하기 위해서 제시한 도면들이다.
도 1을 참조하면, 반도체 소자를 웨이퍼 상에 구현하기 위한 리소그래피(lithography) 과정 또는 패턴 전사 과정에 의해서 웨이퍼 상에 구현된 웨이퍼 패턴을 확인하는 패턴 계측 과정이 수행된다. 이때, 웨이퍼 상에 구현될 반도체 소자를 구성하는 패턴들의 형상을 목표 패턴 레이아웃(target pattern layout)으로 설계한다(도 1의 101). 이러한 목표 패턴 레이아웃은 필요에 따라 노광 시 수반되는 광근접효과(OPE: Optical Proximity Effect)나 노광 후 식각 과정에서의 수반되는 식각 바이어스(bias) 등을 고려하여 OPC 과정을 통해 수정될 수 있다.
이러한 목표 패턴 레이아웃을 노광 과정 등을 통해 웨이퍼 상에 전사하여 웨이퍼 패턴을 형성한다(도 1의 102). 이때, 웨이퍼 패턴은 웨이퍼 상에 노광 과정이 수행됨에 따라 형성되는 포토레지스트 패턴일 수 있으며, 또한, 포토레지스트 패턴을 식각 마스크로 이용한 선택적 식각 과정에 의해 형성되는 절연층 또는 도전층의 패턴일 수 있다. 형성된 웨이퍼 패턴이 목표 패턴 레이아웃에 정확하게 부합되는 형상 또는 크기를 가지는 지를 확인하기 위해서 웨이퍼 패턴에 대한 패턴 계측 과정이 수행된다. 이때, 패턴 계측 과정은 대량의 매스 데이터(mass data)의 확보가 가능한 계측 장비 또는 계측 방식, 예컨대, 패턴 레이아웃 데이터에 대응되는 웨이퍼 상의 다이(die) 영역에서의 검사(inspection)가 가능한 방식으로 수행될 수 있 다.
도 1 및 도 2를 참조하면, 목표 패턴 레이아웃(도 2의 210)의 데이터를 확보하고, 이에 대응되는 영역의 웨이퍼 패턴의 이미지 컨투어(image contour: 230)를 얻는다(도 1의 103). 이러한 웨이퍼 계측은 주사전자현미경(SEM)과 같이 패턴의 이미지를 얻을 수 있는 장비를 이용하여 이루어질 수 있다.
목표 패턴 레이아웃(210)의 데이터는 트랜지스터의 게이트 패턴(gate pattern)을 위한 라인 및 스페이스(line & space) 패턴으로 구성될 수 있으며, 메모리 반도체 소자의 회로를 구성하기 위한 다양한 크기 및 길이의 게이트 패턴들을 포함할 수 있다. 이때, 어느 한 종류의 트랜지스터의 게이트 패턴을 위한 목표 제1패턴(211)은 목표 선폭(T), 및 좌측의 이웃하는 목표 제2패턴(212)과의 제1스페이스(S1), 우측의 이웃하는 목표 제3패턴(213)과의 제2스페이스(S2)를 가지게 배치되고, 또한, 상측(또는 하측)의 목표 제4패턴(215)과는 제3스페이스(D)를 가지게 배치된다. 이러한 목표 패턴들(211, 212, 213, 215)들 사이의 이격 스페이스(S1, S2, D)는 목표 패턴 레이아웃(210)의 데이터에서 거리 계산에 의해 추출될 수 있다.
이러한 목표 패턴 레이아웃(210)과 웨이퍼 패턴의 이미지 컨투어(230)의 데이터를 이미지 매칭(image matching)시킨다(도 1의 104). 이때, 패턴 계측하고자 하는 영역의 목표 패턴 레이아웃(210)의 데이터를 추출하고, 해당 영역의 웨이퍼 패턴의 이미지 컨투어(230)의 영역에 이미지 매칭시킨다. 이러한 영역은 패턴 계측하고자 하는 영역으로, 칩 다이(chip die) 영역으로 설정될 수 있다. 이러한 이미지 매칭에 의해서, 웨이퍼 패턴(231)에 해당되는 목표 제1패턴(211)이 이미지 매칭 되고, 이러한 이미지 매칭에 의해서 웨이퍼 패턴(231)의 이미지 컨투어의 에지(edge)와 목표 제1패턴(211)의 에지가 비교될 수 있다. 다른 패턴들 또한 마찬가지로 에지들이 비교되게 이미지 매칭된다.
이러한 이미지 매칭을 수행하고, 웨이퍼 패턴의 이미지 컨투어(230) 영역 내에 계측 좌표(270)들을 설정한다. 이때, 계측 좌표(270)들은 매우 많은 지점들에 설정될 수 있으며, 메모리 반도체 소자를 구성하는 다양한 트랜지스터들의 다양한 크기의 게이트들을 모두 확인할 수 있도록 수십만 내지 수백만 개의 지점(point)에 대해 좌표 설정한다. 이때, 목표 패턴 레이아웃(210)과 계측된 이미지 컨투어(230)가 이미지 매칭된 상태이므로, 계측 좌표(270)는 목표 패턴 레이아웃(210) 상에도 대등한 지점, 즉, 매칭 좌표(271)에 위치하게 된다.
이와 함께, 이미지 컨투어(230)의 계측 좌표(270)에서의 패턴 계측을 수행하여 웨이퍼 패턴(231)의 계측 선폭(M)을 계측한다. 이때, 계측 선폭(M)의 측정은, 이미지 매칭에 의한 목표 제1패턴(211)의 에지와 웨이퍼 패턴(231)의 에지 간의 차이를 이용하여 목표 제1패턴(211)의 선폭(T)과의 차이로부터 얻어질 수 있다. 이러한 계측 선폭(M)의 측정 데이터와 함께 에지들 간의 차이인 에지 차이 바이어스(bias)값을 얻을 수 있다(도 1의 105).
한편, 계측 좌표(270)는 목표 패턴 레이아웃(210) 상에도 대등한 지점, 즉, 매칭 좌표(271)에 위치하게 되므로, 매칭 좌표(271)에서의 예컨대 목표 제1패턴(211)의 선폭(T), 좌우 제1 및 제2스페이스(S1, S2) 및 상측(하측) 제3스페이스(D)의 데이터를 목표 패턴 레이아웃(210)의 데이터로부터 추출하여 별도의 저장 부(도 2의 250)에 저장한다. 이때, 예컨대, 목표 선폭(T)과 제1(또는 제2)스페이스(S1, S2)의 비와 같은 설계 규칙 또는 듀티(duty)에 관한 데이터들을 목표 패턴 레이아웃(210)의 데이터로부터 추출하여 별도의 저장부(도 2의 250)에 저장한다.
추출되고 계측된 결과 데이터들은 도 3에 제시된 바와 같이 계측 결과 데이터의 표(table)로 리스트(list)될 수 있다. 도 3은 계측 좌표(GdsX, Gds Y)에서 계측된 계측 선폭(CD), 계측된 에지 차이 바이어스(bias)들이 리스트되고, 또한, 목표 패턴 레이아웃(도 2의 210)의 데이터로부터 추출된 해당 좌표에서의 길이(Length)가 리스트되고, 제1스페이스(Space 1) 및 제2스페이스(Space 2), 이들의 평균(AveSpace), 이들로부터 얻어지는 듀티(Duty1, Duty2) 및 듀티 평균(AveDuty)들이 리스트된 계측 결과 데이터를 보여주고 있다. 이러한 계측 결과 데이터는 후속되는 에러 분석 과정에 사용되는 원본 데이터(raw data)로 이용된다.
이러한 계측 결과 데이터를 설계 패턴의 목표 선폭 크기별 및 듀티별로 분석하여 패턴 레이아웃(도 2의 210)을 보정할 보정 오프셋(offset)값들을 추출하고(도 1의 107), 얻어진 보정 오프셋값들을 패턴 레이아웃(210)을 광근접효과보정(OPC)하는 데 피드백(feedback)한다(도 1의 108). 이에 따라, 목표 패턴 레이아웃(210)에 보다 정밀하게 부합되는 웨이퍼 패턴의 형성이 가능해지게 된다.
이와 같이, 목표 패턴 레이아웃을 보정할 보정 오프셋값들을 추출하는 과정은, 도 3의 계측 결과 데이터들을 에러 분석하여 보정이 요구되는 패턴들과 이에 적용할 보정 오프셋값들을 추출하는 과정으로 수행될 수 있다. 이러한 에러 분석 과정은 먼저 특정 크기의 목표 패턴들에는 어떤 듀티의 분포가 존재하는가를 확인 하는 과정이 요구될 수 있다. 이를 위해, 도 3의 계측 결과 데이터를 이용하여 도 4의 히스토그램(histogram)의 분포도를 얻을 수 있다. 도 4의 히스토그램은 계측 결과 데이터로부터 설계 패턴의 목표 선폭 크기별로 선폭값들의 평균값들의 분포도를 구한 것으로, 각각의 목표 선폭에 대해 적용된 듀티들의 분포를 보여주고 있다. 이때, 누적 선폭들의 히스토그램 막대는 목표 선폭들이 적용된 선폭들을 보여주고 있다. 이러한 히스토그램에 의해 특정 패턴 선폭에서의 듀티의 분포를 분석할 수 있다.
또한, 패턴 에러 분석 과정은 특정 크기의 목표 패턴들에 대해 특정 듀티에서의 계측 선폭들의 평균값들을 확인하는 과정이 포함될 수 있다. 이를 위해, 도 3의 계측 결과 데이터를 이용하고, 도 4의 히스토그램(histogram)의 분포도를 확인하여, 도 5에 제시된 표와 같이 설계 패턴의 목표 선폭 및 듀티에 따른 계측 선폭값들의 평균값들을 nm 단위로 확인할 수 있다. 이러한 도 5의 표에서 특정 트랜지스터를 위한 특정 목표 패턴(또는 게이트 패턴)이 갖고 있는 듀티에서 얼마의 패턴 선폭 평균값을 가지는 지 확인할 수 있다.
또한, 패턴 에러 분석 과정은 특정 트랜지스터를 위한 특정 목표 패턴(또는 게이트 패턴)이 갖고 있는 특정 듀티에서 얼마의 3시그마(sigma)값을 보이는 지 확인하는 과정을 포함할 수 있다. 이를 위해, 도 3의 계측 결과 데이터를 이용하여, 도 6에 제시된 바와 같이 설계 패턴의 목표 선폭 및 듀티에 따른 3시그마값들을 확인할 수 있다. 이러한 3시그마값들을 분석하여 상대적으로 커 기준에 비해 벗어나는 3시그마값들에 대한 분석을 수행할 수 있다.
이러한 패턴 에러 분석 과정을 통해, 정 트랜지스터를 위한 특정 목표 패턴(또는 게이트 패턴)이 갖고 있는 특정 듀티에서, 보정이 요구되는 오프셋 보정값들을 도 7에 제시된 바와 같이 그래프(graph)들로 표현되게 구할 수 있다. 이러한 그래프들을 분석하여 오프셋 보정값들을 적용할 목표 패턴 및 듀티를 선정하고, 선정된 목표 패턴 및 듀티에 대해서 해당 오프셋 보정값들이 적용되게 목표 패턴 레이아웃(도 2의 210)을 OPC 보정한다. 이러한 오프셋 보정값들은 실질적으로 도 3의 데이터에서 확인할 수 있는 설계 패턴의 목표 선폭별로 듀티별 차이 바이어스값들을 보상할 값들로 구해질 수 있으므로, 오프셋 보정값들을 적용한 OPC 보정에 의해서, 목표 패턴 레이아웃(210)에 보다 정밀하게 부합되는 웨이퍼 패턴을 구현하는 것이 가능하다.
이와 같이, 반도체 소자의 칩(chip)에 존재하는 수십만 개 이상의 트랜지스터들에 대한 웨이퍼 패턴 계측값을 얻음과 동시에 목표 패턴 레이아웃의 해당 듀티 데이터를 추출하고, 이러한 데이터로부터 듀티 차이에 기인하는 패턴 에러 성분을 추출하는 것이 가능하다. 또한, 이러한 계측 데이터들의 다양한 분포도의 표현이 가능하여 보다 정밀하게 형성된 웨이퍼 패턴들을 대변할 수 있는 레이아웃 보정 또는 OPC가 가능하다.
도 1은 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법을 설명하기 위해 제시한 공정 흐름도이다.
도 2는 본 발명의 실시예에 따른 웨이퍼 패턴 계측 방법을 설명하기 위해서 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 설명하기 위해서 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용한 계측 선폭의 분포도의 일례를 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용하여 얻어지는 계측 선폭의 평균값들의 일례를 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용하여 얻어지는 3시그마(sigma)값들의 일례를 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 웨이퍼 패턴 계측 데이터를 이용하여 얻어지는 오프셋 보정값들의 일례를 보여주는 도면이다.

Claims (7)

  1. 웨이퍼 상에 전사할 패턴 레이아웃을 설계하는 단계;
    상기 패턴 레이아웃을 상기 웨이퍼 상에 전사하는 단계;
    상기 웨이퍼 상에 전사된 웨이퍼 패턴들의 이미지 컨투어(image contour)를 얻는 단계;
    상기 패턴 레이아웃의 일정 영역을 상기 이미지 컨투어의 해당 영역에 매칭(matching)시키는 단계;
    상기 매칭된 상기 이미지 컨투어 상의 다수의 계측 좌표들에서 상기 웨이퍼 패턴들의 계측 선폭(CD)값들 및 상기 패턴 레이아웃과의 에지(edge) 차이 바이어스(bias)값들을 포함하는 패턴 계측치를 얻는 패턴 계측 단계;
    상기 패턴 레이아웃 상의 상기 계측 좌표들에 해당되는 위치에 위치하는 설계 패턴들의 목표 선폭들 및 듀티 데이터(duty data)들을 추출하여 상기 패턴 계측치들과 동일 좌표에 대해 매칭되게 리스트(list)하여 계측 결과 데이터를 얻는 단계;
    상기 계측 결과 데이터로부터 상기 설계 패턴의 목표 선폭 크기별 및 상기 듀티별로 상기 계측 선폭값들의 평균값들의 분포도를 구하여 상기 계측 선폭값들의 평균값들의 분포로부터 보정할 에러(error) 부분을 구하는 단계;
    상기 에러를 보상하게 상기 패턴 레이아웃을 보정할 보정 오프셋(offset)값들을 상기 설계 패턴의 목표 선폭별 및 상기 듀티별로 구분되는 상기 차이 바이어스값들로 얻는 단계; 및
    상기 보정 오프셋값들을 상기 패턴 레이아웃에 적용하여 상기 패턴 레이아웃을 광근접효과보정(OPC)하는 단계를 포함하는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법.
  2. 제1항에 있어서,
    상기 매칭되는 영역은 칩 다이(chip die) 영역으로 설정되는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법.
  3. 제1항에 있어서,
    상기 듀티 데이터는 상기 계측 좌표들에 해당되는 위치에 위치하는 상기 설계 패턴의 좌측 및 우측에 위치하는 다른 설계 패턴과 이격된 거리인 좌우 스페이스(space)값들을 추출하여 상기 설계 패턴의 목표 선폭과의 비(ratio)를 구해 얻어지는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 에러 부분을 구하는 단계는
    상기 설계 패턴의 목표 선폭 크기별로 상기 듀티별 상기 계측 선폭값들의 평균값들의 분포도로부터 3시그마(sigma)값들을 구하여 상기 3시그마값이 기준을 벗어나는 부분을 상기 에러 부분으로 분석하는 웨이퍼 패턴 계측 데이터를 이용한 광근접효과보정 방법.
  7. 삭제
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