KR100909806B1 - Device Separation Method of Semiconductor Devices - Google Patents

Device Separation Method of Semiconductor Devices Download PDF

Info

Publication number
KR100909806B1
KR100909806B1 KR1020060089014A KR20060089014A KR100909806B1 KR 100909806 B1 KR100909806 B1 KR 100909806B1 KR 1020060089014 A KR1020060089014 A KR 1020060089014A KR 20060089014 A KR20060089014 A KR 20060089014A KR 100909806 B1 KR100909806 B1 KR 100909806B1
Authority
KR
South Korea
Prior art keywords
insulating film
silicon layer
forming
opening
insulating
Prior art date
Application number
KR1020060089014A
Other languages
Korean (ko)
Other versions
KR20080024640A (en
Inventor
김영찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060089014A priority Critical patent/KR100909806B1/en
Publication of KR20080024640A publication Critical patent/KR20080024640A/en
Application granted granted Critical
Publication of KR100909806B1 publication Critical patent/KR100909806B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques

Abstract

본 발명은 LOI 공정 적용시 안정적으로 소자분리영역의 폭을 제어할 수 있는 반도체 소자의 소자분리방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 상기 기판의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막을 형성하는 단계와, 상기 제1 개구부를 매립하는 제1 실리콘층을 형성하는 단계와, 상기 제1 실리콘층을 포함한 상기 제1 절연막 상에 상기 제1 실리콘층을 포함한 상기 제1 절연막의 일부를 노출시키는 제2 개구부를 갖는 제2 절연막을 형성하는 단계와, 상기 제2 개구부를 매립하는 제2 실리콘층을 형성하는 단계와, 상기 제1 및 제2 절연막을 The present invention is to provide a device isolation method of a semiconductor device that can stably control the width of the device isolation region when applying the LOI process, the present invention provides a first opening for exposing a portion of the substrate on the substrate Forming a first insulating film having a first insulating layer, forming a first silicon layer filling the first opening, and forming the first insulating film including the first silicon layer on the first insulating film including the first silicon layer Forming a second insulating film having a second opening that exposes a portion of the insulating film, forming a second silicon layer filling the second opening, and forming the first and second insulating films

제거하는 단계를 포함하는 반도체 소자의 소자분리방법을 제공한다. It provides a device separation method of a semiconductor device comprising the step of removing.

Description

반도체 소자의 소자분리방법{METHOD FOR ISOLATIONING OF SEMICONDUCTOR DEVICE}METHODE FOR ISOLATIONING OF SEMICONDUCTOR DEVICE

도 1a 및 도 1b는 종래기술에 따른 LOI 공정을 설명하기 위해 도시한 공정단면도.1A and 1B are cross-sectional views illustrating a LOI process according to the prior art.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리방법을 설명하기 위하여 도시한 공정단면도.2A to 2G are cross-sectional views illustrating a method of separating devices of semiconductor devices in accordance with an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 실리콘 기판 11 : 제1 절연막10 silicon substrate 11 first insulating film

12 : 제1 포토레지스트 패턴 13 : 제1 개구부12: first photoresist pattern 13: first opening

14 : 제1 실리콘층 15 : 제2 절연막14: first silicon layer 15: second insulating film

16 : 제2 포토레지스트 패턴 17 : 제2 개구부16: second photoresist pattern 17: second opening

18 : 제2 실리콘층 19 : 실리콘층 구조물18: second silicon layer 19: silicon layer structure

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 디램(DRAM) 소자 의 소자분리방법 중 LOI(Local Oxidation Isolation) 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a Local Oxidation Isolation (LOI) method among device isolation methods of DRAM devices.

최근에는, 디램(DRAM) 소자의 리프레시(refersh) 특성 향상 및 문턱전압의 안정화를 위하여 LOI(Local Oxidation Isolation) 공정에 대한 연구가 활발히 진행되고 있다. 이러한 LOI 공정은 기생 캐패시턴스(parasitic capacitance)를 감소시키고 펀치(punch) 특성을 개선시켜 리프레시 특성을 향상시키는 효과를 얻고 있다. 이하에서는, 도면을 참조하여 이와 같이 각광받고 있는 LOI 공정에 대해 간략히 설명하기로 한다.Recently, researches on LOI (Local Oxidation Isolation) processes have been actively conducted to improve the refresh characteristics of DRAM devices and to stabilize threshold voltages. This LOI process has been achieved to reduce the parasitic capacitance (parasitic capacitance) and improve the punch (punch) characteristics to improve the refresh characteristics. Hereinafter, with reference to the drawings will be briefly described in the spotlight LOI process.

도 1a 및 도 1b는 종래기술에 따른 LOI 공정을 설명하기 위해 도시한 공정단면도이다.1A and 1B are cross-sectional views illustrating a conventional LOI process.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 내에 일정 깊이의 제1 개구부(미도시)를 형성한다. 그런 다음, 산화공정(oxidation)을 실시하여 제1 개구부를 포함한 기판(1) 상부면 단차를 따라 산화막(미도시)을 형성한다. 이후, 에치백(etch-back)과 같은 식각공정을 통해 제1 개구부의 내측벽에 산화막 스페이서(3)를 형성한다.First, as shown in FIG. 1A, a first opening (not shown) having a predetermined depth is formed in the silicon substrate 1. Then, an oxidation process is performed to form an oxide film (not shown) along the step height of the upper surface of the substrate 1 including the first opening. Thereafter, the oxide film spacer 3 is formed on the inner wall of the first opening through an etching process such as an etch-back.

이어서, 도 1b에 도시된 바와 같이, 산화막 스페이서(3)를 마스크로 이용한 습식식각공정(5)을 실시하여 제1 개구부보다 넓은 폭(D)을 갖는 제2 개구부(7)를 형성한다. 이로써, 반도체 소자의 소자분리영역(F)과 활성영역(A)이 정의된다. Subsequently, as shown in FIG. 1B, a wet etching process 5 using the oxide spacer 3 as a mask is performed to form a second opening 7 having a wider width D than the first opening. As a result, the device isolation region F and the active region A of the semiconductor device are defined.

이후에는, 도면에 도시하진 않았지만, 제1 및 제2 개구부를 매립하는 소자분 리용 절연막을 증착하여 상부보다 하부 폭이 더 넓은 소자분리막을 형성한다.Subsequently, although not shown in the drawing, an isolation layer for device isolation filling the first and second openings is deposited to form a device isolation film having a lower width than the upper portion.

그러나, 이러한 종래기술에 따른 LOI 공정에서는 소자분리영역(F)의 폭을 넓히기 위해 별도의 습식식각공정을 필요로 하게 되는데, 이러한 습식식각공정시에는 습식식각 특성상 제2 개구부의 폭(D)을 적절히 조절하는데 어려움이 따르게 된다. 즉, 소자분리영역(F)을 안정적으로 정의하기 어렵다는 문제가 있다.However, in the LOI process according to the related art, a separate wet etching process is required to widen the width of the device isolation region F. In the wet etching process, the width D of the second opening may be changed due to the wet etching characteristic. Difficulties in adjusting properly will be involved. That is, there is a problem that it is difficult to stably define the device isolation region F.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, LOI 공정 적용시 안정적으로 소자분리영역의 폭을 제어할 수 있는 반도체 소자의 소자분리방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a device isolation method for a semiconductor device capable of stably controlling the width of the device isolation region when the LOI process is applied.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 상기 기판의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막을 형성하는 단계와, 상기 제1 개구부를 매립하는 제1 실리콘층을 형성하는 단계와, 상기 제1 실리콘층을 포함한 상기 제1 절연막 상에 상기 제1 실리콘층을 포함한 상기 제1 절연막의 일부를 노출시키는 제2 개구부를 갖는 제2 절연막을 형성하는 단계와, 상기 제2 개구부를 매립하는 제2 실리콘층을 형성하는 단계와, 상기 제1 및 제2 절연막을 제거하는 단계를 포함하는 반도체 소자의 소자분리방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a first insulating film having a first opening that exposes a portion of the substrate on a substrate, and a first silicon layer that fills the first opening. Forming a second insulating film having a second opening that exposes a portion of the first insulating film including the first silicon layer on the first insulating film including the first silicon layer; A method of separating a semiconductor device includes forming a second silicon layer filling a second opening, and removing the first and second insulating layers.

본 발명은 LOI 구조를 형성하기 위한 절연막, 예컨대 산화막을 실리콘 기판 상에 증착한 후 이를 식각하고, 이러한 절연막의 식각으로 인해 노출된 영역에 선택적 에피택셜 성장법(SEG) 및 ELO 공정을 차례로 적용하여 실리콘 기판과 함께 LOI 구조를 제공하는 실리콘층을 형성함으로써, 기존에서와 같이 LOI 구조를 형성하기 위한 별도의 습식식각공정을 필요로 하지 않게 된다. 따라서, 소자분리영역의 폭을 용이하게 조절할 수 있고, 안정적으로 제어할 수 있게 된다. The present invention is to deposit an insulating film, such as an oxide film to form a LOI structure on a silicon substrate and then etch it, and then apply selective epitaxial growth (SEG) and ELO processes sequentially to the areas exposed by the etching of the insulating film. By forming the silicon layer providing the LOI structure with the silicon substrate, it does not require a separate wet etching process to form the LOI structure as conventionally. Therefore, the width of the device isolation region can be easily adjusted and can be controlled stably.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리방법을 설명하기 위하여 도시한 공정단면도이다.2A through 2G are cross-sectional views illustrating a device isolation method of a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(10) 상에 제1 절연막(11)으로 산화막을 증착한다. 바람직하게, 산화막은 500~1000Å의 두께로 증착한다.First, as shown in FIG. 2A, an oxide film is deposited on the silicon substrate 10 with the first insulating film 11. Preferably, the oxide film is deposited to a thickness of 500 to 1000 GPa.

이어서, 제1 절연막(11) 상에 소정의 제1 포토레지스트 패턴(12)을 형성한 다. 예컨대, 포토레지스트(미도시)를 도포한 후 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제1 포토레지스트 패턴(12)을 형성한다.Subsequently, a predetermined first photoresist pattern 12 is formed on the first insulating film 11. For example, the first photoresist pattern 12 is formed by applying a photoresist (not shown) and then performing an exposure and development process using a photomask (not shown).

이어서, 제1 포토레지스트 패턴(12)을 마스크(mask)로 이용한 식각공정을 실시하여 제1 절연막(11)의 일부를 식각한다. 이로써, 실리콘 기판(10)의 일부를 노출시키는 제1 개구부(13)가 형성된다. 예컨대, 식각공정시에는 식각 가스로 CxFy(x, y는 자연수)/O2/Ar 혼합가스를 사용한다. 이때, 식각 가스의 유량은 다음과 같이 조절하는 것이 바람직하다. 즉, CxFy 가스의 유량은 15~25sccm으로 하고, O2 가스의 유량은 15~25sccm으로 하며, Ar 가스의 유량은 500~800sccm으로 한다.Subsequently, an etching process using the first photoresist pattern 12 as a mask is performed to etch a part of the first insulating film 11. As a result, the first opening 13 exposing a part of the silicon substrate 10 is formed. For example, in the etching process, CxFy (x, y is natural water) / O 2 / Ar mixed gas is used as an etching gas. At this time, the flow rate of the etching gas is preferably adjusted as follows. That is, the flow rate of the CxFy gas is 15 to 25 sccm, the flow rate of the O 2 gas is 15 to 25 sccm, and the flow rate of the Ar gas is 500 to 800 sccm.

이어서, 도 2b에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 제1 포토레지스트 패턴(12, 도 2a 참조)을 제거한다. Subsequently, as shown in FIG. 2B, a strip process is performed to remove the first photoresist pattern 12 (see FIG. 2A).

이어서, 선택적 에피택셜 성장(SEG, Selective Epitaxial Growth)법을 이용하여 제1 개구부(13)를 매립하는 제1 실리콘층(14)을 형성한다. Subsequently, the first silicon layer 14 filling the first opening 13 is formed by using a selective epitaxial growth (SEG) method.

이어서, 도 2c에 도시된 바와 같이, 제1 실리콘층(14)을 포함한 제1 절연막(11) 상에 제2 절연막(15)을 증착한다. 제2 절연막(15)은 제1 절연막과 식각선택비가 없는 산화막을 증착하여 형성한다.Subsequently, as shown in FIG. 2C, the second insulating film 15 is deposited on the first insulating film 11 including the first silicon layer 14. The second insulating film 15 is formed by depositing an oxide film having no etching selectivity with the first insulating film.

이어서, 도 2d에 도시된 바와 같이, 제2 절연막(15) 상에 소정의 제2 포토레지스트 패턴(16)을 형성한다. 바람직하게, 제2 포토레지스트 패턴(16)은 제1 포토레지스트 패턴(12)보다 넓은 오픈 영역을 갖도록 형성한다. Subsequently, as illustrated in FIG. 2D, a predetermined second photoresist pattern 16 is formed on the second insulating film 15. Preferably, the second photoresist pattern 16 is formed to have a wider open area than the first photoresist pattern 12.

이어서, 제2 포토레지스트 패턴(12)을 마스크로 이용한 식각공정을 실시하여 제2 절연막(15)을 식각한다. 이로써, 제1 실리콘층(14)을 포함한 제1 절연막(11)의 일부를 노출시키는 제2 개구부(17)가 형성된다. 이로써, 제2 개구부(17)는 제1 개구부(13)보다 그 폭이 크게 형성된다. 예컨대, 식각공정시에는 식각 가스로 CxFy(x, y는 자연수)/O2/Ar 혼합가스를 사용한다. 이때, 식각 가스의 유량은 다음과 같이 조절하는 것이 바람직하다. 즉, CxFy 가스의 유량은 15~25sccm으로 하고, O2 가스의 유량은 15~25sccm으로 하며, Ar 가스의 유량은 500~800sccm으로 한다.Subsequently, an etching process using the second photoresist pattern 12 as a mask is performed to etch the second insulating layer 15. As a result, a second opening portion 17 exposing a part of the first insulating film 11 including the first silicon layer 14 is formed. As a result, the width of the second opening 17 is greater than that of the first opening 13. For example, in the etching process, CxFy (x, y is natural water) / O 2 / Ar mixed gas is used as an etching gas. At this time, the flow rate of the etching gas is preferably adjusted as follows. That is, the flow rate of the CxFy gas is 15 to 25 sccm, the flow rate of the O 2 gas is 15 to 25 sccm, and the flow rate of the Ar gas is 500 to 800 sccm.

이어서, 도 2e에 도시된 바와 같이, ELO(Epitaxial Lateral Overgrowth) 공정을 실시하여 제2 개구부(17)를 매립시키는 제2 실리콘층(18)을 형성한다.Subsequently, as shown in FIG. 2E, an epitaxial lateral overgrowth (ELO) process is performed to form a second silicon layer 18 to fill the second opening 17.

이어서, 도 2f에 도시된 바와 같이, 화학적기계적연마(CMP, Chemical Mechanical Polishing) 공정을 실시하여 제2 실리콘층(18)을 연마한다. 바람직하게, 제2 절연막(15)을 연마 정지막으로 하여 제2 실리콘층(18)을 연마한다.Subsequently, as illustrated in FIG. 2F, the second silicon layer 18 is polished by performing a chemical mechanical polishing (CMP) process. Preferably, the second silicon layer 18 is polished using the second insulating film 15 as a polishing stop film.

이어서, 도 2g에 도시된 바와 같이, 습식식각공정을 실시하여 실리콘층과의 식각선택비를 갖는 산화막만을 선택적으로 제거한다. 이로써, 산화막으로 이루어진 제1 및 제2 절연막(11, 15)이 선택적으로 제거되면서, LOI 구조를 제공해주는 실리콘층 구조물(19)이 완성된다.Subsequently, as shown in FIG. 2G, a wet etching process is performed to selectively remove only the oxide film having an etching selectivity with the silicon layer. As a result, the first and second insulating layers 11 and 15 made of the oxide film are selectively removed, thereby completing the silicon layer structure 19 providing the LOI structure.

본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, LOI 구조를 형성하기 위한 절연막을 실리콘 기판 상에 증착한 후 이를 식각하고, 이러한 절연막의 식각으로 인해 노출된 영역에 선택적 에피택셜 성장법(SEG) 및 ELO 공정을 차례로 적용하여 실리콘 기판과 함께 LOI 구조를 제공하는 실리콘층을 형성함으로써, 기존에서와 같이 LOI 구조를 형성하기 위한 별도의 습식식각공정을 필요로 하지 않게 된다. 따라서, 소자분리영역의 폭을 용이하게 조절할 수 있고, 안정적으로 제어할 수 있게 된다. As described above, according to the present invention, an insulating film for forming an LOI structure is deposited on a silicon substrate and then etched, and the selective epitaxial growth method (SEG) and the ELO are exposed in the areas exposed by the etching of the insulating film. By sequentially applying the processes to form a silicon layer providing a LOI structure with the silicon substrate, it does not require a separate wet etching process to form the LOI structure as conventionally. Therefore, the width of the device isolation region can be easily adjusted and can be controlled stably.

Claims (10)

기판 상에 상기 기판의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막을 형성하는 단계;Forming a first insulating film having a first opening that exposes a portion of the substrate on the substrate; 상기 제1 개구부를 매립하는 제1 실리콘층을 형성하는 단계;Forming a first silicon layer filling the first opening; 상기 제1 실리콘층을 포함한 상기 제1 절연막 상에 상기 제1 실리콘층을 포함한 상기 제1 절연막의 일부를 노출시키는 제2 개구부를 갖는 제2 절연막을 형성하는 단계;Forming a second insulating film on the first insulating film including the first silicon layer, the second insulating film having a second opening exposing a portion of the first insulating film including the first silicon layer; 상기 제2 개구부를 매립하는 제2 실리콘층을 형성하는 단계; 및Forming a second silicon layer filling the second opening; And 상기 제1 및 제2 절연막을 제거하는 단계Removing the first and second insulating films 를 포함하는 반도체 소자의 소자분리방법.Device isolation method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제1 실리콘층을 형성하는 단계는 SEG 공정을 실시하여 이루어지는 반도체 소자의 소자분리방법.The forming of the first silicon layer is a device isolation method of a semiconductor device formed by performing a SEG process. 제 2 항에 있어서, The method of claim 2, 상기 제2 실리콘층을 형성하는 단계는 ELO 공정을 실시하여 이루어지는 반도 체 소자의 소자분리방법.The forming of the second silicon layer is a device isolation method of a semiconductor device formed by performing an ELO process. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 실리콘층을 형성한 후,After forming the second silicon layer, 상기 제2 실리콘층과 상기 제2 절연막 간의 단차가 제거되도록 상기 제2 실리콘층을 연마하는 단계를 더 포함하는 반도체 소자의 소자분리방법.And polishing the second silicon layer to remove the step between the second silicon layer and the second insulating layer. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 및 제2 절연막은 산화막으로 형성하는 반도체 소자의 소자분리방법.And the first and second insulating layers are formed of an oxide film. 제 5 항에 있어서, The method of claim 5, wherein 상기 제1 및 제2 절연막을 제거하는 단계는,Removing the first and second insulating film, 상기 산화막과 실리콘 간의 식각선택비를 이용한 습식식각공정을 실시하여 이루어지는 반도체 소자의 소자분리방법.And a wet etching process using the etching selectivity between the oxide film and silicon. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 개구부를 갖는 제1 절연막을 형성하는 단계는,Forming a first insulating film having the first opening, 상기 제1 절연막을 증착하는 단계; 및Depositing the first insulating film; And 상기 기판의 일부가 노출되도록 상기 제1 절연막을 식각하는 단계Etching the first insulating layer to expose a portion of the substrate 를 포함하여 이루어지는 반도체 소자의 소자분리방법.Device isolation method of a semiconductor device comprising a. 제 7 항에 있어서, The method of claim 7, wherein 상기 제1 절연막을 식각하는 단계는,Etching the first insulating film, CxFy(x, y는 자연수)/O2/Ar 혼합가스를 이용하여 이루어지는 반도체 소자의 소자분리방법.A device isolation method for a semiconductor device using CxFy (x, y is a natural number) / O 2 / Ar mixed gas. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 4, 상기 제2 개구부를 갖는 제2 절연막을 형성하는 단계는,Forming a second insulating film having the second opening, 상기 제2 절연막을 증착하는 단계; 및Depositing the second insulating film; And 상기 제1 실리콘층 및 상기 제1 절연막의 일부가 노출되도록 상기 제2 절연막을 식각하는 단계Etching the second insulating layer to expose the first silicon layer and a portion of the first insulating layer 를 포함하여 이루어지는 반도체 소자의 소자분리방법.Device isolation method of a semiconductor device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 제2 절연막을 식각하는 단계는,Etching the second insulating film, CxFy(x, y는 자연수)/O2/Ar 혼합가스를 이용하여 이루어지는 반도체 소자의 소자분리방법.A device isolation method for a semiconductor device using CxFy (x, y is a natural number) / O 2 / Ar mixed gas.
KR1020060089014A 2006-09-14 2006-09-14 Device Separation Method of Semiconductor Devices KR100909806B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060089014A KR100909806B1 (en) 2006-09-14 2006-09-14 Device Separation Method of Semiconductor Devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060089014A KR100909806B1 (en) 2006-09-14 2006-09-14 Device Separation Method of Semiconductor Devices

Publications (2)

Publication Number Publication Date
KR20080024640A KR20080024640A (en) 2008-03-19
KR100909806B1 true KR100909806B1 (en) 2009-07-28

Family

ID=39412852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060089014A KR100909806B1 (en) 2006-09-14 2006-09-14 Device Separation Method of Semiconductor Devices

Country Status (1)

Country Link
KR (1) KR100909806B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061560A (en) * 1999-12-28 2001-07-07 박종섭 A method for forming isolation layer utilizing Selective Epitaxial Growth technology
KR20020036031A (en) * 2000-11-07 2002-05-16 윤종용 Method of forming pseudo soi type substrate using selective epitaxial growth

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061560A (en) * 1999-12-28 2001-07-07 박종섭 A method for forming isolation layer utilizing Selective Epitaxial Growth technology
KR20020036031A (en) * 2000-11-07 2002-05-16 윤종용 Method of forming pseudo soi type substrate using selective epitaxial growth

Also Published As

Publication number Publication date
KR20080024640A (en) 2008-03-19

Similar Documents

Publication Publication Date Title
US20060216878A1 (en) Method for fabricating semiconductor device
KR20100049621A (en) Method to fabricate adjacent silicon fins of differing heights
KR20090085642A (en) Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
JP2008235866A (en) Semiconductor device and its manufacturing method
KR100721245B1 (en) Device of transistor and fabricating method therefor
KR101056060B1 (en) Self-aligned contact formation method of vertical transistor and vertical transistor including contact hole
KR100909806B1 (en) Device Separation Method of Semiconductor Devices
KR20060011418A (en) Semiconductor device with trench type isolation and method for fabricating the same
CN109545788A (en) Semiconductor devices and its manufacturing method
KR20010107707A (en) Method for manufacturing semiconductor device having a sti structure
KR20000042870A (en) Forming method of trench of semiconductor device
CN113725223B (en) Semiconductor process and semiconductor structure
KR100641495B1 (en) Method for manufacturing semiconductor device
KR100670652B1 (en) Method of forming contact plug for semiconductor device
KR100390948B1 (en) Method of forming a contact hole in a semiconductor device
KR20090002655A (en) Method for fabricating semiconductor device
KR100548584B1 (en) method for fabricating gate electrode
KR100632686B1 (en) Method for iosolation of semiconductor device
KR20030002702A (en) Method of forming an isolation layer in a semiconductor device
JP2003023066A (en) Manufacturing method for semiconductor device
KR20010084523A (en) Method for forming isolation region of semiconductor device
KR19980060903A (en) Device Separating Method of Semiconductor Device
KR100980260B1 (en) Method for manufacturing device isolation film of semiconductor device
KR20050064228A (en) Method for forming element isolating film of semiconductor device
JP2008166326A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee