KR100903378B1

KR100903378B1 - 시분할 회로 래스터 절차에서의 가변 길이 패킷 전송

Info

Publication number: KR100903378B1
Application number: KR1020037016238A
Authority: KR
Inventors: 쟝-뽈 껭뀌; 장-이브 꼬슈넥; 올리비에 루쎌; 띠에리 우두엥
Original assignee: 프랑스 뗄레꽁
Priority date: 2001-06-12
Filing date: 2002-06-04
Publication date: 2009-06-23
Also published as: FR2825866B1; JP2005520465A; FR2825866A1; JP3774467B2; US20040240448A1; ATE341881T1; EP1396123A1; DE60215162T2; ES2274054T3; EP1396123B1; WO2002101999A1; US7733877B2; KR20040019307A; DE60215162D1

Abstract

본 발명은 각각이 복수의 시구간으로 분할되고, 각 시구간은 8비트 바이트에 의해 채워진 E1/T1 래스터같은 시분할 회로 래스터에 의해 AAL2 패킷과 같은 가변 길이 패킷과 ATM 셀과 같은 셀을 전송하는 프로세스에 관한 것이다.

본 발명에 따르면, 각 가변 길이 패킷과 각 셀의 연속하는 8비트 바이트가 상기 래스터의 적어도 하나의 시구간 군의 연속하는 시구간에 위치하고, 패킷이나 셀의 첫번째 8비트 바이트가 상기 대응 시구간 군의 특정 시구간을 차지하는 포인터에 의해 표시된 시구간에 위치한다.

Description

시분할 회로 래스터 절차에서의 가변 길이 패킷 전송{METHOD FOR TRANSPORTING VARIABLE-LENGTH PACKETS IN TEMPORAL CIRCUIT FRAMES}

본 발명은 8비트 바이트로 각각 채워진 많은 시구간으로 각각 채워진 E1/T1 래스터와 같은 시분할 회로 래스터에서 ALL2 패킷과 같은 가변 길이 패킷과 ATM셀과 같은 셀을 전송하기 위한 프로세스에 관한 것이다. 특히, 가변 길이 패킷은 AAL2 규약(ITU 권고 1363.2)을 따르는 패킷이고, 반면에, 시분할 회로 래스터는 ITU G.703 및 ITU G.704 권고에 정의된 유형으로서, 일반적으로 E1 또는 T1 래스터라 하기도 하고, 또는 SDSL 이나 HDSL 이라 한다.

AAL2 규약(ITU 권고 I.363.2, I366.1 및 I366.2)을 따르는 정보의 전송과 해당 신호(ITU 권고 Q.2630.2)의 구현은 다양한 통신 네트워크, 현재는 UTRAN (UMTS Terrestrial Radio Access Network) 로 알려진 제 3 세대 휴대폰용 액세스 네트워크인 가장 알려진 네트워크로 권고되거나 계획된다. ATM 셀 액세스 네트워크상의 이러한 AAL2 규약의 사용은 UTRAN 1999 (R99) 판용 3GPP 표준 기구에 의해 명백히 채택된 것이며, 이 판은 현재 R3라 불리어진다. 따라서, 본 발명은 RNC 이동 네트워크 제어기 구조와 UTRAN 액세스 네트워크의 노드 B라 불리어지는 기지국에 적용할 수 있다. 더구나, 본 발명의 적용 분야는, 액세스가 기존의 다양한 회로 연결 을 요구하는 경우에, 네트워크 주변에도 있을 수 있다. 현재, 노드 B 기지국을 특히 벽지 지역의 집중국이나 RNC 이동 네트워크 제어기에 연결하려는 생각들이 진행중에 있다.

다른 적용 분야로는, 예컨대, ADSL 상의 음성 전송이나, ITU SSCS I.366.2 레이어에 정의된 "트렁킹 (trunking)" 기능을 이용하는 것에 의한 ATM 전송 네트워크를 통한 PABX 연결과 같은 것도 고려되고 있다.

이하, 세 개의 ITU 권고:I363.2, I366.1 및 I366.2에 기재된, 소위 AAL2 전송 규약을 규율하는 원리들이 있다. 이러한 전송 규약은, 낮은 전송율로 비판되고 있는 ATM 셀의 어셈블리 시간에 포함된 시간 문제를 회피하기 위해 정의된 것이다. 사실, 16 kbit/s속도에서, ATM 셀을 완전히 채우기 위해서는 어셈불리 시간이 24 ms 이 소요된다. 선택된 해답은 단일 ATM 셀의 몇몇 통신의 전송률을, 미니셀 또는 CPS 패킷으로도 불리는 패킷 정보 구조를 이용하여 다중화시키는 것이다. 이러한 전송 방법은 CPS (Common Part Sublayer) 라 불리는 규약의 하단부를 구성한다. 불가결한 적응 기능은 SSCS (Service Specific Convorgence Sublayer) 라 불리는 하부층의 CPS 위에 위치한다. 첫째로, SSCS 분할 하부층은 ITU 권고 I.366.2에 기재되어 있으며, 상당한 수의 바이트를 포함하는 데이터 유닛을 전송하기 위한 것이다. 둘째로, 실시간을 위한 SSCS 트렁킹 하부층은 ITU 권고 I.366.2에 기재되어 있다.

AAL2 패킷열은 각 AAL2 채널상에서 보장되고 있으나, CPS 하부층에 의해 제공되는 서비스는 비보장형인데, 이는 분실 패킷 (예컨대, 결과적으로 이들을 전송 하는 ATM 셀의 손실)은 이러한 레벨에서의 재전송으로 대체되지 않는다는 것을 의미한다.

도 1a에 있어서, ITU I.363.2 권고에 특정된 바와 같이, AAL2 규약의 CPS 층의 AAL2 패킷을 나타낸다. AAL2 패킷은 3 바이트의 H_CPS 헤더와 사용자 정보를 포함하는 영역에서 사용가능한 가변 길이 P_CPS를 포함한다. 디폴트로서, 이러한 길이는 45 바이트로 제한된다. 도 1a에서 알 수 있는 바와 같이, H_CPS 헤더는 하기 방식으로 구성된다:

- 8 비트이면서, AAL2 연결이 식별되도록 하는 CID 연결 식별 필드

- L1 길이가 6 비트이고, L1+1 이 바이트의 수와 동일한 방식으로 패킷의 사용가능한 영역의 길이를 코드하는 필드

- 5 비트의 사용자-사용자 정보(UUI) 필드

- 헤더 에러 방지를 위한 5 비트 필드인 HEC 필드.

AAL2 패킷은 일반적으로 ATM 셀에 의해 전송된다.

아래에서, E1/T1 유형 밴드 매체상에서 ATM 셀의 전송에 대한 연구에 대해 설명한다. 이것은, 제공된 밴드를 완전히 사용한 경우, 즉 래스터의 30 시구간-TI의 경우에, "ATM Cell Mapping into Plesichronous Digital Hierarchy" 라는 제목의 ITU 권고 G.804 의 주제이다. 현재, 이들은 특정 ATM 스위칭 모듈에 삽입되어 있다.

권고 G.704에 의해 지정된 것과 같이, 시분할 회로 래스터는 각각이 한 바이 트에 의해 채워진 32개의 시구간으로 분할된다. 본 명세서에서, 단지 구간 1 내지 15와 17 내지 31 만이 사용자 데이터를 전송하는 것으로 간주된다. 래스터는 125㎲ 길이를 가지고, 각 TI 구간에 의해 전송되는 데이터 흐름은 64 kb/s 로 제한된다. TI 시구간을 재그룹화함으로써, 32 TI 시구간을 고려하는 경우에는 정보가 64 kb/s 의 N배, 즉 2,048 kb/s 의 속도로 흐로도록 할 수 있으나, 사용자 데이터 전송용으로 30 시구간을 고려하는 경우에는, 1,920 kb/s 로 흐르게 할 수 있다.

ATM 셀의 각 바이트는 단일 시구간내로 프레임된다. 래스터의 시작부와 ATM 셀의 시작부간에는 아무런 관련이 없다. 이는 ATM 셀의 바이트 수가 래스터 회로의 바이트 수와 다르기 때문이다.

도 2는 지금까지 설명된 것과 같은 래스터 구조상에서의 ATM 셀 다중화의 일 예를 나타낸다. 여러가지 래스터가 스택형식으로 표시되고, "래스터(n)", "래스터(n+1)" 등으로 번호가 붙혀진다. 이들은 서로간에 시분할의 순서를 따른다. 각 시구간은 그 순위와, 대응 데이터의 전송을 위해 사용된 8비트 바이트의 수에 의해 참조된다. 이러한 표시는, 사용되는 (따라서, 8비트 바이트의 수가 1 과 30사이에서 변하는) 30 TI 시구간을 포함하고, 따라서, 데이터 전송 보다는 다른 기능용으로 사용되는 0 내지 16 순위까지의 시구간을 포함하지는 않는다.

여기에서, ATM 셀은 53 개의 8비트 바이트, 그중에서 5 개가 헤더에 할당된 고정된 길이의 패킷임을 가리킨다. 도 2에 있어서, 비지 않은 ATM 셀의 8비트 바이트들은, 각각이 래스터내의 시구간에 대응하는 일련의 사각형들에 의해 표시된다. 이들 셀의 헤더들은 회색으로 표시된다. 비어 있는 셀들과 관련하여, 이들은 사각형으로 표시되지 않는다 (이들은 구획되지 않는다).

셀들은 각 레스터내에서 연속되어 있다는 것을 주의해야 한다.

동일한 매체상에서 패킷 유형과 회로 트래픽 모두의 전송을 허용하기 위해서는, 사용자 데이터의 전송을 위한 TI 시구간들의 단일 부분만을 사용하도록 허용된다. 이러한 사용에 대해서는 1999년 8월에 "ATM on Fractional E1/I1: AF-PHY-0130.00"의 제목으로 ATM 포럼에 의해 간행 특정 자료에 기재되어 있으며, 이는 래스터의 30개의 가능한 시구간 IT 중에서 ATM 셀의 전송용으로 N 개의 구간을 64kb/s 속도로 할당하는 것으로 구성된 것으로서, 이러한 목적으로 사용되지 않는 IT 시구간은 통상적인 방식으로 회로 모드에서 데이터 전송용으로, 예컨대 전화 통신용으로 사용될 수 있다.

도 3에 있어서, 시구간중 단지 일부분만이 ATM 전송을 위해 할당되어 있으며, 이러한 시구간(TI)는, 일면으로는 3 과 16, 및 타면으로는 21 과 24 사이에서 각 래스터내에 순위가 매겨져 있다. 사용되지 않는 시구간(TI)는 구획없이 표시된다. 사용된 8비트 바이트의 수는 여기에서 1과 18사이에 포함된다.

상기한 바와 같이, ATM 셀에 의해 운반되고 그 자체가 또한 상기한 바와 같이, 시분할 래스터에 의해 운반되는 AAL2 패킷을 완전하게 전송할 수 있다. 이 경우에 있어서, E1/T1 유형의 래스터는 셀의 내용에 대해 투명하다. E1 연결의 수신단에서, ATM 셀이 먼저 시분할 래스터용으로 추출되고, 그런 다음, AAL2 패킷이 재조립될 ATM 셀용으로 추출된다. 유사한 방식으로, 전송 말단에서 AAL2 패킷이 ATM 셀에 삽입되고, 그런 다음, 시분할 래스터에 삽입되어 전송된다.

이러한 해결책의 결점은 가능한 8비트 바이트의 수와 연결을 통해 전송된 8비트 바이트의 수간의 관계가 효율성측면에서 바람직하지 않다는 점이다. 사실, 미니셀들을 다중화시키는 것과 관련된 8비트 바이트를 채우는 매우 가변적인 수에 더해진 ATM 셀 헤더의 5개의 8비트 바이트는 매우 많은 시구간 IT 이어서, 이들이 사용자 데이터와 관련하여서는 손실로 고려될 수도 있다.

WO-A-00/59261 과 EP-A-874530은 이러한 특정 문제에 대해 해답을 제시한다.

사실, 첫번째 것은, 예컨대, 각 멀티래스터가 본래 몇몇 시구간을 포함하는 다수의 멀티래스터로 구성된 채널 (E1 또는 T1 유형)에서 미니셀을 전송하는 프로세스에 관한 내요을 포함한다. 이러한 프로세스는 이러한 미니셀이 ATM 층을 통과하지 못하는 방식으로 설정된다. 달리 표현하면, 이러한 ATM 셀의 헤딩은 억제되고 미니셀은 E1 또는 T1 유형의 래스터로 직접 전송된다. 그럼에도 불구하고, 이러한 프로세스는 멀티래스터의 수를 포함하는데에 사용된 각 멀리래스터의 첫 시구간에, 열 수 필드를 포함하는 상기 개시 8비트 바이트를 삽입해야할 필요가 있다.

EP-A-874530 자료에 관한한, 이는 AAL2 유형의 미니셀을 T1유형의 래스터에 전송하는 것을 설명하고 있다. 이렇게 함으로써, ATM 층은 제거된다. 또한, 래스터의 다음 패킷의 개시 위치를 정의하기 위해 8비트 포인터가 사용된다.

본 발명의 목적은, 상기한 바와 같이, 가변 길이 패킷의 전송 방법 뿐만 아니라, E1/T1 유형과 같이 비교적 약한 대역폭 (이경우에는 1.920 Mμ)을 가지는 가상 회로 래스터에 의해서 전송 매체를 가장 효율적으로 사용하도록 하여, 시분할 회로의 래스터에서 ATM 셀과 같은 셀의 전송 방법을 제안하는 것이다. 따라서, AAL2 패킷과 같은 가변 길이 패킷의 전송 프로세스, 및 각각이 8비트 바이트에 의해 채워진 복수의 시구간으로 각각 분할된 E1/T1 래스터와 같은 시분할 회로 래스터에서 ATM 셀과 같은 셀의 전송 프로세스를 확인할 수 있다.

또한, 본 발명에 따른 전송 프로세스는, 각 가변 길이 패킷과 각 셀의 연속적인 8비트 바이트가 상기 래스터의 일군의 시구간에서 연속적인 시구간에 위치하고, 패킷과 셀의 첫번째 8비트 바이트가 상기 군의 대응 시구간의 특정 시구간을 차지하는 포인터에 의해 표시된 시구간에 위치하는 유형이다.

이들이 허용하는 유형의 전송에 따르면, 전송된 패킷이나 셀이 속하는 가상의 회로를 구별할 수 있다는 것이 흥미로울 수도 있다. 예컨대, 이들이 AAL2 패킷에 의한 음성 전송, 또는 AAL2 패킷에 의한 데이터 전송, ATM 셀 전송, ATM 셀에 포함된 AAL5 패킷에 의한 제어 신호 정보 전송 등을 허용하는지 여부에 따라서 가상 회로를 구별하는 것은 흥미로울 수도 있다.

이렇게 함으로써, 본 발명은, 소정의 포인터에 의해 지시되는 소정의 패키지나 소정의 셀 뿐만 아니라 상기 소정의 패킷이나 소정의 셀과 동일한 시구간 군에 속하는 래스터의 시구간내에 있는 패킷이나 셀의 전송을 위한 가상 회로를 정의하는 가상 회로 어드레스에 각 포인터가 해당된다는 점을 특징으로 한다. 예컨대, 소정의 포인터와 소정의 가상 회로 어드레스는 동일한 8비트 바이트의 비트들로 이루어진다.

본 발명의 특징중 다른 하나와 관련하여, 소정의 포인터는 대응 시구간 군의 첫번째 시구간을 차지한다. 그 최고의 값은 1을 마이너스한 패킷의 헤딩의 첫번째 8비트 바이트 군내의 순위인데, 래스터가 부분적으로 비어 있고 헤더나 완전한 패킷 헤더를 가지지 않는 경우에는, 그 값은 첫번째 8비트 바이트 마이너스 원 군내의 순위이다. 더구나, 소정의 패킷또는 소정의 셀의 첫번째 8비트 바이트가 소정의 포인터에 할당된 하나를 직접 따르는 시구간에 위치할 때에는 그 값은 0이다. 대응군의 시구간이 비어있을 때에는 그 값은 특정값과 동일하며, 이 특정값은 예컨대, 각 래스터가 가진 시구간의 수와 동일한 값이다. 또한, 모든 군의 시구간이 그 헤딩이 선행 래스터에 위치하는 패킷 또는 셀의 8비트 바이트에 의해 채워진 경우에는 그 포인터 값은 특정값과 동일하다. 예컨대, 이러한 특정값은 각 래스터에 포함된 시구간의 수에서 1을 마이너스한 값과 동일하다.

소정의 패킷과 소정의 셀의 전송을 위해, 각 래스터는 일부 시구간 군을 포함할 수도 있다. 그러나, 각 래스터의 모든 가용 시구간을 차지하거나 또는 각 래스터의 가용 시구간을 일부 부분적으로 차지하는 단일 시구간 군만을 포함할 수도 있다.

또한, 소정의 군이나 각 군은 비연속적인 시구간의 하부군으로 세분될 수도 있다.

또한, 상기한 바와 같이, 본 발명은 전송 방법을 이용하는, AAL2 패킷과 같은 가변 길이 패킷과 가상 회로 래스터에 의한 ATM 셀과 같은 셀 전송 장치에 대해서도 다루고 있다. 더구나, 이러한 장치는 가상 경로 식별기와 가상 회로 식별기에 의해 식별되는 셀과 관련하여 소정의 패킷을 처리하도록 설계된다.

본 발명에 따르면, 소정의 패킷의 가상 회로 어드레스와 소정 셀의 가상 경 로 및 가상 회로의 식별기간의 대응표를 포함한다.

예컨대, 이 장치는, 역다중화기측에는 가상 회로 래스터에 의한 전송 접속용의 다수의 포트를, 다중화기측에는 ATM 셀에 의한 전송 접속용의 하나의 포트를 각각 포함하는 다중화기/역다중화기일 수 있다.

그러나, 역다중화기측에는 가상 회로 래스터를 이용한 통신 접속용 다수의 양방향 포트를, 다중화기측에는 가상 회로 래스터를 이용한 전송 접속용 하나의 양방향 포트를 각각 포함하는 다중화기/역다중화기일 수 있다.

본 발명의 특징중 다른 하나에 따르면, 이 장치가, 다중화된 측상의 트래픽의 흐름을 집중시키기 위해, 가변 길이 패킷에 의해 운반된 접속 어드레스를 번역할 수 있다.

가상 경로 및 가상 회로 식별기는 포함된 접속의 유형에 기초하여 할당된다.

마지막으로, 본 발명은 또한, 각각이 8비트 바이트에 의해 채워진 복수의 시구간으로 각각이 세분되고, 상기한 바와 같이, 전송 프로세스를 이용하여, AAL2 패킷과 같은 가변 길이 패킷과 ATM 셀과 같은 셀을 전송하는 것을 특징으로 하는 가상의 시분할 회로 래스터들에 대해 다루고 있다.

본 발명의 상기 및 기타 특징들은 그 구성의 예에 대한 하기 설명에 의해 보다 명확해 질 것이며, 상기 설명은 첨부 도면과 관련하여 주어진 것이다.

도 1은 AAL2 패킷의 포맷을 나타낸 도면이고,

도 2는 E1 유형 래스터 구조상에서 ATM 셀과, 상기 래스터의 모든 시구간을 사용하는 시분할 회로와의 다중화를 예시하는 도면이고,

도 3은 E1 유형의 래스터의 구조상에서 ATM 셀과, 상기 래스터의 모든 시구간을 단지 부분적으로 사용하는 시분할 회로와의 다중화를 예시하는 도면이고,

도 4는 E1 유형의 래스터상에서 AAL2 패킷과, 상기 래스터의 모든 시구간을 사용하는 본 발명에 따른 시분할 회로와의 다중화를 예시하는 도면이고,

도 5는 E1 유형의 래스터상에서 AAL2 패킷과, 상기 래스터의 모든 시구간을 단지 부분적으로 사용하는 본 발명에 따른 시분할 회로와의 다중화를 예시하는 도면이고,

도 6은 E1 유형의 래스터상에서 AAL2 패킷과, 두 개의 시구간 군을 사용하는 본 발명에 따른 시분할 회로와의 다중화를 예시하는 도면이고,

도 7은, 본 발명에 의해 설명된 바와 같이, AAL2 패킷의 삽입용으로 사용되는 8비트 바이트를 체크하기 위한 포맷 도면이고, 그리고

도 8은 E1 유형의 래스터상에서 AAL2 패킷과 ATM 셀을, 가상 회로 어드레스를 이용하는 본 발명에 따른 시분할 회로와의 다중화를 예시하는 도면이다.

도 4는, 본 발명의 프로세스와 관련하여, 각 래스터의 모든 가능 시구간(TI) (다른 용도로 사용된 순위 0과 16의 시구간을 제외하고 모든 시구간)을 이용하여, AAL2 패킷을, 예컨대 F1/T1 유형의 시분할 래스터의 시구간(TI)에 직접 다중화시키는 일 예를 나타낸 것이다. 함께 고려된다면, 이들 시구간은 현재의 설명에서 소위 일 군, 특히 사용된 일 군의 시구간을 형성하다. 각 AAL2 패킷의 3개의 8비트 바이트의 헤딩은 회색으로 되고, 다른 8비트 바이트는 서로 분리 구획된다. 반면에, 빈 8비트 바이트는 구획되지 않는다.

AAL2 패킷이 도 1에 도시된 포맷을 가진다는 것과, 결과적으로 이들의 헤딩이 다른 것중에서 접속 식별기 (CID)를 포함한다는 것을 주의해야 한다.

각 사용된 구간의 군의 특정 시구간은, 이 군의 1 순위의 경우에, 사용된 상기 시구간 군에 포함된 첫번째 AAL2 패킷의 헤딩을 포함하는 시구간을 지시하는 PTR 포인터가 구비되어 있다. 이 포인터에 주어진 값은, 예컨대, 지시된 구간의 사용된 구간 군내의 순위에서 1을 마이너스한 값이다.

도 4에 있어서, 래스터(n 내지 n+9)의 각각의 첫번째 시구간에서, 상기 대응 포인터(PTR)에 의해 취해진 값이 지시된다. 따라서, 래스터(n)에 있어서, 첫번째 8비트 바이트의 값은 첫번째 AAL2 패킷의 첫번째 8비트 바이트를 포함하는 시구간에 대해 2 포인트이거나, 또는 사용된 시구간 군의 제 3순위의 시구간이다. 또한, 래스터(n+1)에 있어서, 첫번째 8비트 바이트의 값은 첫번째 AAL2 패킷의 첫번째 8비트 바이트를 포함하는 시구간에 대해 13 포인트이거나, 또는 사용된 시구간 군의 제 14순위의 시구간이다.

따라서, 일반적인 방식에 따를때, 포인터(PTR)의 값은 패킷의 첫번째 8비트 바이트 군의 순위와 동일하다.

래스터가 부분적으로 비어 있거나 완전한 AAL2 패킷 헤딩을 포함하지 않는 경우에, 포인터(PTR)는 사용된 시구간 군의 제 16 및 20 순위의 시구간을 지시하기 위해, 포인터 값이 가각 15와 19인 첫번째가 비어있는 8비트 바이트 (래스터(n+3, n+5)의 경우와 같이)를 가리킨다. 반면에, 래스터가 부분적으로 비어있지만 완전한 패킷 헤딩을 포함하는 경우에는, 일반적인 경우가 이용되고, 포인터의 값은 패킷의 첫번째 8비트 바이트 군 (사용된 시구간 군의 제 3순위 시구간을 지시하기 위해 포인터 값이 2인, 래스터(n+9)의 경우와 같이)내에서의 순위와 동일하다.

래스터가 완전히 비어있는 경우에, 포인터 값은 중요한 값, 이 경우에는, 31 (래스터(n+6)의 경우와 같이)을 가진다. 예컨대, 이러한 유형의 래스터를 따르는 첫번째 AAL2 패킷은 포인터(PTR)를 포함하는 8비트 바이트를 따르는 8비트 바이트에 집중됨으로써, 포인터(PTR)는 0 (래스터(n+7)인 경우와 같이)을 가진다.

값 0은 래스터내의 AAL2 패킷이 래스터의 첫번째 시구간을 직접 뒤따르는 시구간내의 그 첫번째 8비트 바이트를 가진다는 것을 의미한다 (래스터(n+4)의 경우에서와 같이). 값이 30이 된다는 것은 래스터가 선행 래스터 (래스터(n+8)의 겨우에서와 같이)에서 개시된 패킷의 29개의 8비트 바이트 (사용된 시구간의 모든 시구간)를 포함한다는 것을 나타낸다.

AAL2 패킷의 전송과 관련하여, 래스터는 또한 ATM 셀의 전송용으로도 사용된다는 것을 주의해야 한다. AAL2 패킷상에서 체크하는 원리는 또한 ATM 셀에 대해서도 구현된다.

상기 예시된 예에 있어서, 고려된 케이스는 모든 대역이 AAL2 또는 ATM 정보의 전송용으로 할당된, 달리 말하면, 래스터의 가능 시구간 모두가 AAL2 패킷과 ATM 셀의 전송을 위해 할당된 경우이다.

본 발명의 특징중 다른 하나에 따르면, 사용된 시구간의 각 군은 비연속적인 시구간의 하부군으로 세분화된다. 30 시구간 (TIME INTERVALS)의 일부분만을 이용함으로써 AAL2 패킷과 ATM 셀의 전송용으로 예비된 대역을 세분화할 수도 있다. 이러한 하부군은 서로 상이한 크기일 수도 있다.

도 5는, 본 발명의 프로세스에 따라서, 시구간(TI)의 SG1과 SG2의 2개의 하부군으로 세분화된 단일 시구간 군을 이용하여, AAL2 패킷을 시분할 회로의 래스터의 시구간(TI)에 직접 다중화시킨 일 예를 나타낸다. 이 예에 있어서, 첫번째 하부군 SG1 의 시구간은 그 순위가 3과 17 사이인 시구간이고, 반면에 두번째 하부군 SG2 의 시구간은 그 순위가 22와 25 사이인 시구간이다. 도 4에 나타낸 바와 같이, 각 AAL2 패킷의 3개 8비트 바이트의 헤딩은 회색으로 된다. 동일한 방식으로, 각 AAL2 패킷의 모든 8비트 바이트는 구획되고, AAL2 패킷이나 ATM 셀의 전송용으로 사용되지 않은 8비트 바이트는 구획되지 않는다.

주된 원리는 도 4에 적용된 것과 동일하다. 포인터(PTR)가 AAL2 패킷과 ATM 셀의 전송을 위해 할당된 시군간 군의 첫번째 8비트 바이트내에 포함되어 있다는 것, 이 경우에, SG1 하부군의 첫번째 8비트 바이트는 제 4순위 시구간내에 사용된 첫번째 8비트 바이트에 선행하는 것임을 유념해야 한다. 여기에서, 사용된 시구간 군은 하부군인 SG1과 SG2의 조합으로 불리어진다. 포인터(PTR)는 그 래스터에 포함된 첫번째 AAL2 패킷의 헤더를 포함하는 군의 시구간을 지시하고, 그 값은 지시된 시구간 군의 순위에서 1을 마이너스 한 값이다 (예컨대, 래스터(n+3)에 있어서, 패킷 헤더의 첫번째 8비트 바이트의 시구간은 래스터에서 15순위를 차지하지만, 군내의 12순위와 포인터 값은 결과적으로 12에서 1을 뺀 11이다). 이러한 포인터에 할당된 상기 특정값에 관한한, 이들은 이전의 경우와 동일하다. 따라서, 포인터의 원리도, 제 1순위, 제 2순위, 제 18 내지 21 순위, 및 제 26 내지 31 순위의 래스터내의 시구간과 같이 AAL2 패킷의 전송용으로 할당되지 않는 시구간에서 포인터(PTR)가 지시할 수 없다는 점을 제외하고는, 도 4와 관련하여 먼저 설명된 경우와 동일하다.

도 6은 AAL2 패킷을 이러한 목적으로 할당된 회로 래스터의 시구간(TI)에 직접적으로 다중화시킨 일 예를 나타낸다. 여기에서, 두 개의 시구간 군인 G1과 G2는 실제로는 AAL2 패킷의 전송용으로 할당된 것이다. 이들 두 개의 G1과 G2 군은 래스터에 이용 가능한 시구간 모두를 차지하고 있지만, 이것을 가능하지 않다. 더구나, 특정 제조 모드에서, 이들 군은 비연속적인 시구간 하부군으로 세분화될 수도 있는 것으로, 도 5에 나타낸 SG1과 SG2 하부군의 예를 따른다. 마지막으로, 래스터의 이용 가능한 구간은 두개의 군 또는 그 이상의 군으로 세분화될 수 있다.

도 6에 있어서, 첫번째 군 G1은 제 1내지 23 순위의 시구간을 커버하고, 두번째 군 G2은 래스터의 제 24내지 31 순위의 시구간을 커버한다. 각 군의 첫번째 시구간은 포인터(PTR1, PTR2)용으로 이용된다. 각 군(G1, G2)은 독립적이다. 이때문에, 첫번째 8비트 바이트가 래스터(n)의 4 (G1 군의 제 21순위)와 동일한 래스터내 순위의 시구간에 위치하는 첫번째 군 G1의 AAL2 패킷은, 동일한 래스터(n)의 23 (G1 군의 제 3순위)와 동일한 래스터내 순위의 시구간까지 연장하고, 그 다음, 그 포인터(PTR)의 값이 19인것으로 부터 추론될 수 있듯이, 래스터(n+1)의 제 2순위 (G1 군의 제 1순위)의 시구간에서 다시 개시하여 동일한 래스터(n+1)의 제 21순 위 (G1 군의 제 19순위)의 시구간에서 종료한다. 더구나, 첫번째 8비트 바이트가 래스터(n+1)의 25 순위 (G2 군의 제 1순위)의 시구간에 위치하는 두번째 군 G2의 AAL2 패킷은, 동일한 래스터(n+1)의 31 순위 (G2 군의 제 7순위)와 동일한 래스터내 순위의 시구간까지 연장하고, 그 다음, 래스터(n+2)의 25순위에서 다시 개시하여, 동일한 래스터(n+2)의 31순위의 시구간까지 연장하고, 그 다음, 래스터(n+3, n+4)의 31순위의 시구간에서 다시 개시하여, 동일한 래스터(n+3, n+4)의 31순위의 시구간까지 연장하고, 그 다음, 래스터(n+5)의 제 25순위의 시구간에서 다시 개시하여 동일한 래스터(n+5)의 제 27순위 (G2 군의 제 3순위)의 시구간에서 종료하는 것으로, 이는 그 포인터(PTR)의 값이 3인것으로 부터 추론될 수 있다.

선행 예에 있어서와 같이, PRT1과 PTR2의 값 0은 AAL2 패킷이 군(G1, G2)의 첫번째 시구간을 직접 따르는 시구간내의 그 첫번째 8비트 바이트에서 체크된다는 것을 나타낸다. 값이 30이라는 것은 대응 군(G1, G2)의 시구간이 선행 래스터의 동일한 군의 시구간에서 개시된 패킷의 나머지 8비트 바이트를 포함한다는 것을 나타낸다. 값이 31이라는 것은 대응 군(G1, G2)에 속하는 시구간이 비어있다는 것을 나타낸다. 그 이후에 나타나는 첫번째 AAL2 패킷은 포인터(PTR1, PTR2)를 포함하는 8비트 바이트를 따르는 8비트 바이트에 기초하고 있어서, 포인터(PTR1, PTR2)가 0인 것으로 추정된다. 더구나, 군내에 AAL2 패킷용의 완전한 헤딩이 없고 8비트 바이트가 비어있는 경우에, 포인터(PTR1, PTR2)는 첫번째 비어있는 8비트 바이트를 지시한다.

시구간의 할당과 이러한 시구간의 군과 하부군으로의 구획은, 예컨대, 반영 구적인 방식의 네트워크 메니저에 의해 행해진다. 이는 영구적이지 않는 네트워크 표시 유형의 동작이나, 트래픽의 프로파일과 같이 다양한 파라미터에 기초하여 변경될 수 있는 것이다. 아래의 표는 래스터(E1)가 2개의 독립된 군 (G1, G2)으로 구획된 시구간(TI)의 할당 표의 일 예를 나타낸다.

크로스는 래스터 시스템용으로 예비된 시구간임을 나타낸다. 1은 대응 군에 대한 할당을 나타낸다. 0과 관련하여, 이들은 시구간이 대응 군에 할당되지 않았음을 나타낸다.

군 G1은 시구간(TI) (3, 4, 5, 6, 7, 8, 9)를 포함하고, 군 G2는 16을 제외한 시구간(TI) (14 내지 31)을 포함하고 있음에 유의할 수 있다. 시구간(TI) (1, 2, 10, 11, 12, 13)에 관한한, 이들은 ATM 트래픽의 전송용으로 할당되지 않는다.

	G1	G2		G1	G2		G1	G2		G1	G2
0	X	X	8	1	0	16	X	X	24	0	1
1	0	0	9	1	0	17	0	1	25	0	1
2	0	0	10	0	0	18	0	1	26	0	1
3	1	0	11	0	0	19	0	1	27	0	1
4	1	0	12	1	1	20	0	1	28	0	1
5	1	0	13	0	0	21	0	1	29	0	1
6	1	0	14	0	1	22	0	1	30	0	1
7	1	0	15	0	1	23	0	1	31	0	1

시구간(TI) 의 할당과 이 시구간의 군과 하부군으로의 구획은 계획된 시분할 회로에 의한 링크 전송의 두 방향: 상향스트림과 하향스트림에서 동일하다.

일반적으로 말하자면, 시구간(TI)에서 이용가능한 30을 갖는 래스터의 경우에, 포인터(PTR) 값은 31을 초과하지 않기 때문에, 5비트라면 그것을 코드화하기에 충분하다. 포인터(PTR) 값이이 단일 8비트 바이트에 머무르는 경우에, 나머지 3비트는 가상 회로 어드레스를 코드화하기 위해 사용되고, 이를 AdVC 어드레스라 한 다.

도 7은 포인터(PTR (5비트))와 가상 회로 AdVC (3비트)로 이루어지는 체크 8비트 바이트의 포맷을 나타낸다. 이러한 가상 어드레스 AdVC의 중요성은 아래에서 찾아진다. 그 값은 반드시 당해 전송의 가상 회로에 의존한다.

AdVC가 0인 것은 래스터가 비어있거나 (어떤 데이터도 포함하고 있지 않다는 것) 또는 포인터(PTR)가 빈 시구간을 지시하고 있다는 것을 지시하는 데에 이용된다. AdVC (2³-1)의 나머지 7개의 값들은 각각 비어있는 시구간에 할당된다. 이러한 어드레스는, 이들이 허용하는 전송의 유형, 예컨대, AAL2 패킷을 이용한 음성 전송용의 가상 회로 유형, AAL2 패킷을 이용한 데이터 전송용의 가상 회로 유형, ATM 셀용 가상 회로 유형 등에 의해 두 개이 가상 회로로 구별하는 데에도 이용된다. 이들은 또한, ATM 셀내에 표함된 AAL5 패킷을 이용하여, 제어 보고 정보의 전송용으로 이용된 보고 가상 회로를 지칭하는 것일 수도 있다.

AdVC 어드레스는 포인터(PTR)에 의해 체크된 AAL2 패킷과 관련된다. 결과적으로, 동일한 래스터내에 헤더를 가지는 모든 AAL2 패킷은 동일한 AdVC 어드레스를 가진다. 따라서, 이들은 동일한 가상 회로 VC상에서 전송된다.

도 8은, 도 4에 사용된 것과 동일한 마킹 원리를 이용하여, 가상 회로 래스터(n 내지 n+14) 내에서 AAL2 패킷과 ATM 셀을 다중화시킨 일 예를 나타낸 것으로, 전송용으로 사용된 시구간 군은 유일하게 하나가 있으며, 이 군은 래스터내에서 이용가능한 모든 시구간으로 구성되어 있으며, 하부군으로 세분화되지 않는다. 도 4 와 비교하건대, 포인터(PTR) 값에 다음가는 값을 가상 회로 어드레스 AdVC에 설정한다. 이러한 가상 회로 어드레스 AdVC값은, 예컨대, 아래 표에 설명된 방식으로 가상 회로에 할당된다.

AdVC	특 성
1	VC-AAL2 패킷의 전송 (음성)
2	VC-AAL2 패킷의 전송 (데이터)
3	VC-AAL2 패킷의 전송 (음성)
4	VC-AAL2 패킷의 전송 (데이터)
5	미사용
6	VC-ATM 셀의 전송 패킷의 전송 (AAL5상의 데이터)
7	VC-리포팅

도 8의 이러한 정의와 AdVC 어드레스에 기초하여, 패킷((a), (c), 및 (d))은 그 값을 1로 동일하게 하여 동일한 방식으로 전송될 수도 있음을 유의해야 한다. 패킷((b))은 그 어드레스 AdVC를 2로 하여 가송 회로 어드레스에서 유일하게 전송된다. 패킷((e), (f))은 그 AdVC 를 3으로 하여 동일한 가상 회로상에서 전송된다. 패킷((g))은 값이 4인 AdVC 가상 회로 어드레스상에서 전송된다.

AdVC 어드레스가 빈 시구간에 이용될 수 있다는 것도 유의해야 한다.

또한, 이들 8비트 바이트를 1부터 53까지 순서를 붙혀, 그 헤딩을 표시하기 위해 첫번째 8비트 바이트(1내지 5)를 회색으로 표시한 2개의 ATM 셀이 있다. 이 ATM 셀중 하나는 6과 동일한 AdVC 어드레스 채널에 속하고, 다른 하나는 7과 동일한 AdVC 어드레스 채널에 속한다.

또한, AAL2 패킷과 ATM 셀이, 이들 헤딩의 8비트 바이트가 동일한 래스터에 포함되지 않는 한, 동일한 래스터에 다중화될 수도 있음을 유의해야 한다.

ATM 셀에서 전송용으로 AAL2 패킷을 추출하거나 또는 처리후 ATM 셀에 AAL2 패킷을 전송하기위해 삽입하는 것에 의해 AAL2 패킷을 처리하여, 그 결과, 가상 경 로의 ATM 식별기(VPI)와 가상 회로 식별기(VCI)의 가상 회로 전송에 대응하여 가상 회로 어드레스 AdVC의 가상 회로(VC)의 시분할 회로에서 AAL2 패킷과 ATM 셀이 전송되는 말단 장치에 있어서, 정합표는, ATM 셀에 의해 사용된 가상 회로 식별기를 일방으로 하고 시분할 회로의 래스터에서의 전송용으로 사용된 가상 회로 AdVC의 어드레스를 타방으로 한 양방간의 접속을 보장하도록 구성된다. 예컨대, 이 표는 AAL2 패킷용 말단 처리 장치에 위치한다. 이표는 도 8를 예시하기 위해 앞에서 제시된 예와 관련하여 정해진 포맷이 될 수 있다.

AdVC	VPI	VCI	특성
1	0	200	VC-AAL2 패킷의 전송 (음성)
2	0	210	VC-AAL2 패킷의 전송 (데이터)
3	0	50	VC-AAL2 패킷의 전송 (음성)
4	0	60	VC-AAL2 패킷의 전송 (데이터)
5			미사용
6	10	100	VC-ATM 셀의 전송 (AAL5상의 데이터)
7	0	5	VC-리포팅

따라서, 래스터(n 내지 n+14)에 의해 전송된 6개의 AAL2 패킷이 아래와 같은 방식으로 식별된다:

●AAL2 패킷 (a): AdVC = 1 (VPI 0, VCI 200), CID = 100

●AAL2 패킷 (b): AdVC = 2 (VPI 0, VCI 210), CID = 80

●AAL2 패킷 (c): AdVC = 1 (VPI 0, VCI 200), CID = 110

●AAL2 패킷 (d): AdVC = 1 (VPI 0, VCI 200), CID = 100

●AAL2 패킷 (e): AdVC = 3 (VPI 0, VCI 50), CID = 55

●AAL2 패킷 (f): AdVC = 3 (VPI 0, VCI 50), CID = 28

●AAL2 패킷 (g): AdVC = 4 (VPI 0, VCI 60), CID = 65

상기 표는, 도 6과 관련하여 설명된 원리에 따라서 시구간 군(G1, G2)내에서 전송이 이루어진 경우의 상관표의 다른 예를 나타낸다.

	AdVC	VPI	VCI	접속 유형
G1	1	0	100	AAL2
	2	0	101	AAL2
	3	0	102	AAL2
	4	0	103	AAL2
	5	0	200	AAL5
	6	0	201	AAL5
	7	0	202	AAL5
G2	1	1	100	AAL2
	2	1	101	AAL2
	7	1	200	AAL5

상기 예에서, 시구간 군(G1)은 4개의 어드레스 가상 회로 AdVC (1 내지 4)상에서의 AAL2 패킷의 전송과 3개의 어드레스 가상 회로 AdVC (5 내지 7)상에서의 AAL2 패킷의 전송용으로 할당된다. 군(G2)은 2개의 어드레스 가상 회로 AdVC (1과 4)상에서의 AAL2 패킷의 전송과 어드레스 가상 회로 AdVC (7)상에서의 AAL2 패킷의 전송용으로 할당된다. ATM 경로와 가상 회로 식별기는 이들 어드레스(VPI/VCI)에 대응한다. AAL2 패킷 전송용으로 사용된 각 가상 회로에 있어서, CID 식별기에 의해 식별된 최대 248개의 접속(8비트 또는 255개의 가능한 값이 있으나, 7개를 예비용으로 감하면 248이 됨)이 할당될 수 있음을 유의해야 한다.

포트	AdVC	VPI	VCI	접속 유형
	1	10	100	AAL2

지금까지 보여온 바와 같이, 사용된 각 시구간 군(예컨대, 군(G1과 G2))은, AdVC 식별기에 의해 구별되는, AAL2 와 ATM 접속용의 특정수의 가상 회로를 포함할 수 있다. 이 수는 이 어드레스가 추정되는 수에 의존하며, 상기 예의 경우에는 2³에서 1을 감한 7이다. 그러나, ATM측의 가상 회로는 하나의 군에서 다음 군으로 현격하게 변할 필요가 있다. 이에 따른 예가 도 8에 도시되어 있으며, 군(G1)의 가상 회로 어드레스 AdVC가 2인 것은 VIP는 0으로 VCI는 100으로 변형되는 경우에는, 군(G2)의 동일한 가상 회로 어드레스 AdVC가 2인 것은 VIP는 0으로 VCI는 100으로 변형될 수 있다.

상기 말단 장치중 어느 하나가 회로/ATM 래스터용 다중화/역다중화 장치를 나타내는 것일 수도 있으며, 이 장치는 시분할 회로 래스터에 의한 전송 링크용 양방향 포트의 역다중화측과 ATM 셀 전송 링크용 하나의 양방향 포트의 다중화측으로 이루어져 있다.

더 상세하게는, 시분할 회로 래스터(A, B, C, D 및 E)에 의한 전송 링크용 5개 양방향 포트를 일측에서 가지고, ATM 셀(M)에 의한 전송 링크용 하나의 양방향 포트를 타측에서 갖는 회로/ATM 래스터용 다중화/역다중화 장치를 갖는 것을 예로 하고 있으며, AdVC 가상 회로 어드레스와 E1 다중화용 VPI/VPC 식별기에 대한 상관표의 일 예가 있다.

	2	10	101	AAL2
	7	10	5	AAL5

포트	AdVC	VPI	VCI	접속 유형
B	1	20	100	AAL2
	2	20	101	AAL2
	7	20	5	AAL5
C	1	30	100	AAL2
	2	30	101	AAL2
	7	30	5	AAL5
D	7	40	5	AAL5
E	1	50	100	AAL2
E	7	50	5	AAL5

아래는 상기 예로서 주어진 다중화기/역다중화기에서의 AAL2 접속의 스위칭 표의 일예이다.

Cx	포트	AdVC	CID	포트	VPI	VCI	CID
1	A	1	40	M	10	100	40
2	A	1	41	M	10	100	41
3	A	1	42	M	10	100	42
4	A	2	40	M	10	101	40
5	A	2	50	M	10	101	50
6	A	2	60	M	10	101	60
7	A	2	70	M	10	101	70
8	B	1	30	M	20	100	30
9	B	2	30	M	20	101	30
10	B	2	31	M	20	101	31
11	D	2	32	M	20	101	32
12	C	1	40	M	30	100	40
13	C	1	41	M	30	101	41
14	E	1	100	M	50	100	100
15	E	1	101	M	50	100	101
16	E	1	102	M	50	100	102
17	E	1	103	M	50	100	103

집중이 없음을 유의해야 한다. 다중화기의 M 다중화에서, 모든 E1 접속에 존재하는 모든 ATM 접속, 즉 AAL2 패킷 전송용 7개의 가상 회로와 AAL5 유형 패킷 전송용 5개의 가상 회로가 발견될 수도 있다.

상기 내용은 상기 다중화기/역다중화기에서 결과되는, 각 B1 다중화용 AdVC 가상 회로와 VPI/VCI 식별기의 어드레스간의 상관의 다른 예이다.

	2	0	101	AAL2
	7	10	5	AAL5
B	1	0	100	AAL2
	2	0	101	AAL2
	7	20	5	AAL5
C	1	0	100	AAL2
	2	0	101	AAL2
	7	30	5	AAL5
D	7	40	5	AAL5
E	1	0	100	AAL2
E	7	50	5	AAL5

상기 표는 AAL2 접속 스위칭의 일 예를 나타낸다. 표에서, CID 접속의 식별기는 변형되어야 함을 유의해야 한다. 이 표는 AAL2 접속의 단계 설정시에 갱신된 다. 집중 장치는 AAL2 패킷용 스위칭 기능을 수행하고, 이것을 기초로, AAL2 리포팅 규약(IUT Q.2630.2 권고)을 관리해야만 한다.

Cx	포트	AdVC	CID	포트	VPI	VCI	CID
1	A	1	40	M	0	100	200
2	A	1	41	M	0	100	201
3	A	1	42	M	0	100	202
4	A	2	40	M	0	101	200
5	A	2	50	M	0	101	201
6	A	2	60	M	0	101	202
7	A	2	70	M	0	101	203
8	B	1	30	M	0	100	203
9	B	2	30	M	0	101	204
10	B	2	31	M	0	101	205
11	D	2	32	M	0	101	206
12	C	1	40	M	0	100	204
13	C	1	41	M	0	101	207
14	E	1	100	M	0	100	205
15	E	1	101	M	0	100	206
16	E	1	102	M	0	100	207
17	E	1	103	M	0	100	208

이러한 구성에서, 트래픽 흐름은, 예컨대, 실시간 제약 또는 손실율에 관련된 제약에 따른 것과 같이 서비스 품질의 유형에 의해 집중된다. 예컨대, 실시간 제약이 있는 흐름에 대해 포트(A, B, C)와 AAL2 채널이 예비되고 시분할 제약이 없는 흐름에 대해 AAL2 채널이 예비된다. 포트(E)는 시간 제약없는 단일 흐름을 운반한다. 이러한 흐르은 2개의 전송 가상 회로상의 M 출력으로 집중된다. 예컨대, 가상 회로(VPI=0, VCI=100)는 실시간 흐름용으로 예비되고, 가상 회로(VPI=0, VCI=101)는 실시간이 아닌 흐름용으로 예비된다. 이러한 동작은 전송될 ATM 셀을 최적으로 파일하는 것을 보장하는 것에 의해 통계적 이득을 제공한다.

다른 해결책은 현저하게 큰 이득을 제공하는 단일 가상 회로에 모든 흐름을 집중시키는 구성이다. 음성 트래픽 및 데이터 트래픽의 전송에 관한 제약, 즉 강력한 실시간 제약 및 손실율 모두를 만족시킬 수 있는 서비스 품질(SQ)를 가상 회 로(VC)가 제공해야만 한다.

상기 말단 장치중 어느 하나가, 시분할 래스터에 의한 전송 접속용의 복수의 양방향 포트를 역다중화측으로 하고, 시분할 회로 래스터에 의한 전송 링크용의 하나의 양방향 포트를 다중화측으로 하여 이루어지는 다중화기/역다중화기를 말하는 것일 수 있다. 더 상세하게는, 다중화/역다중화 장치의 예로서, AAL2 트래픽용 가상 회로 래스터를 이용한 전송 링크용의 3개의 포트(A, B, C)를 다중화측으로 하고, 가상 회로 래스터에 의한 전송 링크용의 단일 포트(E)를 역다중화측으로 하는 것을 고려해 볼 수 있다. 명확하게는, 이는 역다중화측의 3개의 링크용으로 이용된 시구간(TI)의 수가 다중화측의 단일 링크상에서 이용가능한 시구간(TI)의 수보다 작거나 같은 경우에 가능하다. 이러한 유형의 장치는 가상 회로 래스터를 이용한 전송용 링크 포트를 관리하나, 내부적으로 AAL2 패킷-유형 데이터 유닛을 처리한다.

AdVC 가상 회로 어드레스의 상관표의 일 예가 아래에 있다.

역다중화된 링크용 포트	AdVC	다중화된 링크용 포트	AdVC	접속 유형
A	1	E	1	AAL2
A	2	E	2	AAL2
A	7	E	7	AAL5
B	1	E	3	AAL2
B	2	E	4	AAL2
B	7	E	6	AAL5
C	1	E	5	AAL2

아래는, E1 유형과 같은 가상 회로 래스터에 의한 전송 링크를 이용한 ATM 셀의 전송 기법과 비교하여, E1 유형과 같은 가상 회로 래스터를 이용하는 전송 링크에 의한 AAL2 패킷 전송용으로 사용되는 본 발명의 원리의 이점에 대한 설명이다. 아래의 계산은 노드(B) 기지국을 RNC 이동망 제어기에 연결하는 허브(hub) 인 터페이스상에서 UTRAN 액세스 망 구조를 의도적으로 단순화게 한 가정하에 이루어 진것이다. 이러한 가정은 아래와 같다:

1) 20 ms의 시구간에서 12.2 kb/s의 흐름 비율로 AMR 코드화된 음성 통신으로부터 나오는 31개의 8비트 바이트의 데이터 블럭이 있다. 결과적인 AAL2 패킷은 42개의 8비트 바이트 길이이고, 9개의 추가적인 8비트 바이트는 헤더용의 4개의 8비트 바이트와 라디오 규약층을 에워싸는 6개의 8비트 바이트로 이루어진다. 더 상세하게는, 이는 상향스트림에 관한 것이다. 하향스트림 방향에 있어서는, 최종 AAL2 패킷은 단지 40개의 8비트 바이트에 이를 것이다.

2) E1 래스터는 100% 채워진다: 30 개의 시구간(TI)은 단일 군(단일 표시 구간)에서 사용된다.

제 1 케이스: 도 4에 도시된 바와 같이, AAL2 패킷이 E1 래스터에 연속적으로 삽입된다. 42 개의 8비트 바이트의 M 패킷을 전송하기 위해 필요한 래스터(R)의 수는:

R = M×42/(30-1) 으로 정해진다.

각 E1 래스터는 29개의 이용불가능한 8비트 바이트(30개의 8비트 바이트에서 하나의 표시 8비트 바이트를 감한 것)만을 포함하고 있음을 유의해야 한다.

예를 들면, 58개의 AAL2 패킷을 전송하기 위해서는 84개의 래스터가 필요하다. 출력은 (58×42)/(84×30) 이거나 97%이다. AAL2 패킷의 헤딩으로 3개의 8비트 바이트를 고려하면, 출력은 90%로 떨어진다.

제 2 케이스: 동일한 패킷이 채우기용의 4개의 8비트 바이트에 의해 ATM 셀 에 삽입된다. 따라서, ATM 셀당 42개의 8비트 바이트의 단일 미니셀이 있다. C개의 ATM 셀(또는 42개의 8비트 바이트 미니셀 M개)을 전송하기 위해 필요한 래스터(R)의 수는:

R = C×53/30 으로 정해지며, 각 E1 래스터는 30개의 이용가능한 8비트 바이트를 포함한다.

58개의 미니셀을 전송하기 위해서는, 102개의 완전한 래스터와 마지막 래스터에서의 14개의 시구간이 필요하다. 출력은 (58×42)/(102×30) 이거나 80%이다. AAL2 패킷의 헤딩으로 3개의 8비트 바이트를 고려하면, 출력은 74%로 떨어진다

제 3 케이스: 동일한 AAL2 패킷이 ATM 셀에 삽입되지만, 채우기용 8비트 바이트 없이 래스터간에 오버랩된다. C개의 셀을 전송하기 위해 필요한 래스터의 수는 R = C×53/30 으로 정해진다. 42개의 8비트 바이트의 미니셀 M개를 전송하기 위해서는 47개의 8비트 바이트의 C개의 셀이 필요하며, C =M×42/47 으로 정해진다. 따라서, 42개의 8비트 바이트의 AAL2 패킷 M개를 전송하기 위해 필요한 래스터의 수는 T = M×(42×53)/(30×47) 으로 정해진다. M이 58인 경우에, 래스터(R)의 수는 91이 되고, 이는 상기 제 2 케이스에서의 102인 것과 비교된다. 출력은 (58×42)/(91×30) 이거나 89%이다. 헤더의 8비트 바이트를 고려한다면, 출력은 83%로 떨어진다.

ATM 전송과 관련하여, 제 2 및 제 3 케이스는 극단적인 구조를 나타낸다. 이들 두 케이스간에는 어딘가에 현실성이 존재한다. 비록 시구간(TI) 없이 AAL2 패킷을 전송하는 것을 포함한 케이스가 바람직하겠지만, 그럼에도 불구하고, E1 상 에서 ATM에 의한 높은 트래픽 조건에서의 AAL2 패킷 전송에 비해 보다 효율적이다.

선행 예들에 있어서, 12.2 kb/s 출력이 선택된다 AMR 코드화는 낮은 출력을 위해 제공된다. 대응 패킷의 길이는 더 짧다. 채우기용 8비트 바이트의 빈도는 출력 손실에 비해 더 중요하다. 지시한 바와 같이, 하기 표는 AMR 코드화용 여러가지 출력값에 대한 AAL2 패킷의 길이를 설명한다. 사일런스(Silence) 13개의 8비트 바이트(5+헤더)의 AAL2 패킷의 전송의 주제이다. 상향스트림과 하향스트림간의 2개의 8비트 바이트 차이를 유의해야 한다.

AMR코드화출력(kb/s)	상향스트림/하향스트림 Iub 인터페이스상의 AAL2 패킷의 크기	상향스트림/하향스트림 Iu 인터페이상의 AAL2 패킷의 크기	TTI
12.2	42/40	39/57	20 ms
10.2	37/35	34/32	20 ms
7.95	32/30	29/27	20 ms
7.4	30/28	27/25	20 ms
6.7	29/27	26/24	20 ms
5.9	27/25	24/22	20 ms
5.15	25/23	22/20	20 ms
4.75	24/22	21/19	20 ms
Silence	13/11	10/8	80 ms

Claims

각각이 다수의 시구간으로 분할되고 각 시구간은 8비트 바이트로 채워진 시분할 래스터에서, 각 가변 길이 패킷 및 각 셀의 연속하는 8비트 바이트가 상기 래스터의 하나 이상의 시구간 군의 연속적인 시구간에 위치하고, 패킷 또는 셀의 첫번째 8비트 바이트가 상기 시구간 군 중 대응하는 시구간 군의 특정 시구간을 차지하는 포인터에 의해 표시된 시구간에 위치하는, 가변 길이 패킷들과 셀들을 전송하기 위한 프로세스에 있어서,

각 포인터가, 상기 포인터에 의해 표시된 상기 패킷과 상기 셀뿐만 아니라 상기 포인터에 의해 표시된 상기 패킷 또는 상기 셀과 동일한 시구간에 속하는 래스터의 시구간의 패킷이나 셀의 전송용 가상 회로를 정의하는 가상 회로 어드레스에 해당하는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항에 있어서,

상기 포인터와 상기 가상 회로 어드레스가 동일한 8비트 바이트의 비트들로 구성되는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항에 있어서,

상기 포인터의 값은 대응하는 헤더의 첫번째 8비트 바이트의 해당 군의 순위에서 1을 감한 것과, 또는 상기 래스터가 비어 있을때 그리고 그것이 패킷 헤더를 전혀 포함하고 있지 않거나 완전한 패킷 헤더를 포함하고 있지 않을 때에는 첫 번째 비어 있는 8비트 바이트의 해당 군의 순위에서 1을 감한 것과 동일한 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제3항에 있어서,

상기 패킷이나 상기 셀의 첫번째 8비트 바이트가 상기 포인터에 할당된 시구간에 바로 따르는 시구간에 위치하는 때에는 상기 포인터의 값이 0인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제3항에 있어서,

상기 포인터의 값은 상기 대응 군의 모든 시구간이 비어 있을 때의 특정값인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제3항에 있어서,

상기 포인터의 값은 상기 군의 모든 시구간이 패킷이나 셀의 헤더가 선행 래스터에 위치하는 패킷이나 셀의 8비트 바이트에 의해 차지된 경우의 특정값인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 패킷이나 상기 셀의 전송을 위해, 각 래스터가 다수의 시구간 군을 포함하는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 패킷이나 상기 셀의 전송을 위해, 각 래스터가 각 래스터의 모든 이용 가능한 시구간을 차지하는 단일한 시구간 군을 가지는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 패킷이나 상기 셀의 전송을 위해, 각 래스터가 각 래스터의 이용 가능한 시구간을 부분적으로 차지하는 단일한 시구간 군을 가지는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 군은 비 연속적인 시구간의 하부군으로 세분화되는 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제1항 또는 제2항에 따른 전송 프로세스를 따르는 가상 회로 래스터에 의해 가변 길이 패킷이나 셀을 전송하고, 가상 경로 식별기와 가상 회로 식별기에 의해 식별된 셀에 따라서 상기 패킷을 처리하는 말단 전송 링크 장치에 있어서,

상기 말단 전송 링크 장치는, 이 방식으로 전송된 상기 패킷이나 상기 셀의 가상 회로의 어드레스와 상기 셀의 가상 경로와 가상 회로 식별기간의 상관표를 포함하는 것을 특징으로 하는 말단 전송 링크 장치.
제11항에 있어서,

상기 장치는 가상 회로 래스터에 의한 전송 링크용의 다수의 포트인 역다중화측과, ATM 셀에 의한 전송 링크용의 단일 포트인 다중화측에 의해 이루어지는 다중화기/역다중화기인 것을 특징으로 하는 말단 전송 링크 장치.
제12항에 있어서,

상기 장치는 가상 회로 래스터에 의한 전송 링크용의 다수의 양방향 포트인 역다중화측과, 가상 회로에 의한 전송 링크용의 하나의 양방향 포트인 다중화측에 의해 이루어지는 다중화기/역다중화기인 것을 특징으로 하는 말단 전송 링크 장치.
제12항에 있어서,

상기 장치가 상기 다중화측상의 포트에 있는 트래픽을 집중시킬 수 있도록 하기 위해 가변 길이 패킷에 의해 전해진 접속 어드레스를 순서대로 번역하는 수단을 가지는 것을 특징으로 하는 말단 전송 링크 장치.
제11항에 있어서,

상기 가상 경로와 가상 회로 식별기는 해당 접속 유형에 따라서 할당되는 것을 특징으로 하는 말단 전송 링크 장치.
각각이 다수의 시구간으로 분할되고, 각 시구간은 8비트 바이트에 의해 채워진 시분할 래스터에 있어서, 상기 래스터 각각이 다수의 시구간으로 분할되고 각 시구간은 8비트 바이트에 의해 채워진 시분할 회로 래스터에서 가변 길이 패킷과 셀을 전송하며, 상기 가변 길이 패킷과 상기 셀의 연속하는 8비트 바이트가 상기 래스터의 하나 이상의 시구간 군의 연속하는 시구간에 위치하고, 패킷이나 셀의 첫번째 8비트 바이트가 상기 시구간 군 중 대응하는 시구간 군의 특정 시구간을 차지하는 포인터에 의해 표시된 시구간에 위치하고, 각 포인터는 상기 포인터에 의해 표시된 상기 패킷이나 상기 셀과 동일한 군에 속하는 래스터의 시구간에서 패킷(들)이나 셀(들) 뿐만 아니라 상기 포인터에 의해 표시된 상기 패킷이나 상기 셀을 정의하는 가상 회로 어드레스에 해당하는 것을 특징으로 하는 시분할 래스터.
제1항에 있어서,

상기 가변 길이 패킷은 AAL2 패킷이고, 상기 시분할 래스터에 있는 셀은 ATM 셀이고, 상기 시분할 래스터는 E1/T1 래스터인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제5항에 있어서,

상기 특정값은 각 래스터에 포함된 시구간의 수인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제6항에 있어서,

상기 특정값은 각 래스터에 포함된 시구간의 수에서 1을 감한 값인 것을 특징으로 하는 가변 길이 패킷 또는 셀의 전송 프로세스.
제11항에 있어서,

상기 가변 길이 패킷은 AAL2 패킷이고, 상기 시분할 래스터에 있는 셀은 ATM 셀인 것을 특징으로 하는 말단 전송 링크 장치.
제16항에 있어서,

상기 가변 길이 패킷은 AAL2 패킷이고, 상기 시분할 래스터에 있는 셀은 ATM 셀이고, 상기 시분할 래스터는 E1/T1 래스터인 것을 특징으로 하는 시분할 래스터.