KR100899647B1 - 세라믹 기판 및 그 제조 방법 - Google Patents

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김일수
곽훈
김환
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동의대학교 산학협력단
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Abstract

본 발명은 적층된 복수의 세라믹 시트와, 상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 그물 형상으로 형성된 내부 접지 패턴 및 상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 형성된 내부 전극 패턴을 포함하는 세라믹 기판 및 그 제조 방법을 제공한다.
이와 같은 본 발명은 내부 접지 패턴이 그물 형상으로 형성되어 내부 접지 패턴의 형성 면적을 다소 증대시키더라도 상하 세라믹 시트들 간의 층간 접착력이 크게 저하되지 않으므로, 상하 세라믹 시트들 간의 분리 및 이탈로 인한 파손을 방지하면서 내부 소자의 임피던스 설계를 보다 자유롭게 할 수 있다.
세라믹, 임피던스, MLP, LTCC

Description

세라믹 기판 및 그 제조 방법{CERAMIC SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 세라믹 기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 그물 형상으로 형성된 접지 전극 패턴을 구비하는 세라믹 기판과 그 제조 방법에 관한 것이다.
최근 전자 기기들의 소형화, 경량화가 급격히 진행되면서 여기에 사용되는 전자 부품들도 적층화 또는 칩(chip)화 되고 있다. 전자 부품에 사용되는 세라믹 재료는 크게 유전체와 자성체로 나눌 수 있는데, 특히 유전체를 사용하는 전자 부품들에서 소형화에 대한 요구가 급증하고 있다. 이에 요구되는 새로운 기술은 다양한 복합 모듈의 개발, SoC(System on Chip) 기술과 SiC(System in Chip) 기술로 요약된다. 세부적으로는 전자 부품의 표면 실장화 및 복합 모듈화가 진행되고 있는데, 이를 위해서는 다층 공정(Multi-Layer Process;MLP) 및 저온 동시 소성 세라믹(Low Temperature Cofired Ceramic; 이하 'LTCC') 기술이 필수적이다.
LTCC 기술은 주로 유리(Glass)-세라믹(Ceramic) 재료를 기반으로 이루어진 복수의 그린 시트(green sheet) 상에 전기 전도도가 우수한 알루미늄(Au), 은(Ag), 구리(Cu) 등의 내부 전극을 인쇄(printing)한 다음 이들을 적층하여 1000℃ 이하에서 소성(firing)하는 과정을 통해 다층의 그린 시트로 이루어진 세라믹 기판 내부에 레지스터(R), 인턱터(L), 커패시터(C) 등의 수동 소자를 구현하는 기술이다.
그런데, 종래의 LTCC 기술에 따른 세라믹 기판은 임피던스 설계가 용이하지 않은 문제점이 있었다. 예를 들어, 세라믹 기판에는 적어도 하나 이상의 전자 소자가 내장되어 고주파가 인가될 경우 어느 정도의 임피던스(Impedance)가 발생하게 된다. 이러한 임피던스는 표면에 실장되는 외부 소자에 영향을 미칠 수 있다. 또한, 세라믹 기판 자체에 복수의 전자 소자가 구현되어 일부 전자 소자에서 발생된 임피던스가 다른 전자 소자의 동작에 영향을 미칠 수 있다. 따라서, 세라믹 기판의 내부에 임피던스 해소를 위한 접지 전극 패턴을 형성하게 되는데, 내부 전자 소자의 형성을 위한 내부 전극 패턴의 형성 영역을 확보하기 위해 접지 전극 패턴의 형성 영역이 제한됨에 따라 임피던스 설계가 어렵게 되는 문제점이 있었다. 또한, 임피던스가 클 경우 접지 전극 패턴의 형성 면적을 증대시켜야 하는데 이 경우 세라믹 시트의 접착력이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하고자 제안된 것으로서, 그물 형상으로 형성된 접지 전극 패턴을 형성함으로써, 내부 소자의 임피던스 설계를 용이하게 할 수 있도록 한 세라믹 기판과 그 제조 방법에 관한 것이다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따른 세라믹 기판은, 적층된 복수의 세라믹 시트; 상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 그물 형상으로 형성된 내부 접지 패턴; 및 상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 형성된 내부 전극 패턴; 을 포함한다.
상기 내부 전극 패턴의 일부가 상기 복수의 세라믹 시트와 함께 레지스터(R), 인턱터(L), 커패시터(C) 중 적어도 어느 하나를 구성할 수 있다.
상기 내부 접지 패턴 및 상기 내부 전극 패턴은 은(Ag), 알루미늄(Au), 구리(Cu), 금(Au), 백금(Pt), 납(Pb) 중 적어도 어느 하나의 금속으로 형성되는 것이 바람직하다.
상기 복수의 세라믹 시트로 구성된 적층물의 적어도 어느 일면에 형성되어 상기 내부 접지 패턴의 일부와 연결되는 외부 접지 패턴 및 상기 내부 전극 패턴의 일부와 연결되는 외부 전극 패턴을 더 포함하는 것이 바람직하다.
상기 외부 접지 패턴 및 상기 외부 전극 패턴 중 적어도 어느 하나는 니켈(Ni) 또는 금(Au) 중 적어도 어느 하나의 금속으로 도금되는 것이 바람직하다.
상기 그물 형상은 사각형, 원형, 삼각형, 마름모 및 다각형 중 어느 하나의 형상을 가지는 것이 바람직하다.
상기의 목적을 달성하기 위한 본 발명의 다른 측면에 다른 세라믹 기판의 제조 방법은, 복수의 세라믹 시트를 마련하는 단계; 상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 내부 접지 패턴 및 내부 전극 패턴을 형성하는 단계; 및 상기 복수의 세라믹 시트를 적층하여 소성하는 단계; 를 포함하고, 상기 내부 접지 패턴은 그물 형상으로 형성한다.
상기 내부 접지 패턴 및 상기 내부 전극 패턴의 형성 단계는, 일부의 세라믹 시트에 내부 접지 패턴용 비아 및 내부 전극 패턴용 비아를 형성하는 단계; 및 상기 내부 접지 패턴용 비아 및 상기 내부 전극 패턴용 비아를 매립하면서 상기 내부 접지 패턴 및 상기 내부 전극 패턴을 형성하는 단계; 를 포함하는 것이 바람직하다.
상기 세라믹 시트의 소성 단계는, 소성 온도를 점차적으로 최대 온도까지 점차적으로 올려가다가 최대 온도를 유지하며 실시하는 것이 바람직하다.
상기 세라믹 시트의 소성 단계 이후에, 상기 복수의 세라믹 시트로 구성된 적층물의 적어도 어느 일면에 상기 내부 접지 패턴의 일부와 연결되는 외부 접지 패턴 및 상기 내부 전극 패턴의 일부와 연결되는 외부 전극 패턴을 형성하는 단계; 를 더 포함하는 것이 바람직하다.
상기 외부 접지 패턴 및 상기 외부 전극 패턴의 형성 단계 이후에, 상기 외 부 전극 패턴을 니켈(Ni) 또는 금(Au) 중 적어도 하나의 금속으로 도금하는 단계; 를 더 포함하는 것이 바람직하다.
본 발명은 내부 접지 패턴이 그물 형상으로 형성되어 내부 접지 패턴의 형성 면적을 보다 자유롭게 증대시킬 수 있으므로, 임피던스가 작은 경우에서부터 큰 경우까지 내부 소자의 임피던스 설계를 보다 자유롭게 할 수 있다.
또한, 본 발명은 내부 접지 패턴이 그물 형상으로 형성되어 내부 접지 패턴의 형성 면적을 다소 증대시키더라도 상하 세라믹 시트들 간의 층간 접착력이 크게 저하되지 않으므로, 상하 세라믹 시트들 간의 분리 및 이탈로 인한 파손을 방지하면서 내부 소자의 임피던스 설계를 보다 자유롭게 할 수 있다.
이후, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
또한, 도면에서 각 구성 요소가 명확하게 나타나도록 실제보다 각 구성 요소의 두께, 크기 등을 확대하여 도시하였으며, 각 도면에서 동일 부호는 동일 요소를 지칭하도록 하였다. 또한, '상부' 또는 '위에' 있다고 표현되는 경우는 '바로 상부' 또는 '바로 위에' 있는 경우뿐만 아니라 일정 거리 이격되어 그 사이에 다른 부분이 존재하는 경우도 포함한다. 물론, '하부' 또는 '밑에' 있다고 표현되는 경우도 마찬가지이다.
도 1은 본 발명의 실시예에 따른 세라믹 기판의 사시도이고, 도 2는 도 1의 일부 영역을 분해하여 나타낸 세라믹 기판의 분해 사시도이며, 도 3은 본 발명의 실시예에 따른 세라믹 기판의 소결 온도를 나타낸 그래프이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 세라믹 기판(100)은, 적층된 복수의 세라믹 시트(210,220,230,240,250;200)와, 상기 복수의 세라믹 시트(210,220,230,240,250) 중 적어도 하나에 그물 형상(Mesh Type)으로 형성되는 내부 접지 패턴(310,320,330;300)과, 상기 복수의 세라믹 시트(210,220,230,240,250) 중 적어도 하나에 형성되는 내부 전극 패턴(410,420,430) 및 상기 복수의 세라믹 시트(210,220,230,240,250)로 구성된 적층물의 외측 표면(240,250)에 형성된 외부 전극 패턴(510,520;500) 및 외부 접지 패턴(600)을 포함한다. 여기서, 내부 접지 패턴(310,320,330)과 내부 전극 패턴(410,420,430)은 동일의 세라믹 시트 상에서 서로 중첩되지 않는 독립된 영역에 형성되며, 각각의 세라믹 시트에 선택적으로 형성되어 상하층이 비아 구조를 통해 전기적으로 연결된다.
내부 전극 패턴(410,420,430)은 원하는 형상으로 형성되고, 복수의 세라믹 시트(210,220,230,240,250) 중 일부의 세라믹 시트(220,230,240) 상에 선택적으로 형성된다. 이러한 내부 전극 패턴(410,420,430)은 각각의 세라믹 시트(220,230, 240) 상에서 일부가 상하로 중첩되어 형성되고, 중첩 영역에 형성된 비아 구 조(721)에 도전 물질(722) 예를 들어, 은(Ag)이 충진되어 상하층이 전기적으로 연결됨으로써, 유전체로 기능하는 각각의 세라믹 시트(220,230,240)와 함께 레지스터(R), 인턱터(L), 커패시터(C) 등의 수동 소자를 구성한다. 또한, 상기의 수동 수자는 적어도 하나 이상으로 형성되어 서로 전기적으로 결합됨으로써 필터(filter), 커플러(Coupler), 듀플렉서(duplexer), 오실레이터(oscillator), 복합 칩 모듈(Multi-Chip Module;MCM) 및 복합 칩 패키지(Multi-Chip Package;MCP) 중 적어도 어느 하나가 구현될 수 있다.
내부 접지 패턴(310,320,330)은 원하는 형상으로 형성되고, 복수의 세라믹 시트(210,220,230,240,250) 중 일부의 세라믹 시트(220,230,240) 상에 선택적으로 형성된다. 또한, 내부 접지 패턴(310,320,330)은 각각의 세라믹 시트(220,230, 240) 상에서 일부가 상하로 중첩되어 형성되고, 중첩 영역에 형성된 비아 구조(711)에 도전 물질(712) 예를 들어, 은(Ag)이 충진되어 상하층이 전기적으로 연결된다. 한편, 상기의 내부 접지 패턴(310,320,330)은 복수로 적층된 세라믹 시트(210,220,230,240,250) 즉, 세라믹 기판(100)에 구현된 내부 소자에 미치는 임피던스를 조절하기 위해 사용된다. 예를 들어, 세라믹 기판(100)에 구현된 내부 소자는 소정 주파수에서 동작되어 어느 정도의 임피던스를 가지게 되는데, 이러한 임피던스가 세라믹 기판(100)의 표면에 실장되는 외부 소자에 영향을 미칠 수 있다. 또한, 세라믹 기판(100) 자체에 복수의 내부 소자가 구현되어 일부 소자에서 발생된 임피던스가 다른 소자에 영향을 미칠 수도 있다. 따라서, 내부 접지 패턴(310,320,330)을 원하는 형상으로 설계하여 세라믹 기판에 발생한 임피던스를 해 소시키게 된다. 특히, 도 1에 도시된 바와 같이, 본 실시예의 내부 접지 패턴(310,320,330)은 각 층(220,230,240)에서 그물 형상으로 형성된다. 이때, 그물 형상은 사각 구조일 수도 있지만, 이와는 달리 원형, 삼각형, 마름모 및 다각형 중 어느 하나의 형상으로 형성될 수도 있을 것이다. 이로 인해, 내부 접지 패턴(310,320,330)의 선폭, 형상, 간격, 층수 중 적어도 어느 하나를 조절하여 내부 접지 패턴(310,320,330)의 형성 면적을 용이하게 증대시킬 수 있으므로, 내부 소자의 임피던스를 일정 범위 내에서 보다 자유롭게 설계할 수 있다. 또한, 상기 내부 접지 패턴(310,320,330)이 그물 형상으로 형성됨에 따라 내부 접지 패턴(310,320,330)의 형성 면적을 다소 증대시키더라도 상하 세라믹 시트들(210,220,230,240,250) 간의 층간 접착력이 크게 저하되지 않으므로, 상하 세라믹 시트들(210,220,230,240,250) 간의 분리 및 이탈로 인한 파손을 방지하면서 내부 소자의 임피던스를 일정 범위 내에서 보다 자유롭게 설계할 수 있다.
외부 전극 패턴(510,520;500)과 외부 접지 패턴(600)은 세라믹 기판(100)의 내부에 형성된 내부 전극 패턴(410,420,430)과 내부 접지 패턴(310,320,330)을 각각 외부와 전기적으로 연결시키기 위해 마련된다. 예를 들어, 본 실시예에서 다층의 세라믹 시트(210,220,230,240,250)로 구성된 적층물(200)의 상면 및 하면에는 비아 구조를 통해 내부 전극 패턴(410,420,430)과 전기적으로 연결되는 외부 전극 패턴(510,520)이 각각 형성되어, 상기 적층물(200)의 상면에 형성된 외부 전극 패턴(510)은 외부 소자의 표면 실장을 위한 전극으로 기능하고, 상기 적층물(200)의 하면에 형성된 외부 전극 패턴(520)은 외부 전원과의 전기적 연결을 위한 전극으로 기능한다. 또한, 상기 적층물(200)의 하면에는 비아 구조를 통해 내부 접지 패턴(310,320,330)과 연결되는 외부 접지 패턴(600)이 형성되어 접지 전원(GND)에 연결된다. 물론, 외부 전극 패턴(500) 및 외부 접지 패턴(600)은 원하는 목적에 따라 다양한 형상으로 형성될 수 있을 것이고, 적층물(200)의 양면 또는 일면 중 어디에도 형성될 수 있을 것이다.
이와 같이 구성된 세라믹 기판의 제조 방법에 관해 설명하면 다음과 같다.
먼저, 유리 재료와 Al2O3 등을 포함하는 원료 분말(powder)을 톨루엔/알코올(toluene/alcohol)계 용매(solvent)에 용해시켜 투입한 후 일정 시간 1차 볼밀한 후, 첨가제인 바인더(binder)와 가소제(plasticizer)를 추가 투입한 후 일정 시간 2차 볼밀하는 분쇄 혼합 과정을 통해 슬러리(slurry)를 제조한다. 본 실시예에서 유리 재료는 CaO-Al2O3-SiO2-B2O3 계열의 유리 재료에 미량의 Na2O와 MgO가 함유되는 것이 바람직하며, 예를 들면, 아래의 표 1의 조성비에 따라 조성될 수 있다. 또한, 1차 볼밀 및 2차 볼밀은 대략 20시간 내지 28시간 동안 실시되는 것이 바람직하다.
[표 1]
조성물 Wt % At %
O 41.96 58.69
Na 2.05 1.99
Mg 1.24 1.14
Al 15.22 12.62
Si 25.68 20.46
Ca 7.18 4.01
Ba 6.68 1.09
이어, 상기 슬러리를 탈포(deairing)한 후 테잎 성형(tape casting)을 실시하여 100 내지 200㎛의 두께를 갖는 복수의 세라믹 시트(또는 세라믹 테이프 )(210,220,230,240,250)를 만든다. 이후, 각각의 세라믹 시트(210,220,230,240, 250)를 소정 온도 예를 들어, 40℃에서 건조하여 경화시킨다.
이어, 펀칭(punching) 공정을 실시하여 일부의 세라믹 시트(220,230,240)에 내부 접지 패턴용 비아(711) 및 내부 전극 패턴용 비아(721)를 형성하고, 은 페이스트(Ag paste)를 이용하는 스크린 인쇄(screen printing) 공정을 실시하여 상기 내부 접지 패턴용 비아(711) 및 내부 전극 패턴용 비아(721)를 매립함과 동시에 각각의 세라믹 시트(220,230,240) 상에 원하는 형상으로 내부 접지 패턴(310,320,330) 및 내부 전극 패턴(410,420,430)을 형성한다. 한편, 상기 내부 접지 패턴(310,320,330) 및 내부 전극 패턴(410,420,430)의 형성 과정에서, 내부 접지 패턴(310,320,330) 및 내부 전극 패턴(410,420,430)은 서로 중첩되지 않게 독립된 영역에 형성되어 전기적으로 절연되는데, 내부 접지 패턴(310,320,330)은 사각형, 원형, 삼각형, 마름모 및 다각형 중 어느 하나의 형상을 갖는 그물 구조로 형성된다. 물론, 상기 내부 접지 패턴(310,320,330)의 선폭, 형상, 간격 및 층수는 최종적으로 원하는 임피던스 값에 따라 조절될 수 있다. 예를 들어, 상기 내부 접지 패턴(310,320,330)으로 형성되는 내부 소자의 임피던스 발생이 크다면 내부 접지 패턴(310,320,330)의 선폭을 크게 하거나 또는 층수를 늘리는 것이 바람직하며, 내부 소자의 임피던스 발생이 작다면 내부 접지 패턴(310,320,330)의 선폭을 작게 하거나 또는 층수를 줄이는 것이 바람직하다. 물론, 상기 내부 접지 패턴(310,320,330)의 선폭, 형상, 간격 및 층수는 중복적으로 변경 가능하다. 예를 들어, 내부 접지 패턴(310,320,330)의 선폭 및 층수를 함께 변경하여 임피던스를 조절할 수 있다.
이어, 내부 접지 패턴(310,320,330) 및 내부 전극 패턴(410,420,430)이 형성된 각각의 세라믹 시트(220,230,240)와, 외부 접지 패턴(600) 및 외부 전극 패턴(500)이 형성될 각각의 세라믹 시트(210,250)을 원하는 형상으로 제작된 틀 예를 들어, 사각 틀에 넣고 고정한 다음 각각의 세라믹 시트(210,220,230,240,250)당 40℃ 내지 70℃의 온도에서 대략 3분씩 가열하고, 대략 3톤(ton)의 하중으로 가압하면서 각각의 세라믹 시트(210,220,230,240,250)를 순차로 적층(laminating)한다. 이후, 적층된 전체의 세라믹 시트(210,220,230,240,250)를 40℃ 내지 70℃의 온도에서 대략 30분 정도 가열하면서 대략 20톤(ton)의 하중으로 가압하여 복수의 세라믹 시트(210,220,230,240,250)가 상하로 접합된 다층 구조의 세라믹 기판(100)을 제작한다.
이어, 커팅(cutting) 공정을 실시하여 세라믹 기판(100)을 원하는 크기로 자른 다음, 소결(sintering) 공정을 실시하여 세라믹 기판(100)에 잔존하는 용매 및 첨가제 즉, 바인더와 가소제를 제거한다. 이때, 급격한 온도 변화로 인해 세라믹 기판(100)이 터지거나 깨지지 않도록 소결 온도를 점진적으로 승온시키면서 소결을 실시하는 것이 바람직하다. 즉, 도 3과 같이, 100℃까지는 분당 5℃, 100℃부터 300℃까지는 분당 1℃, 300℃부터 500℃까지는 분당 2℃, 500℃부터 최고 온도 즉, 875℃까지는 분당 5℃로 승온하고, 최고 온도를 대략 30분 동안 유지하면서 소결을 실시한다.
이어, 은 페이스트를 이용하는 스크린 인쇄 공정을 실시하여 소결 공정을 마 친 세라믹 기판(100) 상에 원하는 형상으로 외부 접지 패턴(600) 및 외부 전극 패턴(500)을 형성한다. 이후, 외부 접지 패턴(600) 및 외부 전극 패턴(500)의 내구성을 향상시키기 위하여 도금 공정을 실시한다. 본 실시예는 무전해 방식으로 1차 도금을 실시하여 니켈(Ni)을 4㎛ 두께로 입힌 다음 2차 도금을 실시하여 금(Au)을 0.3㎛ 두께로 추가로 입혔다. 이처럼, 은으로 형성된 전극 패턴들(600,500)을 니켈이나 금으로 도금함으로써 은이 가지는 높은 전기 전도도의 장점을 그대로 유지하면서, 경도 등의 기계적 특성이 나쁜 은의 단점을 보완할 수 있다.
한편, 전술한 제조 과정에서 전극 패턴(310,320,330,410,420,430,500,600) 형성을 위한 스크린 인쇄 공정 대신에 스퍼터링(sputtering) 공정으로 세라믹 시트(210,220,230,240,250) 상에 도전막을 형성한 다음 사진 공정 및 식각 공정으로 이를 패터닝하여 전극 패턴(310,320,330,410,420,430,500,600)을 형성할 수 있다. 또한, 전극 패턴(310,320,330,410,420,430,500,600)의 재료로 전술한 은(Ag) 대신에 알루미늄(Au), 구리(Cu), 금(Au), 백금(Pt), 납(Pb) 중 적어도 어느 하나를 이용할 수도 있다.
또한, 전술한 실시예에서는 세라믹 기판(100)이 외부 소자의 표면 실장용 기판으로 제공되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 다층의 세라믹 시트로 구성 가능한 다양한 제품에 적용 가능하다. 예를 들어, 전술한 실시예에 따른 세라믹 기판(100)은 반도체 제품의 검사를 위한 프로브 카드(Probe Card)로 이용될 수 있다. 이때, 세라믹 기판(100)의 일측 표면에 형성된 외부 전극 패턴(520)은 별도로 마련된 배선을 통해 각종 검사 신호를 인가하는 제어 유 닛(control unit)에 연결될 것이고, 타측 표면에 형성된 외부 전극 패턴(510)은 별도로 마련된 프로브 핀(Probe Pin)을 통해 반도체 제품의 검사 단자에 접속되거나, 또는 그 자체가 일정 두께로 돌출되어 프로브 핀의 역할을 수행할 것이다.
이상, 본 발명에 대하여 전술한 실시예 및 첨부된 도면을 참조하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명이 다양하게 변형 및 수정될 수 있음을 알 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 세라믹 기판의 사시도.
도 2는 도 1의 일부 영역을 분해하여 나타낸 세라믹 기판의 분해 사시도.
도 3은 본 발명의 실시예에 따른 세라믹 기판의 소결 온도를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100: 세라믹 기판 210,220,230,240,250: 세라믹 시트
310,320,330: 내부 접지 패턴 410,420,430: 내부 전극 패턴
510,520: 외부 전극 패턴 600: 외부 접지 패턴

Claims (11)

  1. 적층된 복수의 세라믹 시트;
    상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 그물 형상으로 형성된 내부 접지 패턴; 및
    상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 형성된 내부 전극 패턴; 을 포함하는 세라믹 기판.
  2. 청구항 1에 있어서,
    상기 내부 전극 패턴의 일부가 상기 복수의 세라믹 시트와 함께 레지스터(R), 인턱터(L), 커패시터(C) 중 적어도 어느 하나를 구성하는 세라믹 기판.
  3. 청구항 1에 있어서,
    상기 내부 접지 패턴 및 상기 내부 전극 패턴은 은(Ag), 알루미늄(Au), 구리(Cu), 금(Au), 백금(Pt), 납(Pb) 중 적어도 어느 하나의 금속으로 형성된 세라믹 기판.
  4. 청구항 1에 있어서,
    상기 복수의 세라믹 시트로 구성된 적층물의 적어도 어느 일면에 형성되어 상기 내부 접지 패턴의 일부와 연결되는 외부 접지 패턴 및 상기 내부 전극 패턴의 일부와 연결되는 외부 전극 패턴을 더 포함하는 세라믹 기판.
  5. 청구항 4에 있어서,
    상기 외부 접지 패턴 및 상기 외부 전극 패턴 중 적어도 어느 하나는 니켈(Ni) 또는 금(Au) 중 적어도 어느 하나의 금속으로 도금된 세라믹 기판.
  6. 청구항 1에 있어서,
    상기 그물 형상은 사각형, 원형, 삼각형, 마름모 및 다각형 중 어느 하나의 형상을 가지는 세라믹 기판.
  7. 복수의 세라믹 시트를 마련하는 단계;
    상기 복수의 세라믹 시트 중 적어도 어느 하나의 세라믹 시트 상에 내부 접지 패턴 및 내부 전극 패턴을 형성하는 단계; 및
    상기 복수의 세라믹 시트를 적층하여 소성하는 단계; 를 포함하고,
    상기 내부 접지 패턴은 그물 형상으로 형성하는 세라믹 기판의 제조 방법.
  8. 청구항 7에 있어서,
    상기 내부 접지 패턴 및 상기 내부 전극 패턴의 형성 단계는,
    일부의 세라믹 시트에 내부 접지 패턴용 비아 및 내부 전극 패턴용 비아를 형성하는 단계; 및
    상기 내부 접지 패턴용 비아 및 상기 내부 전극 패턴용 비아를 매립하면서 상기 내부 접지 패턴 및 상기 내부 전극 패턴을 형성하는 단계; 를 포함하는 세라믹 기판의 제조 방법.
  9. 청구항 7에 있어서,
    상기 세라믹 시트의 소성 단계는,
    소성 온도를 점차적으로 최대 온도까지 점차적으로 올려가다가 최대 온도를 유지하며 실시하는 세라믹 기판의 제조 방법.
  10. 청구항 10에 있어서,
    상기 세라믹 시트의 소성 단계 이후에,
    상기 복수의 세라믹 시트로 구성된 적층물의 적어도 어느 일면에 상기 내부 접지 패턴의 일부와 연결되는 외부 접지 패턴 및 상기 내부 전극 패턴의 일부와 연결되는 외부 전극 패턴을 형성하는 단계; 를 더 포함하는 세라믹 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 외부 접지 패턴 및 상기 외부 전극 패턴의 형성 단계 이후에,
    상기 외부 전극 패턴을 니켈(Ni) 또는 금(Au) 중 적어도 하나의 금속으로 도금하는 단계; 를 더 포함하는 세라믹 기판의 제조 방법.
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