KR100891844B1 - 적층형 전자부품의 제조 장치 및 방법 - Google Patents

적층형 전자부품의 제조 장치 및 방법 Download PDF

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Abstract

내부전극이 각각 인쇄된 복수층으로 이루어진 적층형 전자부품의 제조 장치 및 방법이 개시된다. 상기 제조 장치는, 시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 인쇄기- 하나의 시트에는 동일한 내부전극이 인쇄되며, 각 층의 내부전극이 인쇄된 시트는 복수개임-; 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 검사기; 상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산하는 최적조합 연산부; 및 상기 연산된 최적의 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 적층기를 포함할 수 있다.
적층형, 세라믹, LTCC, 시트, 적층조합, 내부전극

Description

적층형 전자부품의 제조 장치 및 방법{MANUFACTURING APPARATUS AND METHOD OF MULTI-LAYER ELECTRONIC ELEMENT}
본 발명은 적층형 전자부품의 제조 장치 및 방법에 관한 것으로, 더욱 상세하게는 적층형 전자부품의 각 층의 내부전극이 인쇄된 시트를 적층할 때, 내부전극의 불량 여부를 판단하여 최적의 적층조합을 계산하여 적층함으로써 생산 수율을 향상시킬 수 있는 적층형 전자부품의 제조 장치 및 방법에 관한 것이다.
일반적으로, 많은 전자 부품들은 내부전극을 갖는 복수의 층을 적층한 적층형 구조로 제조되고 있다. 적층형 전자부품의 대표적인 것들 중 하나로 적층 세라믹 콘덴서는, 유전율을 갖는 세라믹 재질의 층 상에 내부전극을 형성하고, 내부전극이 서로 대향하도록 각 층을 적층하여 제조될 수 있다. 이와 같이, 적층형 전자부품을 제조하는데에는 각 층 및 각 층에 형성된 내부전극을 형성하는 과정이 필요하다.
도 1은 종래의 적층형 전자부품, 특히 저온소성 세라믹(LTCC)로 대표되는 세 라믹 전자부품을 제조하는 공정을 도시한 플로우차트이다.
도 1에 도시된 바와 같이, 종래의 적층형 전자부품의 제조 공정은 원하는 크기로 세라믹 시트를 제작하는 재단 단계(S11), 재단된 세라믹 시트의 원하는 위치에 비아홀(via hole)을 형성하기 위해 펀칭하는 단계(S12), 세라믹 시트 상에 내부전극을 인쇄하는 단계(S13), 내부전극이 인쇄된 시트를 적층하는 단계(S14) 및 세라믹 전자부품의 불량 여부를 검사하는 단계(S15)로 크게 이루어진다.
상기 펀칭하는 단계(S12)는 펀칭을 통해 비아홀을 형성하고, 비아홀 내부에 도전성 물질을 충진하는 단계로 이해될 수 있으며, 상기 인쇄하는 단계(S13)는 적층형 전자부품의 각 층의 내부전극을 각각 서로 다른 시트 상에 인쇄하는 단계로 이해될 수 있다. 특히, 상기 시트 상에는 한 층의 내부전극이 일정한 배치구조로 복수개 인쇄될 수 있으며, 한 층의 내부전극이 인쇄된 시트는 복수개 형성될 수 있다. 이와 같이, 내부전극이 복수개 인쇄된 서로 다른 층 시트를 적층함으로써 형성되는 적층구조물는 복수의 전자부품을 포함하게 되며, 상기 구조물을 압착한 후 각각의 개별 전자부품 단위로 분할하면 하나의 적층구조물에서 복수의 전자부품을 제조할 수 있게 된다.
이러한 종래의 적층형 전자부품의 제조방법은, 제조 공정 중에서 부품에 대한 검사가 시트를 모두 적층한 후에 이루어지기 때문에, 시트 상의 일부 내부전극 패턴이 불량인 경우에도 이를 적층 단계에 그대로 적용할 수 밖에 없으므로, 적층형 전자부품의 불량률이 높고 생산 수율이 저하되는 문제점을 갖는다.
또한, 종래의 적층형 전자부품의 제조방법은, 시트에 내부전극을 인쇄한 후 내부전극 인쇄 불량을 검사하는 공정을 추가하는 경우에도, 일부 내부전극의 인쇄 상태에 불량이 존재하는 시트를 불량율에 따라 폐기하거나, 적층공정에 그대로 투입하여야 하므로 생산 수율 향상에 한계를 갖는 문제점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 각각 복수의 내부전극이 인쇄된 복수의 세라믹 시트를 적층하기 이전에 각 세라믹 시트의 내부전극 인쇄 상태를 검사하여 불량인 내부전극의 위치를 파악한 후, 적층시 불량인 내부전극을 갖는 시트들 사이에 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산하여 적층함으로써 생산 수율을 향상시킬 수 있는 적층형 전자부품의 제조 장치 및 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 기술적 구성으로서, 본 발명은,
내부전극이 각각 인쇄된 복수층으로 이루어진 적층형 전자부품의 제조 장치에 있어서,
시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 인쇄기- 하나의 시트에는 동일한 내부전극이 인쇄되며, 각 층의 내부전극이 인쇄된 시트는 복수개임-;
상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 검사기;
상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합 을 연산하는 최적조합 연산부; 및
상기 연산된 최적의 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 적층기
를 포함하는 적층형 전자부품의 제조 장치를 제공한다.
본 발명의 일실시형태에서, 상기 검사기는, 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사 결과 불량인 내부전극의 위치를 표시하는 불량 맵을 작성하는 것이 바람직하다.
또한, 바람직하게, 상기 복수의 시트 각각은 해당 시트를 식별하기 위한 바코드를 포함할 수 있다.
전술한 목적을 달성하기 위한 다른 기술적 구성으로서, 본 발명은,
내부전극이 각각 인쇄된 복수층으로 이루어진 적층형 전자부품의 제조 방법에 있어서,
시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 단계- 하나의 시트에는 동일한 내부전극이 인쇄되며, 각 층의 내부전극이 인쇄된 시트는 복수개임-;
상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 단계;
상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 불량인 내부전극을 포함하는 적층구조가 최소가 되는 적층 조합을 연산하는 단계; 및
상기 연산된 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 단계
를 포함하는 적층형 전자부품의 제조 방법을 제공한다.
본 발명에 따르면, 복수의 내부전극이 인쇄된 복수의 세라믹 시트를 적층하기 이전에 각 세라믹 시트의 내부전극 인쇄 상태를 검사하여 불량인 내부전극의 위치를 파악한 후, 적층시 불량인 내부전극을 갖는 시트들 사이에 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산하여 적층함으로써 생산 수율을 현저하게 향상시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소 들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 2는 본 발명에 따른 적층형 전자부품의 제조 장치를 도시한 블록 구성도이다.
도 2를 참조하면, 본 발명에 따른 적층형 전자부품 제조 장치는, 인쇄기(23), 검사기(24), 최적조합 연산부(25) 및 적층기(26)를 포함하여 구성될 수 있다. 더하여, 본 발명의 일실시형태는 재단기(21) 및 펀칭기(23)를 더 포함할 수 있다.
본 명세서에서, "시트"와 "층"이라는 용어는 적층형 전자부품의 각 층을 표현하는데 있어, 적층형 전자부품을 완성하기 이전 상태와 완성한 이후 상태를 구분하기 위해 사용될 수 있다. 즉, "시트"라는 용어는, 적층형 전자부품이 완성되기 이전에 적층형 부품의 한 층을 형성하도록 마련된 것을 의미하며, "적층형 전자부품의 층"이라는 용어는 상기 시트를 적층하고 개별 부품 단위로 절단하여 적층형 전자부품을 완성한 이후의 상태의 층을 의미한다.
상기 재단기(21)는 넓은 면적을 갖는 시트를 재단하여 적층형 전자부품을 제조하는데 적절한 사이즈의 시트를 형성하기 위한 수단이다. 상기 재단기(21)는 재단을 통해 형성된 개별 시트 각각에 해당 시트를 식별하기 위한 바코드를 생성하는 바코드 생성 수단을 포함할 수 있다. 본 발명은 상기 바코드를 통해 적층형 전자부품을 제조하는데 사용되는 시트를 시트 단위로 관리할 수 있다. 즉, 시트 별로 서로 구분이 가능한 바코드를 부여함으로써 해당 시트에 대한 정보를 관리할 수 있으며, 이는 추후 각 시트 상에 인쇄된 내부전극의 인쇄상태를 관리하는데 사용될 수 있다.
상기 펀칭기(22)는, 상기 재단기(21)에서 재단된 시트의 적절한 위치에 적층형 전자부품에 필요한 비아홀(via hole)을 형성하는 수단이다. 상기 펀칭기(22)는 시트를 펀칭하여 시트의 상면과 하면을 관통하는 비아홀을 형성하고, 상기 비아홀에 도전성을 부여하기 위해 비아홀 내에 도전성 물질을 충진하는 수단으로 이해될 수 있다.
상기 인쇄기(23)는 도전성 비아홀이 형성된 시트의 상면에 적층형 전자부품의 각층에 형성되는 내부전극을 인쇄한다. 하나의 시트에는 적층형 전자부품의 한 층에 형성되는 내부전극이 일정한 배치구조로 복수개 인쇄되며, 이러한 적층형 전자부품의 한 층에 해당하는 시트는 복수개이다. 하나의 시트에 복수의 동일한 내부전극이 일정한 간격으로 형성되고, 적층형 전자부품의 각 층에 해당하는 시트를 하나씩 적층하면, 하나의 적층구조를 통해 복수의 전자부품을 제조할 수 있게 된다.
상기 검사기(24)는, 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태 를 검사하고, 검사 결과 인쇄상태가 불량한 내부전극이 존재하는 경우, 그 위치를 파악한다. 더욱 구체적으로, 상기 검사기(24)는, 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사 결과 불량인 내부전극의 위치를 표시하는 불량 맵을 작성할 수 있다. 전술한 바와 같이, 각 시트에는 해당 시트를 식별하기 위한 바코드가 생성되어 있으므로, 상기 검사기(24)는 각 시트에 생성된 바코드를 이용하여 각 시트 별로 인쇄상태가 불량한 내부전극이 존재하는 위치를 나타내는 불량 맵을 작성할 수 있다.
상기 최적조합 연산부(25)는 상기 검사기(24)에서 불량으로 판단된 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산한다. 적층형 전자부품은 복수의 층 중 한 층에 형성된 내부전극 만이 불량이더라도 전체 전자부품이 불량이 된다. 종래에는 적층형 전자부품의 각 층을 형성하는 시트들에 대해 내부전극 상태를 검사하지 않고 임의로 적층하거나, 내부전극 상태를 검사하더라도 일정 수준 이상의 불량률이 발생하는 시트만 폐기처분 하고 나머지를 사용하여 임의로 적층하여 적층형 전자부품을 제조하기 때문에 생산 수율을 향상시키는데 한계가 있다. 본 발명은, 각 시트의 내부전극 인쇄상태를 검사하여 불량인 위치를 시트 별로 파악하고, 이 불량인 내부전극 위치를 고려하여 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산한다. 따라서, 본 발명은 불량이 다수 발생한 시트도 적층형 전자부품을 제조하는데 사용할 수 있게 되므로 수율을 향상 시킬 수 있으며, 임의로 시트들을 적층하는 종래 기술에 비해 수율향상을 기대할 수 있다.
상기 적층기(26)는, 상기 연산된 최적의 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층한다. 이후, 적층기(26)에 의해 시트를 적층한 적층 구조물을 압착하고, 압착된 적층 구조물을 개별 전자부품 단위로 절단한 후 소성, 외부전극 형성 등을 공정을 진행함으로써 적층형 전자부품이 완성된다.
본 발명은 전술한 적층형 전자부품의 제조 장치에 따른 적층형 전자부품의 제조 방법도 제공한다. 도 3은 본 발명에 따른 적층형 전자부품의 제조 방법을 도시한 플로우 차트이다.
도 3을 참조하면, 본 발명에 따른 적층형 전자부품의 제조 방법은, 시트를 형성하는 재단 단계(S21), 이어, 재단된 시트에 도전성 비아홀을 형성하는 펀칭 단계(S22), 시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 인쇄 단계(S23), 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 검사 단계(S24), 상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 불량인 내부전극을 포함하는 적층구조가 최소가 되는 적층 조합을 연산하는 단계(S25) 및 상기 연산된 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 단계(S26)를 포함할 수 있다.
상기 재단 단계(S21) 및 펀칭 단계(S22)는 전술한 본 발명의 적층형 전자부품의 제조 장치의 구성요소 중 재단기(도 2의 21) 및 펀칭기(도 2의 22)에 의해 이루어지는 동작과 각각 동일하다. 또한, 인쇄 단계(S23) 및 검사 단계(S24)는 전술한 본 발명의 적층형 전자부품의 제조 장치의 구성요소 중 인쇄기(도 2의 23)와 검사기(도 2의 24)에 의해 이루어지는 동작과 각각 동일하다.
도 4는 본 발명에 따른 최적 적층 조합을 연산하는 기법을 설명하기 위한 내부전극이 인쇄된 시트를 도시한 예시도이며, 도 5는 도 4에 도시된 시트를 이용하여 최적 적층 조합을 연산한 예를 도시한 표이다. 도 4 및 도 5를 참조하여, 상기 적층 조합을 연산하는 단계(S25), 전술한 본 발명의 적층형 전자부품의 제조 장치의 구성요소 중 최적조합 연산부(도 2의 25)의 동작에 대해 예시를 통해 더욱 상세하게 설명한다.
도 4는, 3층으로 이루어지는 적층형 전자부품을 제조하기 위해 내부전극이 인쇄된 시트들(41, 42, 51, 52, 61, 62)의 일례를 개략적으로 도시한 것으로, 설명의 편의를 위해 각 층에 해당하는 시트가 2 장인 경우를 예시한다. 또한, 도 4는 각 시트에 하나의 적층형 전자부품의 한 층에 사용되는 내부전극이 9개씩 인쇄된 예시를 도시한다. 도 4에 도시된 것과 같이, 한 시트 상에 복수의 내부전극이 일정 배치구조로 인쇄되며, 각 시트에는 일부 인쇄상태가 불량한 내부전극이 존재한다.
도 4에 도시된 6 장의 시트를 적층하는데 발생되는 조합이 도 5에 도시된다. 도 5에 도시된 것과 같이, 총 4 개의 조합이 가능한데, 적층방향으로 불량인 내부 전극이 포함되는 수, 즉 불량 부품이 발생하게 되는 수가 최소인 경우는 2 번 조합이 된다. 즉, 2 번 조합으로 적층하는 경우, 총 18 개의 제조된 부품 중 5 개만 불량이 발생하게 된다.
이와 같이, 본 발명은 시트에 인쇄된 내부전극 중 인쇄 상태가 불량한 내부전극의 위치를 파악하고, 그 위치에 따라 불량인 내부전극을 포함하는 적층형 전자부품의 수가 최소가 되도록 최적의 적층 조합을 찾음으로써 생산 수율을 향상시킬 수 있다.
도 1은 종래의 적층형 전자부품의 제조 방법을 도시한 플로우 차트이다.
도 2는 본 발명에 따른 적층형 전자부품의 제조 장치를 도시한 블록 구성도이다.
도 3은 본 발명에 따른 적층형 전자부품의 제조 방법을 도시한 플로우 차트이다.
도 4는 본 발명에 따른 최적 적층 조합을 연산하는 기법을 설명하기 위한 내부전극이 인쇄된 시트를 도시한 예시도이다.
도 5는 도 4에 도시된 시트를 이용하여 최적 적층 조합을 연산한 예를 도시한 표이다.
*도면의 주요부분에 대한 부호의 설명*
21: 재단기 22: 펀칭기
23: 인쇄기 24: 검사기
25: 최적조합 연산부 26: 적층기

Claims (6)

  1. 삭제
  2. 내부전극이 각각 인쇄된 복수층으로 이루어진 적층형 전자부품의 제조 장치에 있어서,
    시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 인쇄기- 하나의 시트에는 동일한 내부전극이 인쇄되며, 각 층의 내부전극이 인쇄된 시트는 복수개임-;
    상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 검사기;
    상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 적층방향으로 불량인 내부전극이 포함되는 수가 최소가 되는 적층 조합을 연산하는 최적조합 연산부; 및
    상기 연산된 최적의 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 적층기를 포함하며,
    상기 검사기는, 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사 결과 불량인 내부전극의 위치를 표시하는 불량 맵을 작성하는 것을 특징으로 하는 적층형 전자부품의 제조 장치.
  3. 제2항에 있어서,
    상기 복수의 시트 각각은 해당 시트를 식별하기 위한 바코드를 포함하는 것을 특징으로 적층형 전자부품의 제조 장치.
  4. 삭제
  5. 내부전극이 각각 인쇄된 복수층으로 이루어진 적층형 전자부품의 제조 방법에 있어서,
    시트 상에 일정한 배치구조로 상기 내부전극을 복수개 인쇄하는 단계- 하나의 시트에는 동일한 내부전극이 인쇄되며, 각 층의 내부전극이 인쇄된 시트는 복수개임-;
    상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사된 내부전극 중 불량인 내부전극의 위치를 파악하는 단계;
    상기 불량인 내부전극의 위치를 고려하여, 상기 내부전극이 인쇄된 시트를 적층할 때 불량인 내부전극을 포함하는 적층구조가 최소가 되는 적층 조합을 연산하는 단계; 및
    상기 연산된 적층 조합에 따라 상기 내부전극이 인쇄된 시트를 적층하는 단계를 포함하며,
    상기 불량인 내부전극의 위치를 파악하는 단계는, 상기 각각의 시트에 인쇄된 상기 내부전극의 인쇄 상태를 검사하고, 상기 검사 결과 불량인 내부전극의 위치를 표시하는 불량 맵을 작성하는 단계인 것을 특징으로 하는 적층형 전자부품의 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 시트 각각은 해당 시트를 식별하기 위한 바코드를 포함하는 것을 특징으로 적층형 전자부품의 제조 방법.
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JP2005210025A (ja) 2004-01-26 2005-08-04 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
KR20070035222A (ko) * 2005-09-27 2007-03-30 삼성전기주식회사 세라믹 그린시트 자동 적층 방법 및 그 장치

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