KR100891519B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 확산방지막을 포함하는 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 상기 확산방지막의 형성은, Ti막과 WN막을 적층하는 단계; 및 상기 적층된 Ti막과 WN막이 TiSix막, TiN막과 W막으로 형성되도록 상기 WN막 및 Ti막을 열처리하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming metal wiring of a semiconductor device including a diffusion barrier film. The disclosed method, the formation of the diffusion barrier film, the step of laminating a Ti film and a WN film; And heat treating the WN film and the Ti film such that the stacked Ti film and WN film are formed of a TiSix film, a TiN film, and a W film.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}Method for forming metal line of semiconductor device

도 1은 종래 기술에 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a bit line forming method using tungsten according to the prior art.

도 2a 내지 도 2e 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도. 2A through 2E are cross-sectional views illustrating processes of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210: 반도체기판 220: 게이트210: semiconductor substrate 220: gate

230: 스페이서 240: 제1층간절연막230: spacer 240: first interlayer insulating film

250: 랜딩콘택플러그 260: 제2층간절연막250: landing contact plug 260: second interlayer insulating film

270: Ti막 280: TiN막270: Ti film 280: TiN film

282: TiSix막 284: 열처리로 형성된 TiN막282 TiSix film 284 TiN film formed by heat treatment

286: 열처리로 형성된 W막 290: 비트라인 금속막인 W막286: W film formed by heat treatment 290: W film which is a bit line metal film

H: 콘택홀 H: contact hole

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 우수한 확산방지막을 확보하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다. The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device that can improve the characteristics of the device by ensuring an excellent diffusion barrier.

반도체 소자의 고집적화에 따라 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인은 텅스텐(W) 등의 저저항, 고융점 금속을 비트라인의 재질로 이용하는 기술이 진행되고 있다. 상기 텅스텐과 같은 고융점 금속은 낮은 비저항을 갖기 때문에, 상기 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있다. BACKGROUND ART With the high integration of semiconductor devices, a technology for using a low resistance, high melting point metal such as tungsten (W) as a material of a bit line is being provided for a bit line providing an input / output path of data in the device. Since the high melting point metal, such as tungsten, has a low specific resistance, the bit line of the high melting point metal material may satisfy the operation speed required by the high integration device.

도 1은 종래의 따른 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다. 1 is a cross-sectional view illustrating a conventional method for forming a bit line using tungsten, which will be described below.

도시된 바와 같이, 활성영역을 한정하는 소자분리막(ISO)이 형성되며, 스페이서(130)가 구비된 게이트(120) 및 접합 영역(S/D)으로 이루어진 트랜지스터가 구비된 반도체기판(110) 상에 랜딩콘택플러그용 콘택홀이 형성된 제1층간절연막(140)을 형성한다.As illustrated, an isolation layer (ISO) defining an active region is formed, and on the semiconductor substrate 110 including a gate 120 having a spacer 130 and a transistor including a junction region S / D. A first interlayer insulating film 140 having a contact hole for a landing contact plug is formed in the substrate.

그런다음, 상기 콘택홀 내에 랜딩콘택플러그(150)를 형성한 후, 상기 랜딩콘택플러그(150)를 포함한 제1층간절연막(140) 상에 비트라인 콘택용 콘택홀이 형성된 제2층간절연막(160)을 형성한다.Thereafter, after forming the landing contact plug 150 in the contact hole, the second interlayer insulating layer 160 in which the contact hole for bit line contact is formed on the first interlayer insulating layer 140 including the landing contact plug 150. ).

다음으로, 상기 비트라인 콘택용 콘택홀을 포함한 제2층간절연막(160) 상에 확산방지막(barrier layer)으로서 Ti막(티타늄막,170)과 TiN막(티타늄질화막,180)을 차례로 형성한 후, 상기 확산방지막(180,170)에 대해 어닐링(annealing)을 수행 한다.Next, a Ti film (titanium film) 170 and a TiN film (titanium nitride film 180) are sequentially formed on the second interlayer insulating film 160 including the bit line contact hole as a barrier layer. Annealing is performed on the diffusion barrier layers 180 and 170.

이때, 상기 어닐링 수행시, Ti막(170)의 일부가 랜딩콘택플러그(150)의 일부가 서로 반응하게 되면서 상기 콘택홀의 저면 부분에 TiSix(182)가 형성하게 된다.At this time, when the annealing is performed, the TiSix 182 is formed in the bottom portion of the contact hole as a part of the Ti film 170 reacts with the part of the landing contact plug 150.

계속해서, 상기 TiSix(182)가 형성된 콘택홀의 전면 상에 글루막(Glue layer)으로서 TiN막(188)을 형성한다.Subsequently, a TiN film 188 is formed as a glue layer on the entire surface of the contact hole in which the TiSix 182 is formed.

여기서, 상기 글루막인 TiN막(182)을 형성하는 이유는, 상기 어닐링 진행시 TiSix의 형성에 따른 볼륨 팽창으로 확산방지막인 TiN막(170)에 크랙(crack)이 발생하게 되는데, 이는, 후속의 배선용 텅스텐 증착시 텅스텐 소스가스인 WF6이 TiN막(170) 내로 침투하여 다양한 결함이 야기되는 것을 방지하기 위함이다.Here, the reason for forming the glue film TiN film 182 is that, in the annealing proceeds due to the volume expansion caused by the formation of TiSix cracks (crack) occurs in the diffusion barrier TiN film 170, which is, subsequent This is to prevent the tungsten source gas WF6 from penetrating into the TiN film 170 and causing various defects during tungsten deposition for wiring.

이어서, 상기 콘택홀을 완전히 매립시킬 수 있을 정도의 충분한 두께로 배선용 W막(텅스텐막,190)을 형성한다.Subsequently, a wiring W film (tungsten film 190) is formed to a thickness sufficient to completely fill the contact hole.

한편, 전술한 바와 같이, 종래의 비트라인 형성방법에서는, 비트라인 콘택용 콘택홀 내에 랜딩콘택플러그(150)와 확산방지막인 TiN막(180)과의 접촉성을 좋게 하기 위하여 Ti막(170)을 형성하고 있으며, 상기 Ti막(170)과 배선용 W막(190)의 반응을 억제하기 위해 화학적, 열적으로 매우 안정적이며 상대적으로 낮은 비저항을 가지고 있는 확산방지막인 TiN막(180)을 형성하고 있고, 배선용 W막(190)의 확산을 방지하기 위해 확산방지막인 TiN막(180) 상에 글루막인 TiN막(188)을 형성하고 있다.On the other hand, as described above, in the conventional bit line forming method, in order to improve contact between the landing contact plug 150 and the diffusion barrier TiN film 180 in the bit line contact hole, the Ti film 170 is used. In order to suppress the reaction between the Ti film 170 and the wiring W film 190, a TiN film 180, which is a chemically and thermally stable and relatively low resistivity, is formed. In order to prevent diffusion of the wiring W film 190, a TiN film 188 that is a glue film is formed on the TiN film 180, which is a diffusion barrier film.

그러나, 이와 같이, 비트라인 콘택용 콘택홀 내에 형성되는 확산방지막(170,180) 및 글루막(188)으로 인해 공정의 복잡화가 이루어지고 있으며, 이에 따라, 제조 공정 시간이 길어지는 현상이 발생되고 있다.However, due to the diffusion barrier films 170 and 180 and the glue film 188 formed in the bit line contact holes as described above, the process is complicated, and thus a manufacturing process takes a long time.

게다가, 확산방지막 및 글루막의 형성으로 인하여, 그 두께가 증가하게 되면서 Rc 지연은 증가되고 있으며, 이는 소자 특성의 저하를 가져오고 있는 실정이다.In addition, due to the formation of the anti-diffusion film and the glue film, as the thickness thereof increases, the Rc delay is increased, which leads to deterioration of device characteristics.

본 발명에서는 우수한 확산방지막을 형성하여 글루막의 형성을 스킵할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of forming an excellent diffusion barrier and skipping the formation of a glue film.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 확산방지막을 포함하는 반도체 소자의 금속배선 형성방법에 있어서, 상기 확산방지막의 형성은, Ti막과 WN막을 적층하는 단계; 및 상기 적층된 Ti막과 WN막이 TiSix막, TiN막과 W막으로 형성되도록 상기 WN막 및 Ti막을 열처리하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.In order to achieve the above object, the present invention, in the method for forming a metal wiring of a semiconductor device comprising a diffusion barrier, the formation of the diffusion barrier, the step of stacking a Ti film and a WN film; And heat-treating the WN film and the Ti film so that the stacked Ti film and the WN film are formed of a TiSix film, a TiN film, and a W film.

여기서, 상기 WN막은 PVD 또는 CVD 방식에 따라 형성하는 것을 포함한다.Here, the WN film may be formed by PVD or CVD.

또한, 본 발명은, 하부패턴이 형성된 반도체기판 상에 비트라인 형성 영역을 한정하는 콘택홀이 구비된 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 Ti막과 WN막을 적층하는 단계; 상기 적층된 Ti막과 WN막이 TiSix막, TiN막과 W막으로 형성되도록 상기 Ti막과 WN막을 열처리하는 단계; 및 상기 열처리된 확산방지막이 형성된 콘택홀 내에 비트라인용 금속막을 매립하여 비트라인을 형성하는 단계;를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.In addition, the present invention includes forming an interlayer insulating film having a contact hole defining a bit line forming region on a semiconductor substrate on which a lower pattern is formed; Stacking a Ti film and a WN film on the interlayer insulating film including the contact hole; Heat-treating the Ti film and the WN film such that the stacked Ti film and WN film are formed of a TiSix film, a TiN film, and a W film; And forming a bit line by burying a bit line metal film in a contact hole in which the heat treatment diffusion prevention layer is formed.

여기서, 상기 WN막은 PVD 또는 CVD 방식에 따라 형성하는 것을 포함한다.Here, the WN film may be formed by PVD or CVD.

상기 비트라인용 금속막은 W막인 것을 포함한다.The bit line metal film includes a W film.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 하지층과의 접착력을 개선시키면서 금속배선으로부터의 전자 이동 및 확산에 의한 전기적 특성 저하를 방지하기 위한 확산방지막(barrier layer)의 형성을, 먼저, 티타늄막(이하, Ti막)과 텅스텐질화막(이하, WN막)을 적층하고 나서, 상기 적층된 WN막과 Ti막을 열처리하는 것을 특징으로 한다.First, the technical principle of the present invention will be described, the present invention first to form a barrier layer for preventing the deterioration of electrical properties by electron transfer and diffusion from the metal wiring while improving the adhesion with the underlying layer, And a titanium film (hereinafter referred to as Ti film) and a tungsten nitride film (hereinafter referred to as WN film) are laminated, followed by heat treatment of the laminated WN film and Ti film.

이렇게 하면, 상기 열처리로 인하여 상기 Ti막은 하부패턴과 반응하여 티타늄실리사이드막(이하, TiSix)을 형성시키고, 상기 WN막은 분해가 일어나게 되면서 WN막 내의 N(nitrogen)이 상기 Ti막으로 확산되어 TiN막을 형성시키고, N의 확산으로 인해 WN막은 W막으로 이루어지게 된다.In this case, the Ti film reacts with the lower pattern to form a titanium silicide film (hereinafter referred to as TiSix). As the WN film is decomposed, N (nitrogen) in the WN film is diffused into the Ti film to form a TiN film. The WN film is formed of a W film due to the diffusion of N.

따라서, 본 발명은 Ti막과 WN막을 증착한 후, 이들에 대해 열처리를 진행함에 따라, 상기와 같이, TiSix막과 TiN막 W막으로 이루어진 확산방지막을 얻게 되면서, 배선용 금속막의 확산의 방지하기 위한 글루막(gule layer)의 형성을 스킵(skip)할 수 있게 되므로, 공정의 단순화를 이룰 수 있게 된다.Accordingly, the present invention, after depositing the Ti film and the WN film, and proceeding the heat treatment for them, as described above, while obtaining a diffusion preventing film consisting of the TiSix film and TiN film W film, to prevent the diffusion of the wiring metal film Since the formation of the glue layer can be skipped, the process can be simplified.

즉, 배선용 금속막의 형성시 발생될 수 있는 소스 가스 침투가 상기 열처리로 인해 형성된 TiN막으로 인해 억제되므로, 배선용 금속막의 소스 가스를 방지하 기 위한 글루막의 형성을 스킵 할 수가 있다. That is, since the penetration of the source gas that may occur when the wiring metal film is formed is suppressed by the TiN film formed by the heat treatment, the formation of the glue film for preventing the source gas of the wiring metal film can be skipped.

또한, 상기 글루막의 형성을 스킵함에 따라 금속배선의 전체 두께를 감소할 수 있게 되므로, 그에 따라, Rc 지연을 감소시킬 수 있다.In addition, since the overall thickness of the metal wiring can be reduced by skipping the formation of the glue film, the Rc delay can be reduced accordingly.

자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A through 2E are cross-sectional views illustrating processes for forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 활성영역을 한정하는 소자분리막(ISO)이 형성된 반도체기판(210)을 마련한 후, 상기 기판 상에 스페이서(230)가 구비된 게이트(220) 및 소오스/드레인영역(S/D)을 형성한다.Referring to FIG. 2A, after the semiconductor substrate 210 having the isolation layer ISO is formed to define an active region, a gate 220 and a source / drain region S / having a spacer 230 are formed on the substrate. Form D).

그런다음, 상기 기판 전면 상에 제1층간절연막(240)을 형성한 후, 상기 제1층간절연막(240)을 식각해서 상기 게이트(220) 및 소오스/드레인영역(S/D)을 각각 노출시키는 랜딩콘택플러그용 콘택홀을 형성한다. Thereafter, after forming the first interlayer insulating film 240 on the entire surface of the substrate, the first interlayer insulating film 240 is etched to expose the gate 220 and the source / drain regions S / D, respectively. A contact hole for a landing contact plug is formed.

다음으로, 상기 콘택홀이 매립되도록 제1층간절연막(240) 상에 랜딩콘택플러그용 도전막을 증착한 후, 상기 게이트(220)의 상부막이 노출될 때까지 화학기계적연마(Chemical Mechanical Polishing: CMP)하여 상기 콘택홀 내에 랜딩콘택플러그(landing contact plug, 250)를 형성한다.Next, after depositing a conductive contact plug for the landing contact plug on the first interlayer insulating layer 240 to fill the contact hole, the chemical mechanical polishing (CMP) until the upper layer of the gate 220 is exposed. A landing contact plug 250 is formed in the contact hole.

도 2b를 참조하면, 상기 랜딩콘택플러그(250)가 형성된 기판 결과물 상에 제2층간절연막(260)을 형성한 후, 상기 랜딩콘택플러그(250)가 노출되도록 제2층간절연막(260)을 식각하여 비트라인 콘택 형성 영역을 한정하는 비트라인 콘택용 콘택홀(H)을 형성한다.Referring to FIG. 2B, after forming the second interlayer insulating layer 260 on the substrate product on which the landing contact plug 250 is formed, the second interlayer insulating layer 260 is etched to expose the landing contact plug 250. As a result, a bit line contact contact H defining a bit line contact forming region is formed.

도 2c를 참조하면, 상기 비트라인 콘택용 콘택홀(H)을 포함한 제2층간절연 막(260) 상에 확산방지막인 Ti막(270)과 WN막(280)을 적층한다.Referring to FIG. 2C, a Ti film 270 and a WN film 280, which are diffusion preventing films, are stacked on the second interlayer insulating film 260 including the bit line contact hole H. Referring to FIG.

여기서, 상기 Ti막은(270) 랜딩콘택플러그(250)와 WN막(280)의 접촉성을 향상시키기 위한 목적으로, 상기 WN막(280)은 Ti막(270)과 후속의 배선용 금속막간의 반응을 방지하기 위한 목적으로 사용된다.Here, the Ti film 270 is a reaction between the landing contact plug 250 and the WN film 280 to improve the contact between the Ti film 270 and the subsequent wiring metal film. It is used to prevent this.

도 2d를 참조하면, 상기 적층된 WN막(280)과 Ti막(270)을 열처리한다.Referring to FIG. 2D, the stacked WN film 280 and the Ti film 270 are heat treated.

이때, 상기 열처리로 인하여 확산방지막으로 증착된 Ti막과 WN막은 TiSix(282)막과 TiN(284)막 및 W막(286)으로 형성하게 된다.At this time, the Ti film and the WN film deposited as the diffusion barrier due to the heat treatment are formed of a TiSix 282 film, a TiN 284 film, and a W film 286.

구체적으로는, 상기 열처리로 인하여 상기 Ti막은 랜딩콘택플러그의 일부분과 반응하여 비트라인 콘택용 콘택홀 저면 부분에 TiSix(282)가 형성되고, 상기 WN막은 막 내의 N(nitrogen)이 내방 확산(In-diffusion)이 일어나게 되면서 상기 Ti막과 반응하여 TiN막(284)이 형성하게 된다.Specifically, due to the heat treatment, the Ti film reacts with a portion of the landing contact plug to form TiSix 282 in the bottom portion of the contact hole for the bit line contact, and the WN film has N (nitrogen) in the film diffused inward (In -diffusion) occurs and reacts with the Ti film to form a TiN film 284.

그리고, 상기 WN막은 N의 내방 확산으로 인해 W막(286)으로 이루어지게 되며, 열정 안정성을 갖게 된다.In addition, the WN film is made of the W film 286 due to the diffusion of N inwardly, and has a passion stability.

도 2e를 참조하면, 상기 확산방지막으로 형성된 W막(286)과 TiN막(284) 및 TiSix막(282)이 형성된 기판 결과물 상에 비트라인용 도전막으로 W막(290)을 증착한다.Referring to FIG. 2E, a W film 290 is deposited as a bit line conductive film on a substrate product on which the W film 286, the TiN film 284, and the TiSix film 282 formed of the diffusion barrier film are formed.

이때, 상기 TiN막(284)은 열처리 공정 후에 형성된 막임에 따라, 상기 TiN막 (284)내에는 열처리에 의한 크랙(crack)이 발생되어 있지 않으므로, 상기 비트라인용 도전막인 W막(290) 증착시, 상기 W막의 소스가스인 WF6가 TiN막 내로 침투하는 현상이 발생되지 않는다.At this time, since the TiN film 284 is a film formed after the heat treatment process, no cracks are generated in the TiN film 284 due to heat treatment. Thus, the W film 290 is the conductive film for the bit line. During deposition, the phenomenon that WF6, the source gas of the W film, penetrates into the TiN film does not occur.

따라서, 상기 TiN막(284)의 형성으로 인해, 크랙이 발생된 TiN막 내의 WF6의 침투 현상을 방지하기 위하여 비트라인용 도전막인 W막(290)을 증착하기 전에 형성하였던 글루막의 형성을 스킵할 수 있게 된다.Therefore, due to the formation of the TiN film 284, in order to prevent penetration of WF6 in the cracked TiN film, the formation of the glue film formed before the deposition of the W film 290, which is a bit line conductive film, is skipped. You can do it.

구체적으로는, 종래의 기술에 따른 비트라인 형성방법에서는, 콘택 저항 개선의 목적으로 실리사이드화를 형성하기 위하여 확산방지막에 대해 열처리 공정을 수행하였는데, 이때, 상기 열처리 공정시, 확산방지막인 TiN막 내의 크랙이 발생하게 되면서, 상기 크랙이 발생된 TiN막 내로 배선용 금속막, 즉, 비트라인 콘택용 금속막인 W막의 소스 가스가 침투되는 현상을 방지하기 위하여 크랙된 TiN막 상에 글루막을 형성하게 되었다.Specifically, in the bit line forming method according to the related art, a heat treatment process was performed on the diffusion barrier film to form silicides for the purpose of improving contact resistance. As the cracks are generated, a glue film is formed on the cracked TiN film to prevent the penetration of the source gas of the wiring metal film, that is, the W film, which is the bit line contact metal film, into the cracked TiN film. .

이에, 본 발명에서는, 열처리로 인해 형성된 TiN막으로 인하여, 크랙이 발생되지 않은 확산방지막을 확보함으로써, 상기 TiN막 내로 비트라인용 금속막인 W막의 소스 가스 침투의 발생을 억제할 수 있게 되어 W막의 소스 가스 침투를 방지하기 위한 글루막의 형성을 스킵할 수 있게 된다.Accordingly, in the present invention, the TiN film formed by the heat treatment ensures that the diffusion preventing film is free of cracks, thereby preventing the occurrence of source gas penetration of the W film, which is the metal film for bit lines, into the TiN film. It is possible to skip formation of the glue film to prevent source gas penetration of the film.

따라서, 본 발명은 글루막의 스킵으로 인해 공정의 단순화를 이룰 수 있으며, 아울러, 비트라인의 두께를 종래 대비 얇게 가져갈 수 있으므로, 이에 따른, Rc 지연을 감소시킬 수 있다.Therefore, the present invention can simplify the process due to the skip of the glue film, and can also take the thickness of the bit line as compared with the prior art, thereby reducing the Rc delay.

이후, 도시하지는 않았으나, 상기 비트라인용 금속막을 식각하여 상기 콘택홀을 포함한 제2층간절연막 상에 비트라인을 형성한다.Subsequently, although not shown, the bit line metal layer is etched to form a bit line on the second interlayer insulating layer including the contact hole.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 확산방지막으로서 Ti막과 WN막을 적층하고 나서, 적층된 막에 대해 열처리 진행함에 따라, TiSix막과 TiN막 및 W막으로 이루어진 확산방지막을 얻게 되면서, 이를 통해, 비트라인인 W막의 소스 가스의 침투를 방지하기 위한 글루막의 형성을 스킵할 수 있게 된다.As described above, according to the present invention, a Ti film and a WN film are laminated as a diffusion barrier, and then the heat treatment is performed on the stacked films, thereby obtaining a diffusion barrier composed of a TiSix film, a TiN film, and a W film. Formation of the glue film for preventing penetration of the source gas of the line W film can be skipped.

따라서, 본 발명은 글루막의 스킵으로 인해 공정의 단순화를 이룰 수 있으며, 아울러, 비트라인의 두께를 종래 대비 얇게 가져갈 수 있으므로, 이에 따른, Rc 지연을 감소시킬 수 있다. Therefore, the present invention can simplify the process due to the skip of the glue film, and can also take the thickness of the bit line as compared with the prior art, thereby reducing the Rc delay.

Claims (5)

확산방지막을 포함하는 반도체 소자의 금속배선 형성방법에 있어서,In the metal wiring forming method of a semiconductor device comprising a diffusion barrier, 상기 확산방지막의 형성은, Formation of the diffusion barrier film, Ti막과 WN막을 적층하는 단계; 및Stacking a Ti film and a WN film; And 상기 적층된 Ti막과 WN막이 TiSix막, TiN막과 W막으로 형성되도록 상기 WN막 및 Ti막을 열처리하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Heat-treating the WN film and the Ti film such that the stacked Ti film and WN film are formed of a TiSix film, a TiN film, and a W film. 제 1 항에 있어서,The method of claim 1, 상기 WN막은 PVD 또는 CVD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The WN film is a metal wiring forming method of a semiconductor device, characterized in that formed by the PVD or CVD method. 하부패턴이 형성된 반도체기판 상에 비트라인 형성 영역을 한정하는 콘택홀이 구비된 층간절연막을 형성하는 단계;Forming an interlayer insulating film having a contact hole defining a bit line forming region on the semiconductor substrate on which the lower pattern is formed; 상기 콘택홀을 포함한 층간절연막 상에 Ti막과 WN막을 적층하는 단계;Stacking a Ti film and a WN film on the interlayer insulating film including the contact hole; 상기 적층된 Ti막과 WN막이 TiSix막, TiN막과 W막으로 형성되도록 상기 Ti막과 WN막을 열처리하는 단계; 및Heat-treating the Ti film and the WN film such that the stacked Ti film and WN film are formed of a TiSix film, a TiN film, and a W film; And 상기 열처리된 확산방지막이 형성된 콘택홀 내에 비트라인용 금속막을 매립하여 비트라인을 형성하는 단계;Forming a bit line by burying a metal film for bit line in the contact hole in which the heat treatment diffusion barrier layer is formed; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 WN막은 PVD 또는 CVD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The WN film is a metal wiring forming method of a semiconductor device, characterized in that formed by the PVD or CVD method. 제 3 항에 있어서,The method of claim 3, wherein 상기 비트라인용 금속막은 W막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the bit line metal film is a W film.
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