KR100891412B1 - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 반도체 기판 상의 워드라인, 드레인 선택라인 및 소오스 선택라인이 형성될 영역 상에 게이트 절연막 패턴을 형성하는 단계, 반도체 기판 상에, 워드라인과 드레인 선택라인 사이에 제1 개구부를 포함하고, 워드라인과 소오스 선택라인 사이에 제2 개구부를 포함하는 마스크막 패턴을 형성하는 단계, 마스크막 패턴에 따라 반도체 기판에 제1 접합영역을 형성하기 위한 제 1 이온주입 공정을 실시하는 단계, 마스크막 패턴을 제거한다. 게이트 절연막 패턴의 상부에 게이트 패턴을 형성하는 단계, 게이트 패턴이 형성된 반도체 기판에 제2 접합영역을 형성하기 위한 제 2 이온주입 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.The present invention includes forming a gate insulating film pattern on a region where a word line, a drain selection line, and a source selection line are to be formed on a semiconductor substrate, and including a first opening on the semiconductor substrate, between the word line and the drain selection line, Forming a mask film pattern including a second opening between the word line and the source selection line, performing a first ion implantation process to form a first junction region in the semiconductor substrate according to the mask film pattern, and a mask film Remove the pattern. And forming a gate pattern on the gate insulating layer pattern, and performing a second ion implantation process to form a second junction region on the semiconductor substrate on which the gate pattern is formed.
플래시, 선택라인, 워드라인, 이온주입, 디스터브, 커플링 Flash, select line, word line, ion implantation, disturb, coupling
Description
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a flash memory device according to another exemplary embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a flash memory device according to still another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200, 300 : 반도체 기판 102, 202, 302 : 게이트 절연막 100, 200, 300:
104, 212, 312 : 제 1 마스크막 패턴 106, 204, 304 : 제 1 도전막104, 212, 312: first
108, 206, 306 : 유전체막 110, 208, 308 : 제 2 도전막108, 206, 306:
112, 210, 310 : 하드 마스크막 패턴112, 210, 310: Hard Mask Film Pattern
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 제조 공정 중 선택 트랜지스터에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a selection transistor during a manufacturing process of a flash memory device.
플래시 메모리 소자는 일반적으로 반도체 기판상에 다수의 메모리 셀 들이 배열되는 구조로 이루어진다. 구체적으로, 소자 분리막이 형성된 반도체 기판상에 게이트 절연막, 플로팅 게이트(floating gate)용 제 1 도전막, 유전체막, 콘트롤 게이트(control gate)용 제 2 도전막을 형성한다. 식각 공정을 수행하여 게이트를 패터닝(patterning) 한다. 그러면, 다수의 메모리 셀 들이 형성되고 다수의 셀 들의 양측에 선택 트랜지스터들이 형성된다. 선택 트랜지스터는 드레인 선택라인(drain select line; DSL) 영역 및 소오스 선택라인(source select line; SSL) 영역에 형성되는 트랜지스터이다. 게이트를 패터닝 한 후에 이온주입 공정을 실시하여 다수의 메모리 셀 들 및 다수의 선택 트랜지스터들 간의 노출된 반도체 기판에 접합영역을 형성한다. Flash memory devices generally have a structure in which a plurality of memory cells are arranged on a semiconductor substrate. Specifically, a gate insulating film, a first conductive film for floating gate, a dielectric film, and a second conductive film for a control gate are formed on a semiconductor substrate on which the device isolation film is formed. An etching process is performed to pattern the gate. Then, a plurality of memory cells are formed and select transistors are formed on both sides of the plurality of cells. The select transistor is a transistor formed in a drain select line (DSL) region and a source select line (SSL) region. After the gate is patterned, an ion implantation process is performed to form a junction region in the exposed semiconductor substrate between the plurality of memory cells and the plurality of select transistors.
플래시 메모리 소자는 프로그램 및 소거 상태에서 게이트 및 접합(junction)에 고전압이 인가되거나, 고전압의 플로팅(floating) 상태를 유지하기도 한다. 선택된 셀(cell)이 프로그램 또는 소거되었을 때, 인접한 동일 워드라인(word line) 및 스트링(string) 셀은 상호 정보가 바뀌는 경우가 발생할 수 있다. 이를 디스터브(disturb) 라고 하고, 프로그램 동작중에 발생하면 프로그램 디스터브라고 하고, 소거 동작중에 발생하면 소거 디스터브라고 한다. The flash memory device may apply a high voltage to the gate and the junction in the program and erase states, or maintain a floating state of the high voltage. When the selected cell is programmed or erased, a case where adjacent information of the same word line and string cells are interchanged may occur. This is called disturb, and if it occurs during program operation, it is called program disturb, and if it occurs during erase operation, it is called erase disturb.
특히, 집적도가 높아지고 디자인 룰(design rule)이 정교해 질수록 플래시 메모리 소자는 디스터브에 더욱 취약하게 되며, 소오스 선택 트랜지스터와 인접한 워드라인이 프로그램 디스터브가 유난히 심하다. 이는 선택되지 않은 셀의 워드라인에 프로그램 전압이 인가될 때 채널에 부스팅되어 소오스 선택 트랜지스터의 모서리 부근에서 도핑(doping) 레벨에 따라 전계가 집중될 수 있다. 이에 따라, 과도한 GIDL(Gate Induced Drain Leakage)현상이 발생하고, 이는 핫 캐리어(hot carrier)를 발생시켜 인접한 워드라인에 프로그램 디스터브를 일으킬 수 있다.In particular, as integration becomes more sophisticated and design rules become more sophisticated, flash memory devices become more vulnerable to disturbances, and word lines adjacent to the source select transistors have exceptional program disturbs. This is boosted in the channel when the program voltage is applied to the word line of the unselected cell, so that the electric field may be concentrated according to the doping level near the edge of the source select transistor. Accordingly, excessive GIDL (Gate Induced Drain Leakage) phenomenon occurs, which may generate hot carriers, causing program disturb in adjacent word lines.
따라서, 본 발명은 게이트 패턴을 형성하기 이전에 선택라인 영역에 농도가 다른 이온주입 공정을 실시하여 접합영역을 형성함으로써 워드라인 영역 및 선택라인 간에 서로 다른 채널 농도를 갖도록 한다. Accordingly, in the present invention, before forming the gate pattern, an ion implantation process having a different concentration is applied to the selection line region to form a junction region, thereby having different channel concentrations between the word line region and the selection line.
또는, 선택라인의 채널에 선택적으로 한 방향에서 이온주입 레벨을 변화시켜 프로그램 디스터브를 감소시키는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다. Another aspect of the present invention is to provide a method of manufacturing a flash memory device in which a program disturb is reduced by changing an ion implantation level in one direction selectively to a channel of a selection line.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상의 워드라인, 드레인 선택라인 및 소오스 선택라인이 형성될 영역 상에 게이트 절연막 패턴을 형성한다. 반도체 기판 상에, 워드라인과 드레인 선택라인 사이의 제1 개구부를 포함하고, 워드라인과 소오스 선택라인 사이에 제2 개구부를 포함하는 마스크막 패턴을 형성한다. 마스크막 패턴에 따라 반도체 기판에 제1 접합영역을 형성하기 위한 제 1 이온주입 공정을 실시한다. 마스크막 패턴을 제거한다. 게이트 절연막 패턴의 상부에 게이트 패턴을 형성한다. 게이트 패턴이 형성된 반도체 기판에 제2 접합영역을 형성하기 위한 제 2 이온주입 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다. In the method of manufacturing a flash memory device according to an embodiment of the present invention, a gate insulating layer pattern is formed on a region where a word line, a drain select line, and a source select line are to be formed on a semiconductor substrate. A mask layer pattern including a first opening between the word line and the drain selection line and a second opening between the word line and the source selection line is formed on the semiconductor substrate. According to the mask film pattern, a first ion implantation process for forming a first junction region in a semiconductor substrate is performed. The mask film pattern is removed. A gate pattern is formed on the gate insulating layer pattern. And a second ion implantation process for forming a second junction region on a semiconductor substrate having a gate pattern formed thereon.
게이트 패턴은 게이트 절연막 패턴상에 제 1 도전막, 유전체막, 제 2 도전막 및 하드 마스크막 패턴이 적층되어 형성된다.The gate pattern is formed by stacking a first conductive film, a dielectric film, a second conductive film, and a hard mask film pattern on the gate insulating film pattern.
제1 개구부의 폭은 워드라인과 드레인 선택라인 사이의 1/2이고, 제2 개구부의 폭은 워드라인과 소오스 선택라인 사이의 2/3이다.The width of the first opening is 1/2 between the word line and the drain selection line, and the width of the second opening is 2/3 between the word line and the source selection line.
제 1 이온주입 공정은 p 타입(type) 도펀트(dopant)를 사용하여 2 내지 20KeV의 에너지로 실시한다. The first ion implantation process is carried out with an energy of 2 to 20 KeV using a p type dopant.
p 타입 도펀트는 BF2를 사용하여 2.0E1 내지 2.0E12ions/㎠의 농도로 실시한다. The p type dopant is carried out using BF 2 at a concentration of 2.0E1 to 2.0E12ions / cm 2.
제 2 이온주입 공정은 상기 제 1 이온주입 공정보다 높은 도펀트의 농도로 실시한다. The second ion implantation step is performed at a higher concentration of dopant than the first ion implantation step.
본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판상에 워드라인 및 선택라인의 게이트 패턴들을 형성한다. 게이트 패턴들 사이의 반도체 기판에 제1 접합영역을 형성한다. 워드라인 및 선택라인 사이의 제1 접합영역에, 제1 접합영역을 형성하는 단계보다 낮은 에너지를 가하여 제2 접합영역을 형성한다. 게이트 패턴들 사이의 제1 접합영역 및 제2 접합영역에 제3 접합영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.In a method of manufacturing a flash memory device according to another embodiment of the present invention, gate patterns of a word line and a selection line are formed on a semiconductor substrate. A first junction region is formed in the semiconductor substrate between the gate patterns. The second junction region is formed by applying a lower energy to the first junction region between the word line and the selection line than the step of forming the first junction region. A method of manufacturing a flash memory device includes forming a third junction region between a first junction region and a second junction region between gate patterns.
게이트 패턴들은 게이트 절연막, 제 1 도전막, 유전체막 및 제 2 도전막이 적층되어 형성된다. The gate patterns are formed by stacking a gate insulating film, a first conductive film, a dielectric film, and a second conductive film.
제 2 접합영역은 고질량(high mass)의 불순물을 사용하며, 제3 접합영역은 As(Arsenic), Sb(Antimony), Bi(Bismuth) 또는 B(Boron) 중 어느 하나의 불순물을 사용한다.The second junction region uses high mass impurities and the third junction region uses any one of As (Arsenic), Sb (Antimony), Bi (Bismuth), or B (Boron).
제 2 접합영역은 10KeV 내지 20KeV의 에너지를 가하는 이온주입 공정을 실시하여 형성한다. The second junction region is formed by performing an ion implantation process to apply energy of 10 KeV to 20 KeV.
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제2 접합영역은 P 타입의 불순물을 주입하는 이온주입 공정을 실시하여 형성한다.
본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판상에 워드라인 및 선택라인의 게이트 패턴들을 형성한다. 워드라인 및 선택라인 사이에, 선택라인의 모서리와 접하고 워드라인과는 접하지 않는 제1 접합영역을 형성한다. 게이트 패턴들 사이의 반도체 기판에 제2 접합영역들을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
제1 접합영역은 불순물의 입사각에 경사각을 주는 이온주입 공정을 실시하여 형성한다. 이때, 이온주입 공정은 경사각으로 5도 내지 45도의 각도를 주어 실시한다.
제 1 접합영역은 1E11 내지 1E13ions/㎠ 도즈량의 이온주입 공정을 실시하여 형성하며, P 타입의 불순물을 주입하여 형성한다.The second junction region is formed by performing an ion implantation process for implanting P-type impurities.
In the method of manufacturing a flash memory device according to another embodiment of the present invention, gate patterns of word lines and select lines are formed on a semiconductor substrate. A first junction region is formed between the word line and the selection line, in contact with an edge of the selection line and not in contact with the word line. And forming second junction regions on the semiconductor substrate between the gate patterns.
The first junction region is formed by performing an ion implantation process that gives an inclination angle to the incident angle of impurities. At this time, the ion implantation process is performed by giving an angle of 5 degrees to 45 degrees in the inclination angle.
The first junction region is formed by performing an ion implantation process of 1E11 to 1E13ions / cm 2 dose and is formed by implanting P-type impurities.
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이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 1a를 참조하면, 소자 분리막이 형성된 반도체 기판(100)상에 게이트 절연막(102)을 형성한다. Referring to FIG. 1A, a
도 1b를 참조하면, 게이트 절연막의 일부가 잔류 되도록 패터닝(patterning)하여 게이트 절연막 패턴(102a)을 형성한다. 이때, 게이트 절연막은 드레인 선택라인, 소오스 선택라인 및 워드라인 들이 형성될 영역에만 잔류되도록 패터닝 한다. Referring to FIG. 1B, the gate
한편, 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제 1 도전막, 유전체막 및 콘트롤 게이트용 제 2 도전막을 적층한 후 패터닝 공정을 실시하여 게이트 패턴을 형성한다. 하지만, 플래시 메모리 소자의 집적도가 증가함에 따라서 워드라인이 형성되는 메모리 셀 들 간의 간격은 감소하게 되고, 셀 들 간의 간격이 감소함에 따라 상대적으로 유전체막의 두께가 증가되기 때문에 커플링비(coupling ratio)가 감소한다. 이 때문에 프로그램의 동작 속도가 감소 되는데, 이를 보상하기 위하여 셀 영역의 보론(boron) 농도를 증가시키기도 한다. Meanwhile, a gate pattern is formed by laminating a gate insulating film, a first conductive film for a floating gate, a dielectric film, and a second conductive film for a control gate on a semiconductor substrate. However, as the degree of integration of the flash memory device increases, the spacing between the memory cells in which the word lines are formed decreases, and as the thickness of the dielectric film increases as the spacing between cells decreases, the coupling ratio is increased. Decreases. This slows down the program's operating speed, which in turn increases the boron concentration in the cell region.
그러나, 선택 트랜지스터의 문턱전압이 높아지게 되고 높아진 문턱전압의 량만큼 채널 부스팅 레벨(channel boosting level)이 감소되어 프로그램 교란(program disturb) 특성이 열화될 수 있다. 또한, 셀 영역의 채널 농도와 선택 트랜지스터가 형성되는 영역의 채널 농도를 동일한 농도로 형성할 경우에 집적도가 증가되어 감에 따라 선택 트랜지스터의 문턱전압은 높아지게 된다. However, the threshold voltage of the select transistor is increased and the channel boosting level is reduced by the amount of the increased threshold voltage, thereby degrading program disturb characteristics. In addition, when the channel concentration of the cell region and the channel concentration of the region where the selection transistor is formed are formed at the same concentration, as the integration degree increases, the threshold voltage of the selection transistor increases.
따라서, 선택라인의 누설전류가 발생하지 않는 범위 내에서 선택 트랜지스터의 문턱전압을 낮추어야 한다. 이를 보상하기 위해 게이트 전극을 형성한 후에 이온주입 공정을 실시하는 방법을 사용한다. 그러나, 이는 드레인(drain) 및 소오스(source) 간의 펀치쓰루(punch through) 현상을 발생시킬 가능성이 매우 높아 결국 선택되지 않은 블록에서 누설전류 발생을 초래할 수 있다. Therefore, the threshold voltage of the selection transistor should be lowered within the range in which leakage current of the selection line does not occur. To compensate for this, a method of performing an ion implantation process after forming the gate electrode is used. However, this is very likely to cause a punch through phenomenon between the drain and the source, which may result in leakage current generation in the unselected block.
따라서, 본 발명에서는 게이트 절연막 상부에 플로팅 게이트용 도전막을 형성하기 전에 선택 트랜지스터의 정션(junction)에 불순물을 이온주입 한다. Therefore, in the present invention, impurities are implanted into the junction of the selection transistor before the floating gate conductive film is formed over the gate insulating film.
도 1c를 참조하면, 게이트 절연막 패턴(102a)이 형성된 반도체 기판(100)상에 워드라인 영역이 클로즈(close)된 마스크막 패턴(104)을 형성한다. 드레인 선택라인(drain select line; 이하 DSL) 영역 및 워드라인 영역 간의 일부(A)가 노출되고 소오스 선택라인(source select line; 이하 SSL) 영역 및 워드라인 영역 간의 일부(B)가 노출되도록 마스크막 패턴(104)을 형성한다. 이때, 소오스 선택라인(SSL) 및 워드라인 영역 간의 반도체 기판(100)이 노출되는 영역(B)은 드레인 선택라인(DSL) 및 워드라인 영역 간의 반도체 기판(100)이 노출되는 영역(A)보다 넓다. 일 실시예로, 노출되는 드레인 선택라인(DSL) 및 워드라인 영역 간 간격(A)은 드레인 선택라인(DSL) 및 워드라인 영역 간 간격의 1/2이 된다. 노출되는 소오스 선택라인(SSL) 및 워드라인 영역 간 간격(B)은 소오스 선택라인(SSL) 및 워드라인 영역 간 간격의 2/3가 된다. 이와 같이 형성하는 이유는 게이트에 전압을 인가했을 때 드레인과 게이트 간에 누설전류가 흐르는 GIDL(Gate Induced Drain Leakage)현상을 최소화하기 위함이다. Referring to FIG. 1C, a
드레인 및 소오스 선택라인(DSL 및 SSL) 영역 간에 노출된 반도체 기판(100)에 제 1 정션(W1)을 형성하기 위하여 제 1 이온주입 공정을 실시한다. 제 1 이온주입 공정은 얕은 정션(shallow junction)을 형성하기 위하여 P 타입(type) 도펀트(dopant)를 사용하여 2 내지 20KeV의 에너지로 실시한다. 일 예로, P 타입 도펀트는 BF2를 사용하여 2.0E1 내지 2.0E12ions/㎠의 농도로 실시할 수 있다. 이로써 워드라인 영역의 채널 간 농도보다 낮은 농도를 갖는 드레인 및 소오스 선택라인(DSL 및 SSL) 영역 사이에 제 1 정션(W1)을 형성한다. 이때, 선택 트랜지스터 영역에 형성된 게이트 절연막 패턴(102a) 하부의 반도체 기판(100)으로도 이온주입이 될 수 있지만, 실질적인 정션 역할은 하지 않는다. A first ion implantation process is performed to form the first junction W1 in the
또한, 제 1 이온주입 공정과 다른 도펀트 농도로 워드라인 영역에 P 타입 도펀트를 사용하여 이온주입 공정을 실시하기도 한다. 즉, 워드라인 영역과 선택라인(DSL 및 SSL) 영역에 주입되는 도펀트 농노를 다르게 하는 것이 중요하므로 워드라인 영역에 이온주입을 선택적으로 실시한다. 이때, 워드라인만이 오픈(open)된 마스크막 패턴을 사용하여 워드라인 영역에만 이온주입 공정을 실시하도록 한다. In addition, an ion implantation process may be performed using a P type dopant in a word line region at a dopant concentration different from that of the first ion implantation process. In other words, it is important to differentiate the dopant serpent injected into the word line region and the selection line (DSL and SSL) regions, so that ion implantation is selectively performed in the word line region. In this case, the ion implantation process may be performed only on the word line region by using an open mask layer pattern.
도 1d를 참조하면, 제 1 마스크막 패턴을 제거한다. 게이트 절연막 패턴(102a)을 포함하는 반도체 기판(100) 상부에 플로팅 게이트용 제 1 도전막(106)을 형성하고 SA-STI(Self Aligned STI) 공정으로 소자 분리막(미도시)을 형성한다. 소자 분리막(미도시) 및 제 1 도전막(106)을 포함한 반도체 기판(100)상에 유전체막(108), 콘트롤 게이트용 제 2 도전막(110) 및 하드 마스크막 패턴(112)을 순차적 으로 형성한다. 제 2 도전막(110)을 형성하기 이전에 드레인 및 소오스 선택라인(DSL 및 SSL)이 형성될 영역의 유전체막(108)의 소정 영역을 제거한다. Referring to FIG. 1D, the first mask layer pattern is removed. The first
도 1e를 참조하면, 제 2 도전막 패턴(110a), 유전체막 패턴(108a), 제 1 도전막 패턴(106a) 및 게이트 절연막 패턴(102a)을 형성하기 위하여 하드 마스크막 패턴(112)에 따라 식각 공정을 수행한다. 이로써 워드라인들(WL0~WLn; n은 정수), 드레인 선택라인(DSL) 및 소오스 선택라인(SSL)이 형성된다. 드레인 및 소오스 선택라인(DSL 및 SSL)을 구성하는 제 1 도전막 패턴(106a) 및 제 2 도전막 패턴(110a)은 서로 접하여 트랜지스터가 형성된다.Referring to FIG. 1E, in order to form the second
도 1f를 참조하면, 워드라인들(WL0~WLn), 드레인 선택라인(DSL) 및 소오스 선택라인(SSL)을 포함하는 반도체 기판(100)상에 제 2 이온주입 공정을 실시하여 제 2 정션(W2)을 형성한다. Referring to FIG. 1F, a second ion implantation process may be performed on a
드레인 및 소오스 선택라인(DSL 및 SSL) 영역에는 도펀트의 농도가 낮은 제 1 이온주입 공정을 실시하고 워드라인 영역(Cell)에는 도펀트의 농도가 높거나 유사한 제 2 이온주입 공정을 실시한다. 제 2 이온주입 공정은 N 타입 도펀트를 사용하여 실시한다. 결국, 워드라인(WL0~WLn) 영역과 선택라인(DSL, SSL) 영역의 정션 농도를 다르게 형성하여 드레인 선택라인(DSL) 및 소오스 선택라인(SSL)의 문턱전압을 낮출 수 있다. A first ion implantation process having a low dopant concentration is performed in the drain and source selection lines DSL and SSL, and a second ion implantation process having a high or similar dopant concentration is performed in the wordline region. The second ion implantation step is carried out using an N type dopant. As a result, the junction concentrations of the word line WL0 to WLn regions and the selection line DSL and SSL regions may be formed differently to lower the threshold voltages of the drain selection line DSL and the source selection line SSL.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a flash memory device according to another exemplary embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200)상에 게이트 절연막(202), 플로팅 게이 트용 제 1 도전막(204), 유전체막(206), 콘트롤 게이트용 제 2 도전막(208) 및 하드 마스크막 패턴(210)을 형성한다. 유전체막(206)은 소정 영역이 제거된 패턴을 갖는다. Referring to FIG. 2A, a
도 2b를 참조하면, 하드 마스크막 패턴(210)에 따라 워드라인(WL0~WL2), 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)을 형성하기 위하여 식각 공정을 실시한다. 실질적으로 워드라인(WL0~WL2)은 다수개가 형성되지만 도면에서는 편의를 위하여 일부만 도시하였다. 식각 공정으로 인하여 제 2 도전막 패턴(208a), 유전체막 패턴(206a), 제 1 도전막 패턴(204a), 및 게이트 절연막 패턴(202a)을 형성한다. 소오스 선택라인(SSL)은 제 1 도전막 패턴(204a) 및 제 2 도전막 패턴(208a)이 서로 접하여 트랜지스터를 형성한다. Referring to FIG. 2B, an etching process is performed to form word lines WL0 to WL2, source select lines SSL, and drain select lines DSL according to the hard
도 2c를 참조하면, 게이트 패턴들을 포함하는 반도체 기판(200)상에 제 1 이온주입 공정을 실시하여 제 1 정션(S1)을 형성한다. 제 1 이온주입 공정은 P 타입의 도펀트를 주입한다. 구체적으로 설명하면, 제 1 정션(S1)은 워드라인들(WL0~WLn), 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)의 사이로 노출된 반도체 기판(200)에 형성한다. Referring to FIG. 2C, the first junction S1 is formed on the
도 2d를 참조하면, 반도체 기판(200)상에 소오스 선택라인(SSL)과 워드라인(WL0) 사이의 정션(junction)을 노출시키는 제 1 마스크막 패턴(212)을 형성한다. 이때, 도면에는 도시되지 않았지만 제 1 마스크막 패턴(212)은 드레인 선택라인(DSL) 및 이와 인접한 워드라인 사이의 정션도 동시에 노출시킨다.
이어서, 소오스 선택라인(SSL) 및 이와 인접한 워드라인(WL0) 사이와 드레인 선택라인(DSL) 및 이와 인접한 워드라인 사이로 노출된 제 1 정션(S1)에 제 2 이온주입 공정을 실시하여 제 2 정션(S2)을 형성한다(S1+S2). 제 2 이온주입 공정도 P 타입의 도펀트를 사용하여 제 1 이온주입 공정보다 낮은 에너지로 실시하는데, 10 내지 20KeV의 낮은 에너지 범위에서 실시한다. Referring to FIG. 2D, a first
Subsequently, a second ion implantation process is performed on the first junction S1 exposed between the source select line SSL and the word line WL0 adjacent thereto, and between the drain select line DSL and the word line adjacent thereto. (S2) is formed (S1 + S2). The second ion implantation process is also performed at a lower energy range than the first ion implantation process using a P type dopant, which is performed in a low energy range of 10 to 20 KeV.
한편, 워드라인(WL0~WL2) 간에 정션을 형성할 시 누설전류(leakage current)의 발생을 방지하기 위하여 이온주입 농도를 무한정으로 높일 수는 없기 때문에 소오스 선택라인(SSL) 및 워드라인(WL0~WL2) 간의 결핍(depletion)을 없애기란 무척 어려운 일이다. 이를 보충하고자, 셀 영역(Cell)과 소오스 선택라인(SSL) 및 드레인 선택라인(DSL) 간에 높은 전기장(high electric field)이 발생하는 것을 방지하도록 한다. 이로 인하여, 워드라인(WL0~WL2)과 소오스 선택라인(SSL) 및 드레인 선택라인(DSL)이 형성된 영역별로 이온주입 농도를 다르게 실시한다. 중요한 것은, 소오스 선택라인(SSL) 또는 드레인 선택라인(DSL)과 인접한 셀 간의 누설전류 발생을 최소화하기 위하여 제 2 이온주입 에너지는 매우 낮은 조건(10 내지 20Kev)으로 실시한다. 또한, 후속 열공정에 의해 확산(diffusion)되는 열적 결함(thermal budget)을 최소화하기 위하여 제 2 이온주입 공정 시 불순물은 고질량(high mass)의 도펀트를 사용한다. On the other hand, since the ion implantation concentration cannot be increased indefinitely to prevent leakage current when forming junctions between the word lines WL0 to WL2, the source selection line SSL and the word lines WL0 to WL2) It is very difficult to get rid of depletion of the liver. To compensate for this, a high electric field is prevented from occurring between the cell region Cell and the source select line SSL and the drain select line DSL. As a result, the ion implantation concentration is different for each of the regions where the word lines WL0 to WL2, the source selection line SSL, and the drain selection line DSL are formed. Importantly, in order to minimize leakage current generation between the source select line SSL or the drain select line DSL and the adjacent cells, the second ion implantation energy is performed under very low conditions (10 to 20 Kev). In addition, the impurities in the second ion implantation process use a high mass dopant in order to minimize the thermal budget diffused by the subsequent thermal process.
도 2e를 참조하면, 워드라인 영역 및 선택라인 영역이 노출되도록 제 1 마스크막 패턴을 제거한다. N 타입의 제 3 이온주입 공정을 실시하여 게이트 간 반도체 기판(200)에 제 3 정션(S3)을 형성한다. 이때, 워드라인들(WL0~WLn) 사이의 정션은 제 1 정션(S1)과 제 3 정션(S3)이 중첩된다. 소오스 선택라인(SSL) 및 이와 인접합 워드라인 그리고, 드레인 선택라인(DSL) 및 이와 인접한 워드라인 사이의 정션은 제 1 내지 제 3 정션(S1~S3)이 중첩된다. 제 3 이온주입 공정은 N 타입의 As(Arsenic), Sb(Antimony) 또는 Bi(Bismuth) 중 어느 하나의 물질을 사용하여 실시한다.Referring to FIG. 2E, the first mask layer pattern is removed to expose the word line region and the select line region. A third junction S3 is formed in the
이로써, 소오스 선택라인(SSL) 및 이와 인접한 워드라인, 그리고 드레인 선택라인(DSL) 및 이와 인접한 워드라인 간의 정션은 등전위로 형성되어 프로그램 교란(program disturb)을 개선할 수 있다.As a result, the junction between the source select line SSL and the word line adjacent thereto and the drain select line DSL and the word line adjacent thereto may be formed at an equipotential to improve program disturb.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a flash memory device according to still another embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(300)상에 게이트 절연막(302), 플로팅 게이트용 제 1 도전막(304), 유전체막(306), 콘트롤 게이트용 제 2 도전막(308) 및 하드 마스크막 패턴(310)을 형성한다. 제 2 도전막(308)을 형성하기 전에 소오스 선택라인(SSL) 영역 상의 유전체막(306) 일부를 제거하여 제 1 도전막(304) 및 제 3 도전막(308)의 일부가 서로 접하도록 한다.Referring to FIG. 3A, a
도 3b를 참조하면, 하드 마스크막 패턴(310)에 따라 게이트 패턴을 형성하기 위하여 식각 공정을 실시한다. Referring to FIG. 3B, an etching process is performed to form a gate pattern according to the hard
도 3c를 참조하면, 소오스 선택라인(SSL) 및 이와 인접한 워드라인(WL0) 사이의 정션이 개방된 제 1 마스크막 패턴(312)을 형성하고, 소오스 선택라인(SSL) 및 이와 인접한 워드라인(WL0) 간에 노출된 반도체 기판(300)에 제 1 이온주입 공정을 실시한다. 중요한 것은, 제 1 이온주입 공정 시 경사각을 주어 소오스 선택라인(SSL) 가장자리와 인접한 반도체 기판(300)에 제 1 정션(T1)을 형성하는 것이다. 경사각은 5 내지 45도의 각도를 이룬다. 제 1 이온주입 공정은 P 타입(type)의 불순물을 사용하여 소오스 선택라인(SSL)과 인접한 반도체 기판(300)에 제 1 정션(T1)을 형성한다. 이로 인하여, 제 1 정션(T1)은 반도체 기판(300)에서 소오스 선택라인(SSL)의 가장자리 하부에 형성된다.Referring to FIG. 3C, the first
제 1 이온주입 공정은 보론(boron)을 사용하여 1E11 내지 1E13ions/㎠의 도즈량, 1 내지 50KeV의 에너지로 실시한다. The first ion implantation process is carried out using boron with a dose of 1E11 to 1E13ions / cm 2 and an energy of 1 to 50 KeV.
도 3d를 참조하면, 제 1 마스크막 패턴을 제거하고, 게이트 패턴을 포함하는 반도체 기판(300)에 제 2 이온주입 공정을 실시한다. 제 2 이온주입 공정 시 N 타입의 불순물을 주입하는데, 이온주입 농도는 제 1 이온주입 공정 시의 불순물 농도보다 높도록 하여 제 2 정션(T2)을 형성한다. Referring to FIG. 3D, the first mask layer pattern is removed, and a second ion implantation process is performed on the
도 3e를 참조하면, 핫 캐리어를 제거하기 위하여 열처리 공정을 실시한다. 열처리 공정은 급속 열처리 공정(Rapid Thermal Annealing Process; RTP) 방식으로 수행할 수 있다. 급속 열처리 공정은 500 내지 1500℃의 온도에서 실시하는데, 초당 50 내지 300℃의 온도로 상승시켜 수행한다. 열처리 산화를 억제시키기 위하여 Ar(Argon), Ne(Neon) 및 N2(Nitrogen)의 가스가 단독 또는 혼합된 분위기에서 실시한다. Referring to FIG. 3E, a heat treatment process is performed to remove hot carriers. The heat treatment process may be performed by a rapid thermal annealing process (RTP). Rapid heat treatment process is carried out at a temperature of 500 to 1500 ℃, it is carried out by raising to a temperature of 50 to 300 ℃ per second. In order to suppress the heat treatment oxidation, Ar (Argon), Ne (Neon) and N 2 (Nitrogen) gas is carried out in a single or mixed atmosphere.
열처리 공정은 두 단계(제 1 열처리, 제 2 열처리)로 나누어서 실시할 수 있다. 제 1 열처리 공정은 P+ 및 N+ 타입의 정션이 중성(neutral)이 되도록 활성화 에너지를 인가시키며, 500 내지 1000℃의 온도에서 실시한다. 제 2 열처리 공정은 800 내지 1500℃의 온도에서 실시한다. The heat treatment process may be carried out in two stages (first heat treatment and second heat treatment). In the first heat treatment process, activation energy is applied so that the junctions of the P + and N + types are neutral, and are performed at a temperature of 500 to 1000 ° C. The second heat treatment step is carried out at a temperature of 800 to 1500 ° C.
이로써, 플래시 메모리 셀의 동작시 디스터브를 감소시킬 수 있고, 이에 따라 웨이퍼(wafer) 테스트 시간을 줄일 수 있다. 또한, 디스터스 감소로 페일(fail)이 감소하므로 수율을 향상시킬 수 있다.As a result, it is possible to reduce disturbance during operation of the flash memory cell, thereby reducing wafer test time. In addition, the failure is reduced due to the reduction of the disturbance (fail) can be improved yield.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명의 실시예에 따른 효과는 다음과 같다.Effects according to the embodiment of the present invention are as follows.
첫째, 이온주입 공정 시 선택라인이 노출되지 않으므로 안정된 채널농도를 형성할 수 있다. First, since the selection line is not exposed during the ion implantation process, a stable channel concentration can be formed.
둘째, 워드라인 영역에 높은 보론 농도를 가하여 프로그램 속도를 개선할 수 있다. Second, the program speed can be improved by applying a high boron concentration to the word line region.
셋째, 소자의 프로그램 동작시 선택되지 않은 블록의 누설전류 발생을 감소시킬 수 있다. Third, it is possible to reduce the occurrence of leakage current of blocks not selected during the program operation of the device.
넷째, 선택라인의 문턱전압을 낮추어 채널 부스팅 레벨의 저하를 개선할 수 있다. Fourth, the lowering of the threshold voltage of the selection line may improve the decrease of the channel boosting level.
다섯째, 워드라인 간 디스터브 감소로 수율을 향상시킬 수 있다. Fifth, yield can be improved by reducing disturbance between word lines.
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