KR20060082947A - Method of manufacturing a flash memory device - Google Patents

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조양호
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 소오스 셀렉트 트랜지스터의 공통 소오스 영역에 반대 타입의 불순물을 주입하여 정션 깊이(junction depth)를 감소시킴으로써, 셀렉트 트랜지스터의 유효 게이트 길이(effective gate length)가 증가함에 따라 문턱 전압에 의한 누설 전류 발생을 감소시켜 소자의 전기적 특성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a flash memory device, wherein an effective gate length of a select transistor is reduced by injecting impurities of opposite type into a common source region of a source select transistor to reduce junction depth. Increasing the leakage current caused by the threshold voltage can be reduced to improve the electrical characteristics of the device.

프로그램, 셀프부스팅, GIDL, 누설전류, 셀렉트트랜지스터Programmable, Self-Boosting, GIDL, Leakage Current, Select Transistor

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device} Method of manufacturing a flash memory device             

도 1a 및 도 1b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
1A and 1B are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102a : 접합영역101 semiconductor substrate 102a junction region

102b : 드레인 102c : 소오스102b: Drain 102c: Source

103 : 층간 절연막
103: interlayer insulating film

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 누설 전류를 감소시켜 전기적 특성을 향상시키기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for reducing the leakage current to improve the electrical characteristics.

낸드 플래시 메모리의 셀 어레이는 스트링을 기본 구조로 하며, 스트링은 공통 소오스를 갖는 소오스 셀렉트 트랜지스터, 비트라인과 연결되는 드레인을 갖는 드레인 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터 사이에 직렬로 형성된 플래시 메모리 셀들로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터 사이에는 16개 또는 32개의 플래시 메모리 셀들이 직렬로 형성되며, 각각의 플래시 메모리 셀들은 접합부를 공유한다. A cell array of a NAND flash memory has a string-based structure, and the string has a source select transistor having a common source, a drain select transistor having a drain connected to a bit line, and a flash formed in series between the source select transistor and the drain select transistor. It consists of memory cells. Here, 16 or 32 flash memory cells are formed in series between the source select transistor and the drain select transistor, and each of the flash memory cells shares a junction.

한편, 낸드 플래시 메모리 소자의 프로그램 동작 시 프로그램되지 않는 메모리 셀의 채널 영역에는 소정의 전압이 프리챠지 되고, 프로그램 전압이 인가되면 프리챠지된 전압이 셀프 부스팅(self boosting)에 의해 상승하면서 프로그램 동작을 방해한다. 이때, 셀렉트 트랜지스터의 누설 전류량이 커지면 프리챠지된 전압이 서서히 낮아지고, 이로 인해 셀프 부스팅 현상이 약해져서 오동작이 발생될 수 있다. 셀렉트 트랜지스터의 누설 전류는 셀렉트 트랜지스터의 문턱전압이나 GIDL(Gate Induces Drain Leakage)에 의해 발생된다. Meanwhile, when a NAND flash memory device is programmed, a predetermined voltage is precharged in a channel region of a memory cell that is not programmed, and when a program voltage is applied, the precharged voltage rises by self boosting to perform a program operation. Disturb. At this time, when the amount of leakage current of the select transistor increases, the precharged voltage gradually decreases, and as a result, a self-boosting phenomenon may be weakened, thereby causing a malfunction. The leakage current of the select transistor is generated by the threshold voltage of the select transistor or the gate induce drain drain (GIDL).

따라서, 셀렉트 트랜지스터의 문턱전압에 의한 누설 전류를 감소시키기 위하여 문턱전압 조절용 이온주입 공정 시 불순물(예를 들면, 보론)의 농도를 증가시킬 수 있다. 이 경우, 셀렉트 트랜지스터의 문턱전압에 의한 누설 전류는 감소되지만, 셀렉트 트랜지스터의 정션(예를 들면, 소오스)과 P웰 간의 전기장이 증가하여, GIDL이 증가하게 된다. 이로 인해, 셀프 부스팅 레벨이 감소함에 따라 셀 프로그램 동작 시 오동작이 발생될 수 있다. 또한, 스트링 내에서 저항이 증가함에 따라 온 커런트(on current)가 감소하여 동작 속도가 저하되는 단점도 있다.
Therefore, in order to reduce the leakage current due to the threshold voltage of the select transistor, the concentration of impurities (for example, boron) may be increased in the ion implantation process for adjusting the threshold voltage. In this case, the leakage current due to the threshold voltage of the select transistor is reduced, but the electric field between the junction (for example, the source) of the select transistor and the P well increases, resulting in an increase in GIDL. As a result, a malfunction may occur during the cell program operation as the self boosting level decreases. In addition, as the resistance increases in the string, there is a disadvantage in that the on current is reduced and the operation speed is lowered.

이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 소오스 셀렉트 트랜지스터의 공통 소오스 영역에 반대 타입의 불순물을 주입하여 정션 깊이(junction depth)를 감소시킴으로써, 셀렉트 트랜지스터의 유효 게이트 길이(effective gate length)가 증가함에 따라 문턱 전압에 의한 누설 전류 발생을 감소시켜 소자의 전기적 특성을 향상시킬 수 있다.
In contrast, the method of manufacturing a flash memory device according to the present invention reduces the junction depth by injecting impurities of the opposite type into the common source region of the source select transistor, thereby reducing the effective gate length of the select transistor. Increasing) increases the electrical characteristics of the device by reducing the leakage current caused by the threshold voltage.

본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 스트링 구조가 형성된 반도체 기판이 제공되는 단계, 및 소오스 셀렉트 트랜지스터의 소오스 영역에 소오스 영역의 불순물과 반대 타입의 불순물을 주입하여 소오스 영역의 정션 깊이를 낮추는 단계를 포함한다. A method of manufacturing a flash memory device according to an embodiment of the present invention includes providing a semiconductor substrate having a string structure including a source select transistor, a plurality of memory cells, and a drain select transistor, and a source region in a source region of the source select transistor. And implanting impurities of a type opposite to that of the lowering the junction depth of the source region.

상기에서, 소오스 영역에 P타입 불순물이 주입되며, P타입 불순물로 보론 또는 BF2가 주입될 수 있다.
In the above, P-type impurities may be injected into the source region, and boron or BF 2 may be injected into the P-type impurities.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.1A to 1B are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 난드 플래시 메모리의 셀 어레이는 스트링을 기본 구조로 하며, 스트링은 공통 소오스(102c)를 갖는 소오스 셀렉트 트랜지스터(SST), 비트라인과 연결되는 드레인(102b)을 갖는 드레인 셀렉트 트랜지스터(DST)와, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 형성된 플래시 메모리 셀들(C1 내지 Cn)로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에는 16개 또는 32개의 플래시 메모리 셀들(C1 내지 Cn)이 직렬로 형성되며, 각각의 플래시 메모리 셀들(C1 내지 Cn)은 접합부(102a)를 공유한다. Referring to FIG. 1A, a cell array of a NAND flash memory has a string-based structure, and the string has a source select transistor SST having a common source 102c and a drain select transistor having a drain 102b connected to a bit line. And the flash memory cells C1 to Cn formed in series between the DST and the source select transistor SST and the drain select transistor DST. Here, 16 or 32 flash memory cells C1 to Cn are formed in series between the source select transistor SST and the drain select transistor DST, and each of the flash memory cells C1 to Cn has a junction portion 102a. Share)                     

상기에서, 공통 소오스(102c), 드레인 접합(102b) 및 각각의 셀 사이에 형성된 접합부(102a)는 N타입 불순물이 주입되어 형성된다.In the above, the junction 102a formed between the common source 102c, the drain junction 102b, and each cell is formed by implanting N-type impurities.

도 1b를 참조하면, 전체 구조 상에 층간 절연막(103)을 형성하고 공통 소오스(102c)가 노출되도록 콘택홀을 형성한 후, 콘택 플러그를 형성하기 전에 공통 소오스(102c)에 주입된 불순물과 반대되는 타입의 불순물을 주입하여 소오스 셀렉트 트랜지스터(SST)의 접합 깊이를 감소시킨다. 즉, 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(102c)와, 드레인 셀렉트 트랜지스터(DST)의 드레인(102b)을 비대칭적으로 형성한다. 예를 들어, 공통 소오스(102c)에 N타입 불순물이 주입되면, P타입 불순물을 주입하여 소오스 셀렉트 트랜지스터(SST)의 접합 깊이를 감소시킨다. 이때, P타입 불순물로 보론이나 BF2를 주입할 수 있다. Referring to FIG. 1B, after forming the interlayer insulating film 103 over the entire structure and forming the contact holes to expose the common source 102c, the impurities are injected into the common source 102c before forming the contact plug. The impurity of the type is injected to reduce the junction depth of the source select transistor SST. That is, the common source 102c of the source select transistor SST and the drain 102b of the drain select transistor DST are formed asymmetrically. For example, when N type impurities are injected into the common source 102c, P type impurities are injected to reduce the junction depth of the source select transistor SST. In this case, boron or BF 2 may be injected into the P-type impurity.

이렇게, 공통 소오스(102c)에 반대 타입을 불순물이 주입됨에 따라 소오스 셀렉트 트랜지스터(SST)의 유효 게이트 길이(effective gate length)가 증가되기 때문에, 문턱전압 조절용 이온주입 공정 시 이온주입 농도를 낮추더라도 누설 전류가 증가하는 것을 방지할 수 있다. 또한, 이온주입 농도를 낮추면, 공통 소오스(102c)와 P웰간의 전기장이 감소되어 GIDL(Gate Induces Drain Leakage)이 감소된다. Thus, since the effective gate length of the source select transistor SST increases as impurities are injected into the common source 102c, even when the ion implantation concentration for adjusting the threshold voltage is lowered, leakage The increase in current can be prevented. In addition, when the ion implantation concentration is lowered, the electric field between the common source 102c and the P well is reduced, thereby reducing GIDL (Gate Induces Drain Leakage).

따라서, 프로그램 동작 시 셀프 부스팅 레벨이 저하되는 것을 방지하여 프로그램 동작의 신뢰성을 향상시킬 수 있다.
Therefore, the self-boosting level can be prevented from being lowered during the program operation, thereby improving the reliability of the program operation.

상기에서와 같이, 본 발명은 다음과 같은 효과를 얻을 수 있다. As above, the present invention can obtain the following effects.

첫째, 소오스 셀렉트 트랜지스터의 공통 소오스 영역에 반대 타입의 불순물을 주입하여 정션 깊이(junction depth)를 감소시킴으로써, 셀렉트 트랜지스터의 유효 게이트 길이(effective gate length)가 증가함에 따라 문턱 전압에 의한 누설 전류 발생을 감소시킬 수 있다. First, by reducing the junction depth by injecting the opposite type of impurities into the common source region of the source select transistor, the leakage current caused by the threshold voltage increases as the effective gate length of the select transistor increases. Can be reduced.

둘째, 문턱전압 조절을 위한 이온주입 공정 시 이온주입 농도를 감소시킬 수 있으므로, 정션과 P웰간의 전기장이 감소되면서 GIDL(Gate Induces Drain Leakage)가 감소되어, 셀프 부스팅 레벨이 감소하는 것을 방지할 수 있다. Second, since the ion implantation concentration can be reduced during the ion implantation process to control the threshold voltage, the electric field between the junction and the P well is reduced, thereby reducing GIDL (Gate Induces Drain Leakage), thereby preventing the self-boosting level from decreasing. have.

셋째, 스트링 내의 저항을 감소시킬 수 있어 동작 속도를 향상시킬 수 있다. Third, the resistance in the string can be reduced to improve the operation speed.

Claims (3)

소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 스트링 구조가 형성된 반도체 기판이 제공되는 단계; 및Providing a semiconductor substrate having a string structure including a source select transistor, a plurality of memory cells, and a drain select transistor; And 상기 소오스 셀렉트 트랜지스터의 소오스 영역에 상기 소오스 영역의 불순물과 반대 타입의 불순물을 주입하여 상기 소오스 영역의 정션 깊이를 낮추는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And injecting impurities of a type opposite to that of the source region into the source region of the source select transistor to reduce the junction depth of the source region. 제 1 항에 있어서,The method of claim 1, 상기 소오스 영역에 P타입 불순물이 주입되는 플래시 메모리 소자의 제조 방법.And a P-type impurity is implanted into the source region. 제 2 항에 있어서,The method of claim 2, 상기 P타입 불순물로 보론 또는 BF2가 주입되는 플래시 메모리 소자의 제조 방법.A method of manufacturing a flash memory device in which boron or BF 2 is injected into the P-type impurity.
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