KR100890842B1 - A low energy adc - Google Patents
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Abstract
본 발명은 아날로그 입력 신호가 디지털 출력 신호로 변환되고, A/D 채널의 각각의 입력이 샘플 및 홀드 유닛에 결합되는 입력 및 출력을 갖는 두 개 이상의 A/D 채널, 각각의 입력이 A/D 채널의 출력에 결합되는 두 개 이상의 입력을 포함하는 멀티플렉싱 유닛, A/D 채널을 클럭하고 멀티플렉싱 유닛을 제어하는 시간 제어 유닛을 포함하는 병렬 아날로그/디지털 컨버터(ADC)에 관한 것이고, 여기에서 아날로그/디지털 컨버터에는 소위 유휴 모드 및 소위 정상 모드 간에서 스위칭하는 수단이 제공된다. 본 발명은 또한 병렬 아날로그/디지털 변환에서 에너지를 절감하는 방법에 관한 것이다. The present invention relates to two or more A / D channels having an input and an output in which analog input signals are converted to digital output signals, each input of the A / D channel being coupled to a sample and hold unit, each input being A / D A multiplexing unit comprising two or more inputs coupled to an output of a channel, a parallel analog / digital converter (ADC) comprising a time control unit for clocking an A / D channel and controlling the multiplexing unit, wherein the analog / digital converter The digital converter is provided with means for switching between the so-called idle mode and the so-called normal mode. The invention also relates to a method for saving energy in parallel analog / digital conversion.
병렬 A/D 컨버터, A/D 채널, 멀티플렉싱 유닛, 시간 제어 유닛, 샘플 및 홀드 유닛.Parallel A / D converters, A / D channels, multiplexing units, time control units, sample and hold units.
Description
본 발명은 병렬 아날로그/디지털 컨버터에 관한 것으로, 청구항 제 1 항 및 제 7 항의 각각의 전문에 따르는 병렬 아날로그/디지털 변환의 방법에 관한 것이다.The present invention relates to a parallel analog-to-digital converter, and to a method of parallel analog-to-digital conversion according to the full text of claims 1 and 7.
종래의 공지된 최신 기술에 따르는 병렬 아날로그/디지털 컨버터는 특허 공보 ("A 10-b, 100-MS/s CMOS A/D Converter, Kwang Young Kim, Student Member, IEEE, Naoya Kusayanagi, and Asad A. Abidi, Fellow, IEEE Journal of Solid State Circuits, Vol. 32, No. 3, 1997년 3월")에 나타나 있다.Parallel analog / digital converters in accordance with the prior art, known in the art, are described in patent publications (“A 10-b, 100-MS / s CMOS A / D Converter, Kwang Young Kim, Student Member, IEEE, Naoya Kusayanagi, and Asad A. Abidi, Fellow, IEEE Journal of Solid State Circuits, Vol. 32, No. 3, March 1997 ".
이러한 유형의 아날로그/디지털 컨버터가 갖는 하나의 문제점은 불필요하게 고 레벨의 에너지를 소비한다는 것이다. One problem with this type of analog / digital converter is that it unnecessarily consumes high levels of energy.
본 발명의 목적은 병렬 아날로그/디지털 컨버터의 전력 소비를 감소시키는 것이다. It is an object of the present invention to reduce the power consumption of a parallel analog / digital converter.
이러한 문제점은 청구항 제 1 항 및 제 7 항의 각각의 특징부에 따르는 장치 및 방법을 사용하여 본 발명에 따라 다루어진다.This problem is addressed according to the invention using the apparatus and method according to the respective features of claims 1 and 7.
병렬 아날로그/디지털 컨버터의 사용이 예상되는 환경은 예를 들어 DSL(디지 털 가입자 루프) 모뎀 또는 이동 전화 시스템에서 사용함에 따라 활동성(activity)이 변화하는 시스템이다. 이들은 반드시 서로 동일하지는 않지만, 예를 들어, 케이블 또는 무선파로 이루어지는 통신 채널을 통해 서로 통신하는 두 개의 등가 시스템이다. 통신이 무선파를 통해 발생하는 경우에, 많은 유닛이 하나의 동일한 통신 채널을 공유하는 것이 가능하다. The environment in which parallel analog-to-digital converters are expected to be used is a system whose activity changes, for example, as used in digital subscriber loop (DSL) modems or mobile phone systems. They are not necessarily identical to each other, but are two equivalent systems that communicate with each other, for example, via a communication channel consisting of a cable or radio waves. If the communication takes place over radio waves, it is possible for many units to share one and the same communication channel.
본 발명이 갖는 하나의 장점은 종래의 경우와 같이 온/오프 모드만 사용하는 것 대신에, 보편적인 요건에 A/D 컨버터를 적응시킴으로써 에너지가 절감될 수 있다는 것이다.One advantage of the present invention is that energy can be saved by adapting the A / D converter to universal requirements, instead of using only the on / off mode as in the conventional case.
본 발명이 갖는 또 다른 장점은 방법이 병렬 A/D 컨버터에서 용이하게 실시될 수 있다는 것이다.Another advantage of the present invention is that the method can be easily implemented in a parallel A / D converter.
본 발명은 바람직한 실시예와 첨부한 도면을 참조하여 더욱 상세히 설명된다.The invention is explained in more detail with reference to the preferred embodiments and the accompanying drawings.
도 1은 본 발명의 전력 절감 기능이 실시될 수 있는 병렬 아날로그/디지털 컨버터의 실시예를 도시하는 도면.1 illustrates an embodiment of a parallel analog / digital converter in which the power saving function of the present invention may be implemented.
도 2는 본 발명의 전력 절감 기능이 실시될 수 있는 병렬 아날로그/디지털 컨버터의 또 다른 실시예를 도시하는 도면.2 shows another embodiment of a parallel analog / digital converter in which the power saving function of the present invention may be implemented.
도 1에 따르는 병렬 아날로그/디지털 컨버터의 도시된 실시예에서, 아날로그 입력 신호(5)는 각각의 샘플 및 홀드 유닛(21, 23, 25 및 27)을 각각 포함하는 4개의 A/D 채널(20, 22, 24 및 26)로 여기된다. A/D 채널은 신호 입력 및 신호 출력을 갖는다. 샘플 및 홀드 유닛(21, 23, 25 및 27)은 시간 제어 유닛(10)에 의해 모니터되고 제어된다. 도시된 경우에서 A/D 채널(20, 22, 24 및 26)은 외부 전원인 전원 전압원(50)에 접속된다. 전원 전압 스위치(30, 32, 34 및 36)는 전원 전압원(50) 및 각각의 A/D 채널간에 배치된다. 신호(40, 42, 44 및 46)는 A/D 채널을 활동성 제어(15)의 제어 하에서 정상 상태 및 유휴 상태간에서 조정한다. 활동성 제어(15)는 시스템 제어 유닛(도시 생략)에 의해 차례로 제어된다. A/D 채널상의 출력(40, 42, 44 및 46)은 멀티플렉싱 유닛(17)에서 함께 멀티플렉스된다. 멀티플렉싱 유닛(17)으로부터의 출력 신호는 아날로그 입력 신호의 디지털 표시이다. In the illustrated embodiment of the parallel analog / digital converter according to FIG. 1, the
병렬 A/D 컨버터가 수 클록 주기 동안 확장하는 동작 사이클을 갖기 때문에, 시작 시간을 결정하는 것이 필요하다. 실질적으로, A/D 채널은 서로 무관하다. 시간 제어 유닛(10)은 각 채널이 시작되어야 할 때를 알려준다. 시간 제어 유닛(10)은 전력 소비를 감소시키기 위해 또한 사용될 수 있다. 동작 시퀀스가 유휴 상태에서 보다 더 많은 에너지를 소비하는 경우에, 에너지는 A/D 채널을 덜 빈번하게 시작함으로써 절감될 수 있다. 에너지를 절감하는 더욱 명확한 방법은 스위치(30, 32, 34 및 36)를 통해 전원 전압(50)을 스위치 오프하는 것이다. 예를 들어, 전원 전압(50)은 +5V일 수 있다.Since the parallel A / D converter has an operating cycle that extends for several clock cycles, it is necessary to determine the start time. In practice, the A / D channels are independent of each other. The
도 2에 도시된 병렬 아날로그/디지털 컨버터의 실시예의 경우에, 아날로그 입력 신호(5)는 공통 샘플 및 홀드 유닛(21)을 통해 4개의 A/D 채널(20, 22, 24 및 26)로 여기된다. A/D 채널은 신호 입력 및 신호 출력을 포함한다. 샘플 및 홀드 유닛(21)은 시간 제어 유닛(10)에 의해 모니터되고 제어된다. 전원 전압원(50)은 A/D 채널(20, 22, 24 및 26)에 접속되고, 도시된 경우에서 이러한 전원은 외부 전원이다. 전원 전압 스위치(30, 32, 34 및 36)는 전원 전압원(50) 및 각각의 A/D 채널 간에 배치된다. 신호(40, 42, 44 및 46)는 A/D 채널을 활동성 제어(15)의 제어하에서, 정상 상태 및 유휴 상태 간에서 조정한다. 활동성 제어(15)는 시스템 제어 유닛(도시 생략)에 의해 차례로 제어된다. A/D 채널상의 출력(40, 42, 44 및 46)은 멀티플렉싱 유닛(17)에서 함께 멀티플렉스된다. 멀티플렉싱 유닛(17)으로부터의 출력 신호는 아날로그 입력 신호의 디지털 표시이다. In the case of the embodiment of the parallel analog / digital converter shown in FIG. 2, the
실용적인 신호(입력 신호)가 일반적인 선택 시간에서 단독으로 샘플되어 A/D 변환되는 것 대신에, 특정 선택(selected) 시간에서 각각의 주기를 사용하여 샘플되어 A/D 변환된다는 점에서 도 2의 실시예는 도 1의 실시예와 상이하다. 주요 차이점은 그 어떤 이유로 A/D 컨버터의 일부분만 차단되고 컨버터의 나머지 부분은 평소와 같이 동작 가능하다는 것이 실용적일 수 있다는 것이다. 이러한 경우에 에너지의 절감은 더 작아지지만, 이것은 루틴 개시와 함께 문제점이 발생될 때 필요한 절차일 수 있다. S/H 유닛(21, 23, 25 및 27)은 항상 활성일 수 있는 A/D 컨버터의 일부분의 예이다. The practice of FIG. 2 in that a practical signal (input signal) is sampled and A / D converted using each period at a specific selected time instead of being sampled and A / D converted alone at a typical selection time. The example is different from the embodiment of FIG. The main difference is that it may be practical for some reason that only part of the A / D converter is cut off and the rest of the converter can be operated as usual. In this case the savings in energy become smaller, but this may be the procedure required when problems arise with routine initiation. S /
어떤 경우에, 여러 A/D 채널은 에너지를 절감하기 위해 병렬 아날로그/디지털 컨버터에서 스위치 오프될 수 있다. 웨이크 업(wake-up) 톤(tone) 및 경보(alert) 톤이 하나 또는 소수의 A/D 채널을 사용하여 검출될 수 있다. 주파수 는 명확하게 결정될 수 없다. 그러나, 정확한 신호일 수 있는 신호가 발생하는 경우에, 다른 A/D 채널은 경보되고 정밀 조사가 이루어진다.In some cases, several A / D channels can be switched off in parallel analog / digital converters to save energy. Wake-up tones and alert tones may be detected using one or a few A / D channels. The frequency cannot be determined clearly. However, if a signal occurs that can be an accurate signal, the other A / D channels are alerted and scrutinized.
대기 모드는 더 낮은 성능을 종종 필요로 한다. 예를 들어, 낮은 성능은 클럭 주파수를 낮추거나 A/D 채널의 빌딩 블록(building block)인 연산 증폭기 및 비교기의 전류를 변화시킴으로써 달성될 수 있다. Standby mode often requires lower performance. For example, low performance can be achieved by lowering the clock frequency or changing the current of op amps and comparators, which are the building blocks of the A / D channels.
파이프 라인(pipe-lined) 또는 축차 근사(successive approximation) 유형의 A/D 컨버터는 아날로그 입력 신호의 디지털 표시를 찾기 위해 알고리즘을 사용하여 동작한다. 알고리즘은 최상위 비트와 시작하여, 하위 결과(sub-result)를 얻는다. 하위 결과의 정확도(accuracy)는 비트가 계산될 때 증가한다. 디지털 출력 신호의 필요한 정밀도(precision)가 낮은 경우에, 에너지는 소정의 정확도를 달성한 후에 변환을 종결함으로써 절감될 수 있다.Pipelined or successive approximation type A / D converters operate using algorithms to find the digital representation of the analog input signal. The algorithm starts with the most significant bit and gets a sub-result. The accuracy of the sub result increases as the bits are calculated. If the required precision of the digital output signal is low, energy can be saved by terminating the conversion after achieving the desired accuracy.
일반적으로, 높은 전력 입력이 높은 성능을 달성하기 위해 필요하다. 많은 정밀도 또는 에너지 소비가 활성 신호의 존재를 검출하기 위해 필요하지는 않다. 이것에 관하여 여러 상황을 생각할 수 있다. 제 1 상황은 통신 채널이 사용되지 않을 때 유휴 상태인 상황이다. 신호는 시스템이 활성될 때 송신된다. 이것은 신호의 존재를 검출하는데 충분하다. 제 2 상황은 채널이 사용되지 않을 때 노이즈 및 다른 트래픽이 통신 채널상에 나타날 때이다. 이어서, 특정 톤 및 톤의 그룹을 검출하는 것이 필요하다. 그러나, 톤(들)의 존재를 검출하는 것은 충분하다. 제 3 상황은 착신 활성 신호가 어떤 유닛이 활성되는 어드레스 시작 또는 메시지를 포함할 때이다. 이러한 경우에 먼저 메시지를 디코드하는 것이 필요하다. 본 발명에 따라, 제 1 상황에서 신호의 존재를 검출하기 위해 아날로그/디지털 변환이 사용된다. 이러한 검출은 수신 데이터를 분석함으로써 실행된다. 활성 신호는 실제 메시지 신호보다 더 적은 정보를 포함하는 것으로 가정된다. 따라서, 신호를 검출하는데 충분하더라도, 수신 요구는 낮을 수 있다. 이것은 소수의 A/D 채널 또는 하나의 A/D 채널을 사용하여 달성될 수 있다. 전술된 바와 같이, A/D 채널의 정밀도는 또한 감소될 수 있다.In general, high power input is required to achieve high performance. Not much precision or energy consumption is needed to detect the presence of an active signal. Several situations can be considered about this. The first situation is that the communication channel is idle when not in use. The signal is sent when the system is activated. This is sufficient to detect the presence of a signal. The second situation is when noise and other traffic appear on the communication channel when the channel is not used. It is then necessary to detect the specific tone and group of tones. However, detecting the presence of tone (s) is sufficient. The third situation is when the incoming activation signal includes an address start or message at which a unit is activated. In this case it is necessary to decode the message first. According to the invention, an analog / digital conversion is used to detect the presence of a signal in the first situation. This detection is performed by analyzing the received data. The active signal is assumed to contain less information than the actual message signal. Thus, even if it is sufficient to detect a signal, the reception request may be low. This can be accomplished using a few A / D channels or one A / D channel. As mentioned above, the precision of the A / D channel can also be reduced.
본 발명을 따르면, 아날로그/디지털 컨버터는 제 2 상황에서 지능적으로 사용되어야 한다. 신호 및 노이즈에 대해 사용 가능한 명세가 사용되어야 할 채널의 수에 대한 기준으로서 사용된다. 요구가 전체 동작에 관하여 보다는 이러한 점에 있어서 더 낮다는 것이 가정된다. 하나 이상의 톤이 검출될 때, 단일 방법으로 상기 톤을 검출하는 것은 불가능할 것이다. 에일리어싱(Aliasing)은 A/D 컨버터의 출력상의 주파수 표시를 변화시킨다. 병렬 아날로그/디지털 컨버터는 시점(time points) n/fs에서 샘플을 취하고, 여기에서 n은 정수이고, fs는 병렬 아날로그/디지털 컨버터에 대한 유효 샘플링 주파수이다. 각각의 채널은 시간 간격(time spacing) m/fs에서 샘플을 취하고, 여기에서 m은 채널 수이다. 따라서, 각각의 채널에 대한 샘플링 주파수는 fs/m이다. 시간 제어 유닛은 여러 채널이 자신의 각각의 샘플을 취하는 때를 결정한다. 샘플이 시간에서 고르게 확산된다고 가정되는 경우에, 제 1 채널은 시간 m ×n/fs에서 자신의 샘플을 취하고, 제 2 채널은 시간 (m ×n+m-1)/fs에서 자신의 샘플을 취한다. 나이퀴스트에 따라서, 최대 2분의 1의 샘플링 주파수에 대해 아날로그/디지털 컨버터로부터 도달하는 시간 이산 표시에서 아날로그 주파수가 유일하다. 어떤 채널이 스위치 오프될 때 주파수 표시는 유일하지 않지만, 디지털 표시를 얻는 아날로그 주파수는 공지된다.According to the invention, the analog / digital converter must be used intelligently in the second situation. Specifications available for signal and noise are used as a reference for the number of channels that should be used. It is assumed that the demand is lower in this respect than in terms of the overall operation. When more than one tone is detected, it will be impossible to detect the tone in a single way. Aliasing changes the frequency display on the output of the A / D converter. The parallel analog / digital converter takes samples at time points n / fs, where n is an integer and fs is the effective sampling frequency for the parallel analog / digital converter. Each channel takes a sample at time spacing m / fs, where m is the number of channels. Thus, the sampling frequency for each channel is fs / m. The time control unit determines when several channels take their respective samples. If the sample is assumed to spread evenly in time, the first channel takes its sample at time m × n / fs and the second channel takes its sample at time (m × n + m-1) / fs. Take it. Depending on Nyquist, the analog frequency is unique in the time discrete representation arriving from the analog / digital converter for up to a half sampling frequency. The frequency indication is not unique when a channel is switched off, but the analog frequency at which the digital indication is obtained is known.
아날로그/디지털 컨버터가 유일하게 표시될 수 있는 주파수 대역 외부의 신호를 검출하기 위해 대기하는 경우에, 수신 톤이 정확한지를 가정하는 것이 가능한지 아닌지가 샘플된 값으로부터 얻어질 수 있다. 정확한 주파수는 예를 들어, fs가 44MHz이고 톤이 10MHz이고 ADC로의 모든 허용 입력 신호가 주파수 대역 0-22MHz내일 때, 10MHz의 톤을 명확하게 검출하는 것이 가능하다는 것을 나타낸다. 4개의 A/D 채널중 3개가 차단되는 경우에, 유효 샘플링 주파수는 11MHz로 변화된다. 나이퀴스트 샘플링 이론에 따라, 주파수 1MHz, 10MHz, 12MHz 및 21MHz를 갖는 톤은 A/D 컨버터의 출력 데이터에서 동일한 외형을 갖는다.In the case where the analog / digital converter waits to detect a signal outside the frequency band that can only be displayed, whether or not it is possible to assume whether the received tone is correct can be obtained from the sampled value. The correct frequency indicates that it is possible to clearly detect a tone of 10 MHz, for example when fs is 44 MHz and the tone is 10 MHz and all the allowed input signals to the ADC are within the frequency band 0-22 MHz. If three of the four A / D channels are cut off, the effective sampling frequency is changed to 11 MHz. According to the Nyquist sampling theory, tones with frequencies 1 MHz, 10 MHz, 12 MHz and 21 MHz have the same appearance in the output data of the A / D converter.
톤이 협대역 톤이고, 웨이크 업 톤 이외의 톤은 송신될 수 없다는 것이 시스템 명세로부터 공지될 때, 톤은 상당히 검출될 수 있다. When it is known from the system specification that the tone is a narrowband tone and a tone other than the wake up tone cannot be transmitted, the tone can be detected significantly.
확실치 않은 경우에, 무엇이 수신되는 지를 명확히 결정하기 위해 아날로그/디지털 컨버터를 활성화시키는 것이 필요하다.In case of doubt, it is necessary to activate the analog / digital converter to clearly determine what is received.
제 3 상황에서, 메시지가 협대역 메시지인 경우에, 주파수 표시가 A/D 컨버터의 낮은 정밀도를 갖더라도 유일하다는 사실로 인해, 메시지는 아날로그/디지털 컨버터를 완전히 활성시키지 않고 검출될 수 있다. 메시지가 광대역 메시지일 때, 아날로그/디지털 컨버터 전체를 활성시키는 것이 필요하다.In the third situation, if the message is a narrowband message, due to the fact that the frequency indication is unique even with the low precision of the A / D converter, the message can be detected without fully activating the analog / digital converter. When the message is a wideband message, it is necessary to activate the entire analog / digital converter.
하나 이상의 A/D 채널로의 전원 전류를 완전히 차단하고, 하나 이상의 스위치(30, 32, 34 및 36)를 스위치 오프함으로써, 채널은 스위치 오프될 수 있고 그 에 따라 에너지가 절감된다. By completely blocking the supply current to one or more A / D channels and by switching off one or
대체의 방법은 회로 클럭을 스위치 오프하는 것이다. 클럭이 정적인 경우에, 클럭을 스위치 오프하는 것은 충분하고, 클럭이 동적 모드를 포함할 때라도, 스위치(30, 32, 34 및 36)를 통해 전압원을 스위치 오프하는 것은 종종 유리하다. 동적 모드가 갖는 문제점은 논리 값이 커패시터의 전하의 도움으로 지속된다는 것이다. 이러한 전하는 시간에 따라 누전 가능하다. 전하는 일반적으로 각각의 클럭 주기에 따라 갱신된다. 10%의 전하 누전은 논리 1 및 논리 0 간을 구별하는 것이 가능하기 때문에, 어떤 큰 영향을 갖지 못한다. 그러나, 클럭이 장기간의 시간동안 스위치 오프될 때 많은 양의 전하가 누전될 수 있다. 동적 모드가 인버터에 대한 입력이고, 전위가 접지 및 전원 전압 간의 어딘가에 도달하는 경우에, 그곳을 통과하는 큰 전류의 통과로 인해, 단락 회로가 인버터를 통해 발생할 수 있다. An alternative method is to switch off the circuit clock. In the case where the clock is static, it is sufficient to switch off the clock, and even when the clock includes the dynamic mode, it is often advantageous to switch off the voltage source via switches 30, 32, 34 and 36. The problem with dynamic mode is that the logic value persists with the help of the capacitor's charge. This charge can be shorted over time. The charge is generally updated with each clock period. A charge leakage of 10% does not have any significant effect because it is possible to distinguish between logic 1 and logic 0. However, a large amount of electric charge may leak when the clock is switched off for a long time. If the dynamic mode is the input to the inverter and the potential reaches somewhere between ground and the supply voltage, a short circuit may occur through the inverter due to the passage of large currents through it.
CMOS에서의 논리 블록(게이트), 인버터는 일반적으로 2개의 트래지스터를 포함한다. 인버터 입력이 접지에 접속되는 경우에, 상기 트랜지스터중의 하나가 전도상태가 되지만, 인버터 입력이 전원 전압에 접속되는 경우에, 또 다른 트랜지스터가 전도상태가 된다. 트랜지스터는 모두 그 사이의 전압 즉, 접지 및 전원 전압 간에서 전도 상태가 될 수 있다. Logical blocks (gates) in the CMOS, the inverter generally includes two transistors. When the inverter input is connected to ground, one of the transistors is in a conductive state, but when the inverter input is connected to a power supply voltage, another transistor is in a conductive state. The transistors can all be in a conductive state between the voltages between them, ie, the ground and power supply voltages.
A/D 채널의 아날로그 부분 예를 들어, 비교기 및 연산 증폭기는 예를 들어, 정상(standing) 또는 영 입력(quiescent) 전류를 제어하는 제어 신호를 종종 갖는다. 이러한 제어 신호는 A/D 채널의 아날로그 부분을 스위치 오프하도록 사용될 수 있다. Analog parts of the A / D channels, for example comparators and operational amplifiers, often have control signals that control, for example, standing or quiescent currents. This control signal can be used to switch off the analog portion of the A / D channel.
실용적인 이유로 회로의 주요 부분만을 스위치 오프하는 것을 생각할 수 있다. 도 2에 도시된 바와 같이, 공통 샘플 및 홀드 유닛을 포함하는 것을 또한 생각할 수 있다.For practical reasons it is conceivable to switch off only the main part of the circuit. As shown in FIG. 2, it is also conceivable to include a common sample and hold unit.
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