KR100884114B1 - 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기 - Google Patents

저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기 Download PDF

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Abstract

본 발명은 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀 및 위상이 서로 다른 제1 및 제2 직교 위상 신호를 출력하는 제2 지연셀을 포함하는 4위상 전압 제어 발진기에 있어서, 상기 제1 및 제2 지연셀은, 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진회로와, 상기 공진회로의 일전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제1 및 제2 트랜지스터와, 상기 공진회로의 타전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제3 및 제4 트랜지스터와, 상기 제1 및 제2 트랜지스터와 전원 단자의 사이에 각각 직렬 연결되어 직교 위상을 발생하는 제5 및 제6 트랜지스터와, 상기 제3 및 제4 트랜지스터와 접지 단자의 사이에 직렬 연결되어 위상잡음을 감소시키는 필터 인덕터를 포함하되, 상기 제1 지연셀의 제1 및 제2 출력단의 신호가 상기 제2 지연셀의 상기 제6 및 제5 트랜지스터의 제1 단자에 각각 인가되며, 상기 제2 지연셀의 제1 및 제2 출력단의 신호가 상기 제1 지연셀의 상기 제5 및 제6 트랜지스터의 제1 단자에 각각 인가됨으로써, 위상잡음 및 플리커잡음을 효과적으로 줄일 수 있으며, 낮은 소모 전력을 이용하여 직교위상 발진을 얻을 수 있는 효과가 있다.
발진기, 4위상, 위상잡음, 플리커잡음, 발진회로, 트랜지스터, 필터 인덕터

Description

저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기{QUADRATURE VOLTAGE CONTROLLED OSCILLATOR WITH LOW POWER AND LOW PHASE NOISE}
본 발명은 무선 통신용 송수신기에 필요한 4위상 전압 제어 발진기(Quadrature Voltage Controlled Oscillator, QVCO)에 관한 것으로, 보다 상세하게는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기에 관한 것이다.
일반적으로, 무선 통신용 송수신기에 필요 불가결한 원가요소로서 국부발진 신호 발생 회로가 있다. 통상 국부발진 신호발생 회로에 전압 제어 발진기(Voltage Controlled Oscillator, VCO)가 이용되어 전압 제어 발진기의 발진 주파수를 제어하는 것으로써 국부발진 신호의 주파수 범위가 결정된다.
통상적으로 연결 트랜지스터를 갖는 4위상 전압 제어 발진기(Quadrature Voltage Controlled Oscillator, QVCO)를 구성하기 위해서는 두 개의 차동 발진기를 연결 트랜지스터를 이용하여 한 쌍은 직접 연결하고 다른 한 쌍은 교차 연결하여 두 개의 차동 발진기에서 서로 직교위상 차이를 가지는 신호를 발생시키는데 연 결 트랜지스터를 사용하는 방법에 따라 소모되는 전력과 위상잡음을 낮게 할 수 있다. 또한, 발진기 내에 흐르는 전류를 일정하게 해주기 위해 연결하는 전류원의 사용 방법에 따라 위상잡음을 낮게 할 수도 있다.
이러한 통상의 4위상 전압 제어 발진기(QVCO)는 도 1 및 도 2에 도시된 바와 같이 연결 트랜지스터의 연결 방법에 따라 두 가지로 구분할 수 있다.
도 1은 일반적인 4위상 전압 제어 발진기의 일 예를 개략적으로 나타낸 회로도이다{참조문헌: ISSCC1996, "A 900MHz CMOS LC-oscillator with quadrature outputs", A.Rofougaran, J.Rael, M.Rofougaran, A.A.Abidi, 1996, 392-393p}.
도 1을 참조하면, 제어 전압(VC1 및 VC2)에 대응하여 발진 신호의 주파수를 제어하기 위해 제1 내지 제4 인덕터(L1 내지 L4)와 제1 내지 제4 커패시터(C1 내지 C4)로 이루어진 제1 및 제2 발진회로(OC1 및 OC2)와, 상기 발진 신호를 지속시키는 상보형의 제1 내지 제4 스위칭 트랜지스터(M1 내지 M4)와, 제1 내지 제4 스위칭 트랜지스터(M1 내지 M4)에 각각 병렬 연결되어 직교 위상을 발생하는 제5 내지 제8 연결 트랜지스터(M5 내지 M8), 그리고 발진기에 일정한 크기의 전류를 공급하는 제1 및 제2 전류원(I1 및 I2)으로 구성되어 있다.
그러나, 이러한 종래의 4위상 전압 제어 발진기는 일반적인 LC 차동 발진기에서 제1 내지 제4 스위칭 트랜지스터(M1 내지 M4)와 병렬로 각각 연결된 제5 내지 제8 연결 트랜지스터(M5 내지 M8)가 추가되어 있기 때문에, 기존의 LC 차동 발진기에 비해 더 많은 전류가 흘러 소모 전력이 증가되는 문제점이 있다.
도 2는 일반적인 4위상 전압 제어 발진기의 다른 예를 개략적으로 나타낸 회로도이다{참조문헌: ISSCC2002, "A low-phase-noise, low phase-error 1.8GHz quadrature CMOS VCO", P.Andreani, 2002, 290-291p}.
도 2를 참조하면, 제어 전압(VC1 및 VC2)에 대응하여 발진 신호의 주파수를 제어하기 위해 제1 내지 제4 인덕터(L1 내지 L4)와 제1 내지 제4 커패시터(C1 내지 C4)로 이루어진 제1 및 제2 발진회로(OC1 및 OC2)와, 상기 발진 신호를 지속시키는 상보형의 제1 내지 제4 스위칭 트랜지스터(M1 내지 M4)와, 제1 내지 제4 스위칭 트랜지스터(M1 내지 M4)에 각각 직렬 연결되어 직교 위상을 발생하는 제5 내지 제8 연결 트랜지스터(M5 내지 M8), 그리고 발진기에 일정한 크기의 전류를 공급하는 제1 및 제2 전류원(I1 및 I2)으로 구성되어 있다.
이러한 종래의 4위상 전압 제어 발진기는 스위칭 트랜지스터에 직렬 연결된 연결 트랜지스터가 캐스코드(cascode) 형태로 구성되어 스위칭 트랜지스터와 연결 트랜지스터 사이에 차단 효과를 가지고 있어 위상잡음 특성이 개선되는 장점이 있고, 또한 추가되는 전류가 발생하지 않아 전력 소모의 증가를 막는 장점이 있다.
그러나, 이와 같이 스위칭 트랜지스터와 직렬로 연결 트랜지스터가 결합되어 전류의 소모가 작고 발생하는 위상잡음도 전술한 도 1의 위상잡음보다 낮은 장점이 있지만, 직렬로 쌓이는 트랜지스터의 양이 증가하여 전압 헤드룸(Voltage Headroom)이 낮아 설계에 어려움이 있을 뿐만 아니라 출력 파형의 진폭이 작은 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 상보형의 스위칭 트랜지스터와 그에 직렬 연결된 연결 트랜지스터를 이용하여 기존 보다 낮은 소모 전력으로 직교위상 발진을 얻을 수 있으며, 기존의 전류원을 제거하고 필터 인덕터를 사용하여 기존 보다 낮은 위상잡음 특성을 얻을 수 있도록 한 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기를 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 일 측면은, 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀 및 위상이 서로 다른 제1 및 제2 직교 위상 신호를 출력하는 제2 지연셀을 포함하는 4위상 전압 제어 발진기에 있어서, 상기 제1 및 제2 지연셀은, 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진회로; 상기 공진회로의 일전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제1 및 제2 트랜지스터; 상기 공진회로의 타전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제3 및 제4 트랜지스터; 상기 제1 및 제2 트랜지스터와 전원 단자의 사이에 각각 직렬 연결되어 직교 위상을 발생하는 제5 및 제6 트랜지스터; 및 상기 제3 및 제4 트랜지스터와 접지 단자의 사이에 직렬 연결되어 위상잡음을 감소시키는 필터 인덕터를 포함하되, 상기 제1 지연셀의 제1 및 제2 출력단의 신호가 상기 제2 지연셀의 상기 제6 및 제5 트랜지스터의 제1 단자에 각각 인가되며, 상기 제2 지연셀의 제1 및 제2 출력단의 신호가 상기 제1 지연셀의 상기 제5 및 제6 트랜지스터의 제1 단자에 각각 인가되는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기를 제공하는 것이다.
여기서, 상기 공진회로는 일전극에 상기 제어 전압이 인가되는 제1 및 제2 가변 커패시터와, 상기 제1 및 제2 가변 커패시터의 타전극 간에 직렬 연결되는 제1 및 제2 인덕터를 포함함이 바람직하다.
바람직하게, 상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터로 형성된다.
바람직하게, 상기 제3 및 제4 트랜지스터는 NMOS 트랜지스터로 형성된다.
바람직하게, 상기 제5 및 제6 트랜지스터는 PMOS 트랜지스터로 형성된다.
이상에서 설명한 바와 같은 본 발명의 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기에 따르면, 상보형의 스위칭 트랜지스터와 그에 직렬 연결된 연결 트랜지스터를 이용해 기존 보다 낮은 소모 전력으로 직교위상 발진을 얻을 수 있을 뿐만 아니라 기존의 전류원을 제거하고 필터 인덕터를 사용하여 기존 보다 낮은 위상잡음 얻을 수 있으며, 더욱 더 안정적으로 발진하는 신호를 송수신기에 제공할 수 있는 이점이 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러 나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 3은 본 발명의 일 실시예에 따른 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기는, 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀(200) 및 위상이 서로 다른 제1 및 제2 직교 위상 신호를 출력하는 제2 지연셀(300)을 포함하여 이루어진다.
이러한 제1 및 제2 지연셀(200 및 300)은 각각 공진회로(100), 제1 및 제2 트랜지스터(M1 및 M2), 제3 및 제4 트랜지스터(M3 및 M4), 제5 및 제6 트랜지스터(M5 및 M6) 및 필터 인덕터(FL)로 이루어진다.
여기서, 공진회로(100)는 제어 전압에 대응하여 발진 신호의 주파수를 제어하는 역할을 수행하는 것으로서, 제1 및 제2 가변 커패시터(C1 및 C2)와 제1 및 제2 인덕터(L1 및 L2)가 병렬로 연결되어 있다.
이러한 공진회로(100)의 제1 및 제2 가변 커패시터(C1 및 C2)는 일전극이 서로 접속되고, 이 접속점에 제어 전압(Vc)이 인가된다. 또한, 제1 및 제2 가변 커패 시터(C1 및 C2)의 타전극 간에 직렬 연결된 제1 및 제2 인덕터(L1 및 L2)가 연결되어 있다.
제1 및 제2 트랜지스터(M1 및 M2)는 서로 상보적인 특성을 갖도록 상보형의 소자로 형성되며, 공진회로(100)의 일전극에 각각 직렬로 연결되어 발진 신호를 지속시키는 역할을 수행한다.
또한, 상보형의 제1 및 제2 트랜지스터(M1 및 M2)는 각각 게이트(Gate), 소스(Source) 및 드레인(Drain)을 구비한다. 양 제1 및 제2 트랜지스터(M1 및 M2)는 게이트에 인가되는 전압의 크기 및 극성에 따라 드레인으로부터 소스로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다.
이러한 제1 및 제2 트랜지스터(M1 및 M2)는 예컨대, PMOS 트랜지스터로 구현됨이 바람직하지만, 이에 국한하지 않으며, 예컨대, 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 금속 반도체 전계 효과 트랜지스터(MESFET) 등으로 구현될 수도 있다.
제3 및 제4 트랜지스터(M3 및 M4)는 서로 상보적인 특성을 갖도록 상보형의 소자로 형성되며, 공진회로(100)의 타전극에 각각 직렬로 연결되어 발진 신호를 지속시키는 역할을 수행한다.
이러한 제3 및 제4 트랜지스터(M3 및 M4)는 예컨대, NMOS 트랜지스터로 구현 됨이 바람직하지만, 이에 국한하지 않으며, 예컨대, 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 금속 반도체 전계 효과 트랜지스터(MESFET) 등으로 구현될 수도 있다.
제5 및 제6 트랜지스터(M5 및 M6)는 제1 및 제2 트랜지스터(M1 및 M2)와 전원 단자(Vdd)의 사이에 각각 직렬 연결되어 직교 위상을 발생하는 역할을 수행한다. 이러한 제5 및 제6 트랜지스터(M5 및 M6)는 예컨대, PMOS 트랜지스터로 구현됨이 바람직하다.
즉, 연결 트랜지스터인 제5 및 제6 트랜지스터(M5 및 M6)의 소스 단자는 제1 및 제2 트랜지스터(M1 및 M2)의 드레인 단자에 각각 직렬로 연결되어 있으며, 제5 및 제6 트랜지스터(M5 및 M6)의 공통 드레인 단자는 전원 단자(Vdd)에 연결되어 있다.
그리고, 필터 인덕터(FL)는 제3 및 제4 트랜지스터(M3 및 M4)와 접지 단자의 사이에 직렬 연결되어 위상잡음을 감소시키는 역할을 수행한다.
즉, 제3 및 제4 트랜지스터(M3 및 M4)의 공통 소스 단자에 추가된 필터 인덕터(FL)는 스위칭 트랜지스터인 제3 및 제4 트랜지스터(M3 및 M4)에 의한 기생 커패시턴스 성분(Cg)과 함께 발진 주파수의 2차 고조파 성분 주파수에서 높은 임피던스 를 갖게 하여 그 성분이 그라운드(Ground)로 빠지는 것을 방지하여 위상잡음 특성을 높일 수 있는 효과가 있다.
전술한 바와 같은 본 발명의 직교위상 전압 제어 발진기는 상보형의 스위치 트랜지스터와, 직렬로 연결된 연결 트랜지스터를 사용하여 3개의 트랜지스터가 직렬로 쌓이게 되어 직렬로 연결된 추가적인 트랜지스터의 사용을 막고자 전술한 도 1 및 도 2에서 사용된 전류원을 제거하였다.
이를 통해 발생할 수 있는 전압 헤드룸(Voltage Headroom) 문제를 해결할 수 있으며, 발생하는 신호의 진폭을 크게 할 수 있는 장점이 있다. 또한, 제거된 전류원은 발진기의 위상잡음에 영향을 주는 큰 잡음원 중 하나로 이것을 제거함으로써, 발진기의 1/f3 위상잡음에 가장 큰 영향을 주는 상향 전환되는 플리커잡음(Flicker Noise)을 상당량 제거할 수 있는 효과가 있다.
즉, 발진기의 큰 잡음원 중 하나인 전류원을 제거하고 이로 인해 발생할 수 있는 입력 전압의 변동으로 인한 입력 전류의 변화는 캐스코드(cascode) 형태로 직렬 연결된 연결 트랜지스터에 의해 줄일 수 있으며, 제3 및 제4 트랜지스터(M3 및 M4)의 공통 소스 단자에 추가된 필터 인덕터(FL)도 전압 강하 없는 전류원의 역할을 수행한다.
또한, 제3 및 제4 트랜지스터(M3 및 M4)의 공통 소스 단자에는 스위칭 트랜지스터로 인한 기생 커패시턴스(Cg) 성분이 발생하게 되는데, 이것은 추가되는 필터 인덕터(FL)와 함께 발진하는 주파수의 두 번째 고조파 성분의 주파수에 높은 임 피던스를 형성하게 하여 그라운드를 통해 빠져나가는 것을 막아 위상잡음 성분을 높여주는 효과가 있다.
전술한 바와 같이 구성된 제1 지연셀(200)의 출력 신호(I+, I-)가 제2 지연셀(300)에 입력되고, 제2 지연셀(300)의 출력 신호(Q+, Q-)가 제1 지연셀(200)에 입력된다.
구체적으로, 제1 지연셀(200)의 출력 신호(I+, I-)는 제2 지연셀(300)의 제6 및 제5 트랜지스터(M6 및 M5)의 게이트 단자에 각각 인가되며, 제2 지연셀(300)의 출력 신호(Q+, Q-)는 제1 지연셀(200)의 제5 및 제6 트랜지스터(M5 및 M6)의 게이트 단자에 각각 인가된다.
이러한 제1 및 제2 지연셀(200 및 300)은 각각 90°의 위상 차를 가지는 네 개의 출력 신호(I+, I-, Q+, Q-)를 생성할 수 있다.
한편, 상기와 같은 4위상 전압 제어 발진기를 신호 송수신기에서 국부 발진 신호를 생성하는 국부 발진기(Local Oscillator)에 사용할 수 있다.
전술한 본 발명에 따른 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
도 1은 일반적인 4위상 전압 제어 발진기의 일 예를 개략적으로 나타낸 회로도.
도 2는 일반적인 4위상 전압 제어 발진기의 다른 예를 개략적으로 나타낸 회로도.
도 3은 본 발명의 일 실시예에 따른 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기를 설명하기 위한 회로도.

Claims (5)

  1. 위상이 서로 다른 제1 및 제2 동위상 신호를 출력하는 제1 지연셀 및 위상이 서로 다른 제1 및 제2 직교 위상 신호를 출력하는 제2 지연셀을 포함하는 4위상 전압 제어 발진기에 있어서,
    상기 제1 및 제2 지연셀은,
    제어 전압에 대응하여 발진 신호의 주파수를 제어하는 공진회로;
    상기 공진회로의 일전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제1 및 제2 트랜지스터;
    상기 공진회로의 타전극에 각각 직렬 연결되어 발진 신호를 지속시키는 상보형의 제3 및 제4 트랜지스터;
    상기 제1 및 제2 트랜지스터와 전원 단자의 사이에 각각 직렬 연결되어 직교 위상을 발생하는 제5 및 제6 트랜지스터; 및
    상기 제3 및 제4 트랜지스터와 접지 단자의 사이에 직렬 연결되어 위상잡음을 감소시키는 필터 인덕터를 포함하되,
    상기 제1 지연셀의 제1 및 제2 출력단의 신호가 상기 제2 지연셀의 상기 제6 및 제5 트랜지스터의 제1 단자에 각각 인가되며, 상기 제2 지연셀의 제1 및 제2 출력단의 신호가 상기 제1 지연셀의 상기 제5 및 제6 트랜지스터의 제1 단자에 각각 인가되는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기.
  2. 제1 항에 있어서,
    상기 공진회로는 일전극에 상기 제어 전압이 인가되는 제1 및 제2 가변 커패시터와, 상기 제1 및 제2 가변 커패시터의 타전극 간에 직렬 연결되는 제1 및 제2 인덕터를 포함하는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기.
  3. 제1 항에 있어서,
    상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터로 형성되는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기.
  4. 제1 항에 있어서,
    상기 제3 및 제4 트랜지스터는 NMOS 트랜지스터로 형성되는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기.
  5. 제1 항에 있어서,
    상기 제5 및 제6 트랜지스터는 PMOS 트랜지스터로 형성되는 것을 특징으로 하는 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기.
KR1020070106712A 2007-10-23 2007-10-23 저 전력 저 위상잡음 특성을 갖는 4위상 전압 제어 발진기 KR100884114B1 (ko)

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