KR100870326B1 - Method for forming hard mask pattern in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것으로, 제1 포토 레지스트막의 노광 공정 및 실릴레이션 공정을 진행하고 제1 포토 레지스트막 상에 제2 포토 레지스트막을 코팅하고 노광 및 현상 공정을 진행하여 제2 포토 레지스트 패턴을 형성한 후, 식각 공정을 실시하여 제1 포토 레지스터 패턴을 형성함으로써, 미세한 하드 마스크 패턴을 형성할 수 있는 반도체 소자의 하드 마스크 패턴 형성 방법을 제공하는 데 있다.The present invention relates to a method for forming a hard mask pattern of a semiconductor device. The present invention relates to a process of exposing and silencing a first photoresist film, coating a second photoresist film on the first photoresist film, and performing an exposure and development process. After forming the second photoresist pattern, an etching process is performed to form the first photoresist pattern, thereby providing a hard mask pattern formation method of a semiconductor device capable of forming a fine hard mask pattern.

실릴레이션, 포토 레지스트, 하드 마스크 Silylation, photoresist, hard mask

Description

반도체 소자의 하드 마스크 패턴 형성방법{Method for forming hard mask pattern in semiconductor device}Method for forming hard mask pattern in semiconductor device

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a method of forming a hard mask pattern of a semiconductor device according to the related art.

도 2 내지 7는 본 발명의 일실시 예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 7 are cross-sectional views of devices for describing a method of forming a hard mask pattern of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 터널 절연막100 semiconductor substrate 101 tunnel insulating film

102 : 플로팅 게이트용 도전막 103 : 유전체막102 conductive film for floating gate 103 dielectric film

104 : 콘트롤 게이트용 도전막 105 : 콘트롤 게이트용 금속층104: conductive film for control gate 105: metal layer for control gate

106 : 하드 마스크막 107 : 제1 절연막106: hard mask film 107: first insulating film

108 : 제1 반사 방지막 109 : 제2 절연막108: first antireflection film 109: second insulating film

110 : 제1 포토 레지스트막 110A : 제1 포토 레지스트 패턴110: first photoresist film 110A: first photoresist pattern

111 : 제2 반사 방지막 112 : 제2 포토 레지스트 패턴111 second antireflection film 112 second photoresist pattern

113 : 제1 보조 패턴 114 : 제2 보조 패턴113: first auxiliary pattern 114: second auxiliary pattern

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 하드 마스크 패턴을 형성하기 위한 반도체 소자의 하드 마스크 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a hard mask pattern of a semiconductor device for forming a hard mask pattern having a pitch less than or equal to the resolution capability of an exposure apparatus.

반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.The minimum pitch of the pattern formed in the photolithography process using light during the manufacturing process of the semiconductor element is determined according to the wavelength of the exposure light used in the exposure apparatus. Therefore, in the present situation in which high integration of semiconductor devices is accelerated, light having a shorter wavelength than that of currently used light must be used to form a pattern of smaller pitch. For this purpose, it is preferable to use X-rays or E-beams, but due to technical problems and productivity, they are still at the laboratory level. Accordingly, a double exposure etching technique (DEET) has been proposed.

도 1a 내지 도 1c는 이중 노광 식각 기술을 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 식각 대상층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 식각 대상층(11)을 식각한다. 식각된 식각 대상층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.1A to 1C are cross-sectional views illustrating a double exposure etching technique, in which a first photoresist PR1 is coated on a semiconductor substrate 10 having an etching target layer 11 and exposed and exposed as shown in FIG. 1A. After the first photoresist PR1 is patterned by the development process, the etch target layer 11 is etched using the patterned first photoresist PR1 as a mask. The line width of the etched target layer 11 is 150 nm and the space width is 50 nm.

이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 식각 대상층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.Subsequently, after the first photoresist PR1 is removed and the second photoresist PR2 is applied to the entire structure, as shown in FIG. 1B, a portion of the etching target layer 11 is exposed to the exposure and development process. The second photoresist PR2 is patterned.

이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 식각 대상층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.Subsequently, as shown in FIG. 1C, the etching target layer 11 is re-etched using the patterned second photoresist PR2 as a mask to form a final pattern having a line and space width of 50 nm, and then the second photoresist ( PR2) is removed.

전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 최종 패턴의 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다. In the above-described double exposure etching technique, the overlay accuracy in the second photoresist PR2 exposure process is directly connected to the CD (Critical Dimension) variation of the final pattern. In fact, the overlapping accuracy of the exposure equipment is difficult to control the CD pattern of the final pattern because it is difficult to control less than 10nm, it is also difficult to control OPC (Optical Proximity Correction) by the circuit separation according to the double exposure.

본 발명이 이루고자 하는 기술적 과제는 제1 포토 레지스트막의 노광 공정 및 실릴레이션 공정을 진행하고 제1 포토 레지스트막 상에 제2 포토 레지스트막을 코팅하고 노광 및 현상 공정을 진행하여 제2 포토 레지스트 패턴을 형성한 후, 식각 공정을 실시하여 제1 포토 레지스터 패턴을 형성함으로써, 미세한 하드 마스크 패턴을 형성할 수 있는 반도체 소자의 하드 마스크 패턴 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a second photoresist pattern by performing an exposure process and a silicide process of a first photoresist film, coating a second photoresist film on the first photoresist film, and performing an exposure and development process. After that, an etching process is performed to form a first photoresist pattern, thereby providing a hard mask pattern forming method of a semiconductor device capable of forming a fine hard mask pattern.

본 발명의 일실시 예에 따른 반도체 소자의 하드 마스크 형성 방법은 식각 대상층이 형성된 반도체 기판 상에 하드 마스크막을 형성하는 단계와, 상기 하드 마스크를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막상에 포토 레지스트막을 코팅한 후, 노광 공정을 실시하여 노광 영역을 형성하는 단계와, 베이크 공정 및 실릴레이션 공정을 실시하여 패턴 형성 영역을 선택적으로 실릴레이션 시키는 단계와, 상기 포토 레지스트막 상에 제1 포토 레지스트 패턴을 형성하는 단계와, 식각 공정을 실시하여 상기 실릴레이션된 노광 영역과 상기 제1 포토 레지스트 패턴 하부 영역을 제외한 상기 제1 포토 레지스트막을 식각하여 제2 포토 레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토 레지스트 패턴을 이용한 식각 공정으로 상기 절연막, 및 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계, 및 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 피 식각층을 식각하는 단계를 포함한다.In another embodiment, a hard mask forming method of a semiconductor device includes forming a hard mask film on a semiconductor substrate on which an etch target layer is formed, forming an insulating film on an entire structure including the hard mask, and insulating the Coating a photoresist film on the film, and then performing an exposure process to form an exposure region; and performing a baking process and a sililation process to selectively siliculate the pattern formation region; Forming a second photoresist pattern by etching the first photoresist layer except for the silicated exposure area and the lower portion of the first photoresist pattern by performing an etching process; The insulation by an etching process using the first and second photoresist patterns Forming a hard mask pattern by etching the film, the hard mask layer, and etching the etched layer by an etching process using the hard mask pattern.

상기 절연막은 비정질 카본막과 폴리 실리콘막이 순차적으로 적층된 이중막으로 형성하며, 상기 비정질 카본막은 1500 내지 2500Å의 두께로 형성하고, 상기 폴리 실리콘막은 200 내지 400Å의 두께로 형성한다.The insulating film is formed of a double film in which an amorphous carbon film and a polysilicon film are sequentially stacked, the amorphous carbon film is formed to a thickness of 1500 to 2500 GPa, and the polysilicon film is formed to a thickness of 200 to 400 GPa.

상기 베이크 공정은 23℃ 내지 300℃의 온도 범위에서 실시하며, 상기 실릴레이션 공정은 HMDS(Hexa-Methyl-Di Silazane), TMDS(Tetra-Methyl-Di Silazane) BDMAMS (Bis-Di-Methyl-Amino-Methyl-Silane)를 사용하여 실시한다.The baking process is carried out in a temperature range of 23 ℃ to 300 ℃, the silylation process is Hexa-Methyl-Di Silazane (HMDS), Tetra-Methyl-Di Silazane (TMDS) BDMAMS (Bis-Di-Methyl-Amino- Methyl-Silane).

상기 제1 포토 레지스트 패턴은 상기 실릴레이션된 상기 노광 영역 사이의 비노광된 상기 포토 레지스트막 상에 형성한다.The first photoresist pattern is formed on the unexposed photoresist film between the silylated exposure areas.

상기 절연막은 상기 비정질 카본막과 상기 폴리 실리콘막 사이에 형성된 SiON막을 더 포함하며, 상기 SiON막은 200 내지 400Å의 두께로 형성한다.The insulating film further includes a SiON film formed between the amorphous carbon film and the polysilicon film, wherein the SiON film is formed to a thickness of 200 to 400 kPa.

상기 식각 공정은 O2 또는 SO2를 이용한 건식 식각 공정으로 실시한다.The etching process is performed by a dry etching process using O 2 or SO 2 .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 하드 마스크 형성 방법을 설명하기 위한 소자의 단면도이다. 본 발명의 일실시 예에서는 보다 구체적인 예를 들어 설명하기 위하여 플래시 메모리 소자의 게이트 패턴을 형성하기 위한 하드 마스크 형성 방법을 예를 들어 설명하도록 한다.2 to 7 are cross-sectional views of devices for describing a method of forming a hard mask of a semiconductor device according to an embodiment of the present invention. In an embodiment of the present invention, a hard mask forming method for forming a gate pattern of a flash memory device will be described by way of example in order to describe the present invention in more detail.

도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 콘트롤 게이트용 금속층(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다. 하드 마스크막(106)은 2000 내지 3000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크막(106)은 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 2, a tunnel insulating film 101, a floating gate conductive film 102, a dielectric film 103, a control gate conductive film 104, and a control gate metal layer 105 are formed on a semiconductor substrate 100. And the hard mask film 106 are sequentially formed. The hard mask film 106 is preferably formed to a thickness of 2000 to 3000 mW. The hard mask film 106 is preferably formed of a nitride film.

이 후, 하드 마스크막(106) 상에 식각 마스크용 제1 절연막(107), 제1 반사 방지막(108), 및 제2 절연막(109)을 순차적으로 적층하여 형성한다. 제1 절연막(107)은 비정질 카본막으로 형성하는 것이 바람직하다. 제1 절연막(107)은 1500 내지 2500Å의 두께로 형성하는 것이 바람직하다. 제1 반사 방지막(108)은 SiON막으로 형성하는 것이 바람직하다. 제1 반사 방지막(108)은 200 내지 400Å의 두께로 형성하는 것이 바람직하다. 제2 절연막(109)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제2 절연막(109)은 200 내지 400Å의 두께로 형성하는 것이 바람직하다.Thereafter, the first insulating film 107, the first antireflection film 108, and the second insulating film 109 for an etching mask are sequentially stacked on the hard mask film 106. The first insulating film 107 is preferably formed of an amorphous carbon film. The first insulating film 107 is preferably formed to a thickness of 1500 to 2500 kPa. The first antireflection film 108 is preferably formed of a SiON film. The first anti-reflection film 108 is preferably formed to a thickness of 200 to 400 kPa. The second insulating film 109 is preferably formed of a polysilicon film. The second insulating film 109 is preferably formed to a thickness of 200 to 400 kPa.

이 후, 제2 절연막(109)을 포함한 전체 구조 상에 제1 포토 레지스트막(110)을 코팅하여 형성한다. 제1 포토 레지스트막(110)은 500 내지 1000Å의 두께로 형성하는 것이 바람직하다.Thereafter, the first photoresist film 110 is coated on the entire structure including the second insulating film 109. The first photoresist film 110 is preferably formed to a thickness of 500 to 1000 kPa.

도 3을 참조하면, 노광 공정을 실시하여 제1 포토 레지스트막(110)의 패턴 형성 영역(110A)을 노광시킨다. 이 후, 베이크(bake) 공정을 실시하여 노광되지 않은 영역 즉, 패턴 형성 영역(110A)을 제외한 제1 포토 레지스트막(110)은 교차결합(cross-linking)이 발생한다. 베이크 공정은 23℃ 내지 300℃의 온도 범위에서 실시하는 것이 바람직하다.Referring to FIG. 3, an exposure process is performed to expose the pattern formation region 110A of the first photoresist film 110. Subsequently, cross-linking occurs in the first photoresist film 110 except for the unexposed regions, that is, the pattern formation region 110A, by performing a bake process. It is preferable to perform a baking process in the temperature range of 23 degreeC-300 degreeC.

이 후, Si가 주입된 실릴화제(silylation agent)를 이용하여 실릴레이션 공정을 실시한다. 실릴레이션 공정은 HMDS(Hexa-Methyl-Di Silazane), TMDS(Tetra-Methyl-Di Silazane) BDMAMS (Bis-Di-Methyl-Amino-Methyl-Silane)를 사용하여 실시하는 것이 바람직하다. 이는 후속 식각 공정에서 O2 식각공정시 Si와 치환반응하여 SiO2로 산화하여 안정된 결합하게 된다.Thereafter, a silylation process is performed using a silylation agent injected with Si. The silylation process is preferably performed using Hexa-Methyl-Di Silazane (HMDS) or Tetra-Methyl-Di Silazane (TMDS) BDMAMS (Bis-Di-Methyl-Amino-Methyl-Silane). In the subsequent etching process, the substitution reaction with Si during the O 2 etching process results in oxidation of SiO 2 and stable bonding.

이때 노광되지 않은 부분은 베이크 공정시 교차 결합이 일어나 Si가 주입되지 않아 실릴레이션이 되지 않고, 노광된 부분만 실릴레이션된다. At this time, the unexposed part is cross-linked during the baking process so that Si is not injected and thus no sillation is performed, and only the exposed part is silylated.

이 후, 제1 포토 레지스트막(110)을 포함한 전체 구조 상에 제2 반사 방지막(111)을 형성한다. 제2 반사 방지막(111)을 포함한 전체 구조 상에 제2 포토 레지스트막을 코팅한 후 노광 및 현상 공정을 실시하여 제2 포토 레지스트 패턴(112)을 형성한다. 제2 포토 레지스트 패턴(112)은 1000 내지 1500Å의 두께로 형성하는 것이 바람직하다. 제2 포토 레지스트 패턴(112)은 실릴레이션된 영역(110A)들 사이의 공간 중간 영역 상에 형성되는 것이 바람직하다.Thereafter, the second antireflection film 111 is formed on the entire structure including the first photoresist film 110. After the second photoresist film is coated on the entire structure including the second antireflection film 111, an exposure and development process is performed to form the second photoresist pattern 112. The second photoresist pattern 112 is preferably formed to a thickness of 1000 to 1500 kPa. The second photoresist pattern 112 is preferably formed on a space intermediate region between the silylated regions 110A.

도 4를 참조하면, 제2 포토 레지스트 패턴(112)을 이용한 식각 공정을 실시하여 노출된 제2 반사 방지막(111) 및 제1 포토 레지스트막을 순차적으로 식각하여 제1 포토 레지스트 패턴(110A)을 형성한다. 제1 포토 레지스트 패턴(110A)은 단차가 없는 상태에서 형성되므로 해상도에 관계 없이 양호한 패턴으로 형성된다. 상기 식각 공정은 O2 또는 SO2를 이용하여 실시하는 것이 바람직하다. 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 식각 공정시 O2에 의해 실릴레이션된 영역의 제1 포토 레지스트 패턴(110A)은 산화되고, 그 외의 지역은 식각 된다. 좀더 상세하게는 실릴레이션된 영역의 제1 포토 레지스트 패턴(110A)은 산화되어 SiO2로 변환되고, 동시에 그외의 지역은 포토 레지스트막의 카본 성분으로 인하여 CO2로 변환되어 식각 선택비가 증가하여 안정된 식각 공정을 실시할 수 있다. 이로 인하여 패턴들의 폭 및 패턴 간의 거리가 45 내지 55nm 정도의 집적화된 미세 패턴을 형성할 수 있다.Referring to FIG. 4, an etching process using the second photoresist pattern 112 is performed to sequentially etch the exposed second anti-reflection film 111 and the first photoresist film to form a first photoresist pattern 110A. do. Since the first photoresist pattern 110A is formed without a step, the first photoresist pattern 110A is formed in a good pattern regardless of the resolution. The etching step is preferably carried out using O 2 or SO 2 . It is preferable to perform an etching process by a dry etching process. During the etching process, the first photoresist pattern 110A of the region silylated by O 2 is oxidized, and the other regions are etched. More specifically, the first photoresist pattern 110A of the silylated region is oxidized to be converted into SiO 2 , and the other regions are converted to CO 2 due to the carbon component of the photoresist film, thereby increasing the etching selectivity, thereby providing stable etching. The process can be carried out. As a result, an integrated fine pattern having a width of the patterns and a distance between the patterns of about 45 to 55 nm may be formed.

도 5를 참조하면, 제1 포토 레지스트 패턴(110A) 및 제2 포토 레지스트 패턴(112)을 이용한 식각 공정을 실시하여 제2 절연막(109) 및 제1 반사 방지막(108)을 순차적으로 식각하여 제1 보조 패턴(113; 110, 109, 108) 및 제2 보조 패턴(114; 110A, 109, 108)을 형성한다.Referring to FIG. 5, an etching process using the first photoresist pattern 110A and the second photoresist pattern 112 is performed to sequentially etch the second insulating film 109 and the first anti-reflection film 108. First auxiliary patterns 113 (110; 109 and 108) and second auxiliary patterns 114 (110A, 109 and 108) are formed.

도 6을 참조하면, 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 이용한 식각 공정을 실시하여 제1 절연막(107)을 식각한다.Referring to FIG. 6, the first insulating layer 107 is etched by performing an etching process using the first auxiliary pattern and the second auxiliary pattern as an etching mask.

도 7을 참조하면, 패터닝된 제1 절연막(107)을 이용한 식각 공정을 실시하여 하드 마스크막을 패터닝하여 게이트 패턴 식각용 하드 마스크 패턴(106)을 형성한다. 이 후, 하드 마스크 패턴(106)을 이용한 식각 공정을 실시하여 콘트롤 게이트용 금속층(105)콘트롤 게이트용 도전막(104),유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 순차적으로 식각하여 게이트 패턴을 형성한다.Referring to FIG. 7, a hard mask layer is patterned by performing an etching process using the patterned first insulating layer 107 to form a hard mask pattern 106 for etching a gate pattern. Thereafter, an etching process using the hard mask pattern 106 is performed to control the metal layer 105 for the control gate, the conductive film 104 for the control gate, the dielectric film 103, the conductive film 102 for the floating gate, and the tunnel insulating film. The 101 is sequentially etched to form a gate pattern.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 제1 포토 레지스트막의 노광 공정 및 실릴레이션 공정을 진행하고 제1 포토 레지스트막 상에 제2 포토 레지스트막을 코팅하고 노광 및 현상 공정을 진행하여 제2 포토 레지스트 패턴을 형성한 후, 식각 공정을 실시하여 제1 포토 레지스터 패턴을 형성함으로써, 미세한 하드 마스크 패턴을 형성할 수 있다.According to an embodiment of the present invention, the exposure process and the silicide process of the first photoresist film are performed, the second photoresist film is coated on the first photoresist film, and the exposure and development processes are performed to obtain the second photoresist pattern. After the formation, the etching process may be performed to form the first photoresist pattern, thereby forming a fine hard mask pattern.

Claims (11)

하드 마스크막이 형성된 반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate on which the hard mask film is formed; 상기 절연막상에 포토 레지스트막을 코팅한 후, 노광 공정을 실시하여 노광 영역을 형성하는 단계;Coating a photoresist film on the insulating film, and then performing an exposure process to form an exposure area; 베이크 공정을 실시하여 상기 노광 영역을 제외한 상기 포토 레지스트막을 교차결합시키는 단계;Performing a baking process to crosslink the photoresist film except for the exposure area; 실릴레이션 공정을 실시하여 상기 노광 영역을 실릴레이션시키는 단계;Performing a sillation process to silicify the exposure area; 상기 포토 레지스트막 상에 제1 포토 레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern on the photoresist film; 식각 공정을 실시하여 상기 포토 레지스트막을 식각하여 제2 포토 레지스트 패턴을 형성하는 단계; 및Performing an etching process to etch the photoresist film to form a second photoresist pattern; And 상기 제1 및 제2 포토 레지스트 패턴을 이용하여 상기 절연막 및 상기 하드 마스크막을 순차적으로 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And sequentially etching the insulating film and the hard mask layer by using the first and second photoresist patterns to form a hard mask pattern. 식각 대상층이 형성된 반도체 기판 상에 하드 마스크막을 형성하는 단계;Forming a hard mask layer on the semiconductor substrate on which the etching target layer is formed; 상기 하드 마스크를 포함한 전체 구조 상에 절연막을 형성하는 단계;Forming an insulating film on the entire structure including the hard mask; 상기 절연막상에 포토 레지스트막을 코팅한 후, 노광 공정을 실시하여 노광 영역을 형성하는 단계;Coating a photoresist film on the insulating film, and then performing an exposure process to form an exposure area; 베이크 공정 및 실릴레이션 공정을 실시하여 패턴 형성 영역을 선택적으로 실릴레이션 시키는 단계;Selectively baking the pattern formation region by performing a baking process and a sillation process; 상기 포토 레지스트막 상에 제1 포토 레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern on the photoresist film; 식각 공정을 실시하여 상기 실릴레이션된 노광 영역과 상기 제1 포토 레지스트 패턴 하부 영역을 제외한 상기 제1 포토 레지스트막을 식각하여 제2 포토 레지스트 패턴을 형성하는 단계;Etching to form a second photoresist pattern by etching the first photoresist layer except for the silized exposure region and the lower portion of the first photoresist pattern; 상기 제1 및 제2 포토 레지스트 패턴을 이용한 식각 공정으로 상기 절연막, 및 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern by etching the insulating layer and the hard mask layer by an etching process using the first and second photoresist patterns; And 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 피 식각층을 식각하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.And etching the etched layer by an etching process using the hard mask pattern. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 절연막은 비정질 카본막과 폴리 실리콘막이 순차적으로 적층된 이중막으로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.The insulating film is a hard mask pattern forming method of a semiconductor device formed of a double film in which an amorphous carbon film and a polysilicon film is sequentially stacked. 제 3 항에 있어서,The method of claim 3, wherein 상기 비정질 카본막은 1500 내지 2500Å의 두께로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.The amorphous carbon film is a hard mask pattern forming method of a semiconductor device to form a thickness of 1500 to 2500Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 폴리 실리콘막은 200 내지 400Å의 두께로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.The polysilicon film is a hard mask pattern forming method of a semiconductor device to form a thickness of 200 to 400Å. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 베이크 공정은 23℃ 내지 300℃의 온도 범위에서 실시하는 반도체 소자의 하드 마스크 패턴 형성 방법.The baking process is a hard mask pattern forming method of a semiconductor device performed at a temperature range of 23 ℃ to 300 ℃. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 실릴레이션 공정은 HMDS(Hexa-Methyl-Di Silazane), TMDS(Tetra-Methyl-Di Silazane) BDMAMS (Bis-Di-Methyl-Amino-Methyl-Silane)를 사용하여 실시하는 반도체 소자의 하드 마스크 패턴 형성 방법.The silylation process forms a hard mask pattern of a semiconductor device using HMDS (Hexa-Methyl-Di Silazane) and TMDS (Tetra-Methyl-Di Silazane) BDMAMS (Bis-Di-Methyl-Amino-Methyl-Silane) Way. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 포토 레지스트 패턴은 상기 실릴레이션된 상기 노광 영역 사이의 비노광된 상기 포토 레지스트막 상에 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법. And forming the first photoresist pattern on the unexposed photoresist film between the silylated exposure areas. 제 3 항에 있어서,The method of claim 3, wherein 상기 절연막은 상기 비정질 카본막과 상기 폴리 실리콘막 사이에 형성된 SiON막을 더 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법. And the insulating film further comprises a SiON film formed between the amorphous carbon film and the polysilicon film. 제 9 항에 있어서,The method of claim 9, 상기 SiON막은 200 내지 400Å의 두께로 형성하는 반도체 소자의 하드 마스크 패턴 형성 방법.The SiON film is a hard mask pattern forming method of a semiconductor device to form a thickness of 200 ~ 400Å. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 식각 공정은 O2 또는 SO2를 이용한 건식 식각 공정으로 실시하는 반도체 소자의 하드 마스크 패턴 형성 방법.The etching process is a hard mask pattern forming method of a semiconductor device performed by a dry etching process using O 2 or SO 2 .
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