KR100866384B1 - 동기화 및 데이터 복구 디바이스 - Google Patents

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인피니언 테크놀로지스 아게
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Abstract

본 발명은, 낮은 데이터 밀도를 갖는 고속의 반도체 메모리 모듈들 및/또는 메모리 컨트롤러 모듈들의 일련의 수신기 인터페이스들에서 데이터의 개선된 백워드 식별(backward identification)에 특히 적합한 데이터 스트림내의 데이터 비트들의 클록-동기화된 복구를 위한 동기화 및 데이터 복구 디바이스(SuD)를 제공한다. 동기화 및 데이터 복구 디바이스(SuD)는 샘플링 유닛(11), 데이터 조정 유닛(13), 디지털 모니터링 유닛(14), 위상 록 검출기 유닛(16), 위상 발생기(12), FIR 저역 통과 필터(15) 및 데이터 복구 결정 유닛(17)을 포함한다. 데이터 조정 유닛(13)에서 샘플링 유닛(11)에 의해 샘플링된 값들의 동기화 후, 이들 값들은 이상적인 샘플링 시간에서의 변동들에 대한 보다 큰 톨러런스를 나타내는 FIR 저역 통과 필터 유닛(15)에서 필터링되는데, 그 이유는 식별될 심볼의 샘플 값들에 추가하여 이전의 심볼 및 이후의 심볼의 샘플 값들을 이용하기 때문이다.

Description

동기화 및 데이터 복구 디바이스{Synchronization and data recovery device}
이하, 본 발명에 따른 동기화 및 데이터 복구 디바이스의 상기의 또한 또 다른 유익한 특징들은, 도면을 참조하여, 바람직한 예시적인 실시예 및 그 선택적인 변형예를 설명함으로써 보다 상세히 설명될 것이다.
도 1은 본 발명에 따른 동기화 및 데이터 복구 디바이스의 개략적인 기능적 블록도;
도 2는 입력 측에 적용된 일련의(serial) 데이터 스트림(data stream)이 샘플링되고, 샘플링 시간들이 록-인 상태(locked-in state)에 대응하는 방식을 개략적으로 도시하는 도면;
도 3은 클록 위상(clock phase)에 대해 샘플링 유닛에서 샘플링된 값들의 동기화를 예시하는 신호 타이밍 다이어그램을 개략적으로 도시하는 도면;
도 4는 심볼 결정-생성(symbol decision-making)을 위해 리던던트(redundant) 샘플 값을 이용하는, 즉, 식별(identify)될 심볼의 샘플 값들에 추가하여 이전의 심볼 및 이후의 심볼의 샘플 값들을 추가적으로 이용하는 FIR 저역 통과 필터 유닛의 함수(function)를 그래프의 형태로 나타낸 도면;
도 5a는 FIR 저역 통과 필터 유닛의 필터 계수(filter coefficient)에 대응 하는 디락 임펄스(dirac impulse)들의 진폭을 이용하여 FIR 저역 통과 필터 유닛의 임펄스 응답을 그래프의 형태로 나타낸 도면;
도 5b는 FIR 저역 통과 필터 유닛의 진폭 주파수 응답을 그래프의 형태로 나타낸 도면;
도 5c는 FIR 저역 통과 필터 유닛에 대한 폴 제로 스키임(pole zero scheme)을 그래프의 형태로 나타낸 도면;
도 6은 FIR 저역 통과 필터 유닛의 이용의 주요한 장점을 설명하기 위해서, 좌측으로 또한 우측으로 최적의 타임 윈도우(time window)로부터 심볼이 배회(wander)하는 경우의 관계를 그래프의 형태로 나타낸 도면;
도 7은 샘플 값들을 클록 플레인(clock plane)으로 컨버트(convert)하는 다운스트림(downstream) 데이터 조정 유닛을 갖는 샘플링 유닛의 예시적인 실시예의 개략적인 블록도;
도 8은 데이터 스트림이 짝수 성분(even-numbered component) 및 홀수 성분(odd-numbered component)으로 하위분할(subdivide)되고, 임시로 저장된 데이터가 데이터 복구 결정 유닛(data recovery decision unit)내의 결정 값과 비교되는, 다운스트림 데이터 복구 결정 회로를 갖는 FIR 저역 통과 필터 유닛의 예시적인 실시예의 개략적인 블록도;
도 9는 DRAM 메모리 모듈의 수신 인터페이스(reception interface)에 있어서, 본 발명에 따른 동기화 및 데이터 복구 디바이스의 위치를 예시하는 DRAM 메모리 모듈의 개략적인 블록도이다.
참조 부호 목록
11 샘플링 유닛
12 위상 발생기(phase generator)
13 데이터 조정 유닛
14 디지털 모니터링 유닛
15 FIR 저역 통과 필터 유닛
16 위상 록 유닛(phase lock unit)
17 데이터 복구 결정 유닛
111 내지 118 래치(latch)들
151 내지 154 레지스터 스테이지(register stage)들
155, 156 FIR 필터들
171 비교기
172 레지스터 스테이지
clk 동기화된 클록 신호
clk_hr_ref 기준 클록
ctr 적분기에 대한 계수들을 프로그래밍하는 신호
PH_ctr 위상 센트링(phase centring)
data_in, data0, data1, data2 입력 데이터 스트림
data_out, data_even, data_odd 출력 데이터 스트림
smp_ph_0 내지 smp_ph_n 샘플링 위상 신호들
smp 샘플 값들
Fd, Fd_even, Fd_odd 필터링된 데이터
LCK_out 록-인 상태에 대한 위상 록 검출기 유닛
(phase lock detector unit)의 식별 신호
a0m 내지 a0m +6 필터 계수들
clr_n 리셋 신호(reset signal)
FIR 유한 인펄스 응답 필터
본 발명은, 데이터 스트림내의, 특히 고속의 반도체 메모리 및/또는 메모리 컨트롤러 모듈들에서의 수신기 인터페이스 회로(receiver interface circuit)내의 데이터 비트들의 클록-동기화된 복구(clock-synchronized recovery)를 위한 동기화 및 데이터 복구 디바이스에 관한 것이다.
물리적 인터페이스(physical interface)(I/O 인터페이스)당 데이터 속도들이 향후의 메모리 모듈들 및/또는 메모리 컨트롤러 모듈들에서 상승될 것이기 때문에, 전송 채널(transmission channel)내의 가변성(variance)들이 심볼 기간(symbol duration)의 절반보다 더 큰 지연 시간 차이(delay time difference)들을 유도하는 시스템들에서, 데이터의 샘플링(sampling)을 위한 샘플링 시간의 최적화, 컨트롤 및 어드레스 신호(address signal)들이 요구될 것이다.
종래의 기술, "타이밍 복구(Timing Recovery)"의 경우, 신호(간명함을 위해, 본 명세서에서 데이터 신호라고 언급됨)에 대한 최적의 샘플링 시간은 위상 평가 방법(phase estimation method)을 통해 록-인(lock in)된다. 이전의 DRAM 모듈들에서, 이들과 같은 기술들은 비통상적(unusual)이었으며, 그 대신에, 클록-동기적 계면(clock-synchronous interface)들이 사용되었다. 하지만, 이들은 지연 시간들이 클록 및/또는 샘플링 버스트(sampling burst) 사이에서 결정된다는 근본적인 전제조건(fundamental precondition)을 필요로 한다. 데이터 신호와 샘플링 클록간의 시간 관계에서의 잔여 가변성들은, 클록-동기적 방법을 이용하는 경우, 가상적으로(virtually) 무시할만하다.
본 발명의 목적은, 고속의 반도체 메모리 및/또는 메모리 컨트롤러 모듈들에서 유익하게 사용될 수 있는 동기화 및 데이터 복구 디바이스를 제공하고, 개선된 데이터 복구를 갖는 심볼 클록 동기화(symbol clock synchronization)를 허용하며, 전력 소비 및 로버스트니스(robustness)에 관해, 고속의 반도체 메모리 모듈들 및/또는 메모리 컨트롤러 모듈들의 특별한 특징(special feature)들을 고려하는 것이다.
이 목적은 청구항들에 따라 달성된다.
본 발명의 주요한 일 실시형태에 따르면, 데이터 스트림, 특히 고속의 반도체 및/또는 메모리 컨트롤러 모듈들에서의 수신기 인터페이스 회로내의 데이터 비 트들의 클록-동기화된 복구를 위해 상기의 목적을 달성하는 동기화 및 데이터 복구 디바이스(SuD)는 다음과 같이 특성화된다:
- 샘플링 유닛을 구비하고, 상기 샘플링 유닛은 그것에 공급된 기준 클록(reference clock)으로부터 그것에 연결된 위상 발생기에 의해 생성된 복수의 샘플 위상들에 의해 그것에 적용된 일련의 데이터 스트림을 샘플링하도록 또한 대응하는 샘플 값들 및 그로부터 유도된 클록 신호를 방출(emit)하도록 설계되며;
- 데이터 조정 유닛을 구비하고, 상기 데이터 조정 유닛은 상기 샘플링 유닛으로부터 다운스트림에 연결되(connected downstream)며 상기 샘플링 유닛에 의해 생성된 상기 샘플 값들을 수신하고 상기 클록 신호의 클록 위상에 대해 동기화되며;
- FIR 저역 통과 필터 유닛을 구비하며, 상기 FIR 저역 통과 필터 유닛은 상기 데이터 조정 유닛으로부터 다운스트림에 연결되고 그것으로부터 상기 샘플 값들 및 그것에 대해 동기화된 상기 클록 신호를 수신하며, 필터 계수들로 가중(weight)되고 현재 심볼(present symbol)을 결정하기 위해서 가중된 샘플 값들 및 이 바로 이전에 샘플링된 심볼 및 이 이후에 샘플링된 심볼의 샘플 값들을 이용하고, 이로부터 데이터 워드(data word)를 형성하며; 및
- 데이터 복구 결정 유닛을 구비하고, 상기 데이터 복구 결정 유닛은 동기화된 클록 신호 및 상기 필터 유닛으로부터 방출된 상기 데이터 워드를 수신하며, 그들을 결정 임계값과 비교하고, 비교 결과에 대응하는 복구된 데이터 비트를 생성하며, 레지스터 스테이지에 이를 임시로 저장한다.
바람직한 예시적인 일 실시예에 따르면, SuD는 데이터 조정 유닛으로부터 다운스트림에 연결되고, 데이터 조정 유닛으로부터 데이터-동기화된 샘플 값들 및 클록 신호를 수신하며, 그 샘플 값들의 위상 각도를 검출하고, 위상 오차를 누적(accumulate)하는 디지털 모니터링 유닛(digital monitoring unit)을 구비한다.
더욱이, 바람직한 예시적인 실시예의 경우, 디지털 모니터링 유닛은, SuD의 록-인 상태를 식별(identify)하고 록-인 또는 동기화 상태에 도달했다는 것을 신호화하는(signal) 대응하는 식별 신호를 방출하는, 그것으로부터 다운스트림에 연결된 위상 록 검출기 유닛을 구비할 수 있다.
위상 발생기는 DLL 회로를 구비할 수 있으나, 위상 보간 회로(phase interpolation circuit)의 형태로 되어 있는 것이 바람직하다.
바람직한 예시적인 실시예에서, FIR 저역 통과 필터 유닛은, 버스 폭(bus width)에 의존하며 그 각각에서 샘플 값들의 짝수 및 홀수 성분이 클록 신호와 동기화되어 임시로 저장되는 레지스터 폭(register width)을 갖는 복수의 레지스터 스테이지를 구비하고, 레지스터 스테이지들에 임시로 저장된 데이터가 FIR 저역 통과-필터의 필터 계수들로 가중되는 가중 디바이스(weighting device)를 구비한다.
더욱이, 데이터 복구 결정 유닛에는 히스테리시스(hysteresis)가 추가적으로 제공될 수 있고, 데이터 복구 결정 유닛의 결정 임계값은 샘플내의 에너지의 평균화(averaging)에 따라 프로그래밍될 수 있으며, 이 평균화 프로세스는 FIR 저역 통과 필터 유닛에 의해 수행된다.
다음의 설명은, 개선된 데이터 복구를 갖는, 본 발명에 따른 동기화 및 데이터 복구 디바이스(짧게는 SuD)의 예시적인 일 실시예를 나타낸다. 본 발명에 따른 SuD는, 일반적으로, 일련의 수신기 인터페이스 회로들, 특히 낮은 데이터 밀도를 갖는 일련의 수신기 인터페이스 회로들에 적합하다.
도 1에서 기능적인 블록도의 형태로 예시되어 있으며, 본 발명에 따른 동기화 및 데이터 복구 디바이스(SuD)의 바람직한 예시적인 실시예는, 샘플링 유닛(11), (주파수의 2배에서 시스템으로부터 유도된 기준 클록(clk_hr_ref)에 기초하여 복수의 샘플링 위상들(smp_ph_x)을 생성하는) 그와 연관된 위상 발생기(12), 상기 샘플링 유닛으로부터 다운스트림에 연결된 데이터 조정 유닛(13), 상기 데이터 조정 유닛(13)으로부터 다운스트림에 연결된 FIR 저역 통과 필터 유닛(15), 및 상기 FIR 저역 통과 필터 유닛(15)으로부터 다운스트림에 연결된 복구 결정 유닛(17)을 포함한다. 나아가, 도 1에 예시된 SuD의 바람직한 예시적인 실시예는 (데이터 조정 유닛(13)으로부터 다운스트림에 연결되며, 계수들이 신호(ctr_i[n:0])로 프로그래밍될 수 있는 적분기를 갖는 루프 필터(loop filter)를 구비한) 디지털 모니터링 유닛(14), 및 상기 디지털 모니터링 유닛(14)으로부터 다운스트림에 연결되고 SuD의 록-인 상태에 관한 메세지를 공급하는 식별 신호(LCK-out)를 방출하는 위상 록 검출기 유닛을 구비한다.
샘플링 유닛(11)은, 도 2에 예시된 바와 같이, 입력 측상의 일련의 데이터 스트림(data_in)을 샘플링한다. 이 경우, 도 2에 예시된 샘플링 시간들은 록-인 상태에 대응한다. 복수의 샘플링 위상들(smp_ph_x)은 샘플링을 위해 기준 클록 (clk_hr_ref)으로부터 생성된다. 록-인 상태에서, 디지털 모니터링 유닛은 위상 발생기(12)에 이 상태를 신호화하는 신호(PH_ctr[z:0])를 생성한다. 이 경우, 위상 발생기(12)는 공지된 기술들, 예컨대 DLL을 이용하여 디자인될 수 있으나, 위상 보간 디바이스의 형태로 되어 있는 것이 바람직하다.
디지털 모니터링 유닛(14)은, 위상 오차를 누적하는 프로그래밍가능한 계수들을 갖는 적분기(어큐뮬레이터(accumulator)) 및 위상 검출기(루프 필터)를 포함하여 이루어진다. 어큐뮬레이터의 계수들은 외부로부터 공급된 신호(ctr_i[n:0])에 기초하여 프로그래밍된다. 디지털 모니터링 유닛(14)내의 어큐뮬레이터 및 위상 검출기의 근본적인 회로 설계는, 본질적으로, ISCAS 2001, M. Ramezani and A. Salama: "An Improved Bang-Bang Phase Detector for Clock and Data Recovery Applications"을 참조한다.
디지털 모니터링 회로(14)로부터 다운스트림에 연결된 위상 록 검출기 유닛(16)은, 록-인 상태를 신호화하는 식별 신호(LCK_out)의 생성에 의해, 시스템이 주어진 톨러런스 임계(tolerance threshold)보다 더 큰 위상 불일치(phase discrepancy)를 식별할 때까지, 컨트롤 유닛이 전체 시스템을 스위치 오프(switch)하도록 허용한다. 컨트롤 알고리즘은 이 상태에서 활성화(activate)될 수 있다. 이 기술은, 필요하지 않은 기능적인 유닛들을 임시로 스위칭 오프함으로써 상기 시스템의 전력 소비가 최적화되도록 허용한다. 이 경우, "시스템"이라는 표현은, 특히, 반도체 메모리 및/또는 메모리 컨트롤러 모듈의 수신 인터페이스 회로를 의미한다.
도 3에 도시된 바와 같이, 샘플 값들은 클록(clk)의 클록 위상에 대해 데이 터 조정 유닛(13)에서 동기화된다. 클록 위상에 대해 동기화된 샘플링된 값들은, 또 다른 프로세싱을 위해, 클록 신호(clk)와 함께, FIR 저역 통과 필터 유닛(15) 및 데이터 복구 결정 유닛(17)으로 전해진다.
FIR 저역 통과 필터 유닛은, 정확하게는, (도 2 및 도 4에서 상부 라인에서 굵은 라인으로 도시된) 식별되어야할 심볼의 샘플 값들에 추가하여, 도 4에 도시된 바와 같은 심볼 결정-생성을 위해 리던던트 샘플 값들을 추가로 이용하며, 추가로, 바로 진행하는 심볼의 샘플 값들(smp0n +3, smp0n +4) 및 이후의 심볼의 샘플 값들(smp2n+2, smp2n +3)을 이용한다. 도 4의 하부에 예시된 바와 같이, 디락 펄스(dirac pulse)들의 진폭들은 FIR 저역 통과 필터 유닛(5)의 필터 계수들(A0m, A0m+1, ..., A0m+6)에 대응한다.
도 5a는 FIR 저역 통과 필터의 임펄스 응답을 도시하는 한편, 도 5b는 그 진폭 주파수 응답을 도시하며, 도 5c는 그와 연관된 폴 제로 스키임을 도시한다. 도 5a 내지 도 5c에 예시된 바와 같은 저역 통과 필터 특성은, 물론, 예시의 방식으로만 나타낸 것이며, 각각의 목적에 맞게 부합될 수 있다.
데이터 복구를 위한 FIR 저역 통과 필터 유닛(15)의 이용의 일 장점은, 이상적인 샘플링 시간으로부터 변동(fluctuation)들에 대한 SuD의 보다 큰 톨러런스이다. 데이터 결정-생성을 위해 아마도 최적의 샘플링 시간의 값만을 이용하여야 하는 대신에, 이전의 심볼 및 이후의 심볼의 추가 샘플 값들이 데이터 결정-생성에 또한 사용된다. 심볼이 최적의 타임 윈도우로부터 배회하는 경우, 시스템은 여하한 의 추가 재조정(readjustment) 없이, 심볼 기간의 절반보다 더 적은 변동들을 보상할 수 있다. 부정확한 결정들이 생성되지 않는다.
그 원리는 도 6에 예시되어 있다. 데이터 아이(data eye)(심볼)가 좌측 또는 우측으로 이동한 경우, 샘플링 유닛은 더 이상 이상적으로 데이터 아이를 샘플링할 수 없다. 클록 신호(clk)의 동기화, 즉 "타이밍 복구"가 재조정되지 않는 경우, 이전에 선택된 최적의 샘플링 시간은 이제 플랭크 변화(flank change)에 위치된다. 하지만, FIR 저역 통과 필터 유닛(15)은 이 샘플의 에너지를 평균화한다. FIR 저역 통과 필터 유닛(15)으로부터 다운스트림에 연결된 데이터 복구 결정 유닛(17)의 결정 임계(TH)는 적절하게 프로그래밍될 수 있다. 따라서, 주어진 톨러런스 범위내에서 신뢰성 있는 데이터 복구가 가능하다.
도 7에 예시된 블록도는 다운스트림 데이터 조정 유닛(13)을 갖는 샘플링 유닛(11)에 대한 회로 장치(circuit arrangement)의 가능한 예시적인 실시예를 나타낸다. 심볼들은, 기준 클록(clk_hr_ref)을 기초로, 즉, 샘플링 위상들의 상승 및 하강 플랭크들을 기초로, 하프-클록 프로세스(half-clock process)를 이용하여 샘플링된다. 기준 클록(clk_hr_ref)의 주기 기간(period duration)은 심볼 기간의 2배에 대응한다. 샘플링 유닛(11)은 데이터 래치(data latch)들(111, 113, 115, 117 뿐만 아니라 112, 114, 116 및 118)의 2개의 로우(row)들을 포함하며, 샘플 값들을, 짝수값 및 홀수값에 기초하여, 이들 샘플 값들을 클록 플레인으로 컨버트하는 데이터 조정 유닛(13)으로 별도로 전해준다. 샘플 값들(smpx[n:0])은 클록(clk_o)과 함께 FIR 저역 통과 필터 유닛(15)으로 전해진다.
도 8의 블록도는 데이터 복구 결정 유닛(17)과 함께 FIR 저역 통과 필터 유닛(15)의 예시적인 실시예를 나타낸다. 들어오는(incoming) 데이터 스트림, 즉 샘플값들(smpx[n:0])은 복수의 레지스터들(151 내지 154)내에 임시로 저장된다. 레지스터 폭은 버스 폭에 의존한다. 이 예시에서, 버스 폭이 8이므로, 데이터 스트림은 8 비트의 폭을 갖는다. 이는 짝수 성분[3:0] 및 홀수 성분[3:0]으로 하위분할되며, 이들은, 각각의 경우에서, 4 비트의 폭을 갖는 레지스터들내에 임시로 저장된다. 레지스터 스테이지들내에 포함된 데이터는, 도 4에 도시된 바와 같이, FIR 필터 유닛들(155, 156)내의 필터 계수들(a0m 내지 a0m +6)로 가중된다. FIR 저역 통과 필터 유닛(15)의 출력의 데이터 워드는 데이터 복구 결정 회로(17)내에서 결정 임계(TH)와 비교된다. 이를 위해 데이터 복구 결정 유닛(17)은 각각의 결정 생성기들(dicision maker)(Rec)내에 비교기 회로(171) 및 데이터 레지스터 회로(172)를 포함한다. 복구된 데이터 비트는, 정확하게는, 별도로, 짝수 및 홀수 데이터 비트들(data_even 및 data_odd)에 기초하여, 결정 생성기(Rec)의 출력에서 레지스터 스테이지(172)내에 임시로 저장된다. 결정 생성기(Rec)에는 히스테리시스가 추가적으로 제공될 수 있다.
도 9의 블록도는 반도체 모듈의 일 예시에서 본 발명의 SuD의 배치를 나타낸다. 이 경우, 간명함을 위해서, 반도체 메모리 모듈은 3개의 기능적 유닛들: DQ-I/O 섹션(section) 및 CA-I/O 섹션, 및 그 안에, 송신기 및 수신기 회로 섹션들을 포함하는 I/O 섹션, 모니터링 유닛(sp-st) 및 데이터 메모리 어레이들(sp-A)로 하위분할된다. IO 영역의 구성은 단방향(unidirectional)과 양방향(bidirectional)일 수 있다. 본 발명에 따른 SuD는 도 9에 예시된 위치내의 I/O 영역내에 배치된다.
본 발명에 따르면, 고속의 반도체 메모리 및/또는 메모리 컨트롤러 모듈들에서 유익하게 사용될 수 있는 동기화 및 데이터 복구 디바이스가 제공된다.

Claims (8)

  1. 데이터 스트림내의, 특히 고속의 반도체 메모리 또는 메모리 컨트롤러 모듈들에서의 수신기 인터페이스 회로내의, 데이터 비트들의 클록-동기화된 복구(clock-synchronized recovery)를 위한 동기화 및 데이터 복구 디바이스(SuD)에 있어서,
    - 샘플링 유닛(sampling unit)(11)을 구비하고, 상기 샘플링 유닛은 위상 발생기(phase generator)(12)에 공급된 기준 클록(reference clock)(clk_hr_ref)으로부터 상기 샘플링 유닛(11)에 연결된 상기 위상 발생기(12)에 의해 생성된 복수의 샘플 위상들(smph_x)에 의해 상기 샘플링 유닛(11)에 적용된 일련의(serial) 데이터 스트림(data_in)을 샘플링하도록 또한 대응하는 샘플 값들(smp_x) 및 상기 대응하는 샘플 값들(smp_x)로부터 유도된 클록 신호(clk)를 방출(emit)하도록 설계되며;
    - 데이터 조정 유닛(data adjustment unit)(13)을 구비하고, 상기 데이터 조정 유닛(13)은 상기 샘플링 유닛(11)으로부터 다운스트림에 연결되며(connected downstream), 상기 샘플링 유닛(11)에 의해 생성된 상기 샘플 값들(smp_x)을 수신하고, 수신된 클록 신호(clk)의 클록 위상에 대해 동기화되며;
    - FIR 저역 통과 필터 유닛(low-pass filter unit)(15)을 구비하며, 상기 FIR 저역 통과 필터 유닛(15)은 상기 데이터 조정 유닛으로부터 다운스트림에 연결되고, 상기 데이터 조정 유닛으로부터 상기 샘플 값들(smpx(n:0)) 및 상기 샘플 값들(smpx(n:0))에 대해 동기화된 상기 클록 신호(clk)를 수신하며, 필터 계수들(a0m, a0m+1, ...)로 가중(weight)되고, 현재 심볼(present symbol)을 결정하기 위해서 가중된 샘플 값들(smpx(n:0)), 및 상기 가중된 샘플 값들(smpx(n:0)) 바로 이전에 샘플링된 심볼 및 상기 가중된 샘플 값들(smpx(n:0)) 이후에 샘플링된 심볼의 샘플 값들을 이용하고, 상기 가중된 샘플 값들(smpx(n:0))로부터 데이터 워드(data word: Fd[m:0])를 형성하며; 및
    - 데이터 복구 결정 유닛(data recovery decision unit)(17)을 구비하고, 상기 데이터 복구 결정 유닛(17)은 동기화된 클록 신호(clk) 및 상기 필터 유닛으로부터 방출된 데이터 워드(Fd [m:0J])를 수신하며, 상기 데이터 워드(Fd [m:0J])를 결정 임계값(TH)과 비교하고, 비교 결과에 대응하는 복구된 데이터 비트를 생성하며, 레지스터 스테이지(172)에 이를 임시로 저장하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  2. 제 1 항에 있어서,
    상기 데이터 조정 유닛(13)으로부터 다운스트림에 연결되고, 상기 데이터 조정 유닛(13)으로부터 상기 클록 신호(clk)에 대해 동기화된 상기 샘플 값들(smp_x) 및 상기 클록 신호(clk)를 수신하며, 상기 샘플 값들의 위상 각도를 검출하고, 위상 오차를 누적하는 디지털 모니터링 유닛(digital monitoring unit)(14)을 구비하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  3. 제 2 항에 있어서,
    상기 디지털 모니터링 유닛(14)은, 동기화 및 데이터 복구 디바이스(SuD)의 록-인 상태(locked-in state)를 식별(identify)하고 대응하는 식별 신호(LCK_out)를 방출하는, 상기 디지털 모니터링 유닛(14)으로부터 다운스트림에 연결된 위상 록 검출기 유닛(phase lock detector unit)(16)을 구비하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 위상 발생기(12)는 DLL 회로를 구비하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 위상 발생기(12)는 위상 보간 회로(phase interpolation circuit)를 구비하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 FIR 저역 통과 필터 유닛(15)은, 버스 폭(bus width)에 의존하며 복수의 레지스터 스테이지들(151 내지 154) 각각에서 상기 샘플 값들의 짝수 및 홀수 성분이 상기 클록 신호(clk)와 동기화되어 임시로 저장되는 레지스터 폭(register width)을 갖는 복수의 레지스터 스테이지들(151 내지 154)을 구비하고, 상기 레지스터 스테이지들(151 내지 154)에 임시로 저장된 데이터가 상기 FIR 저역 통과-필터(15)의 상기 필터 계수들(a0m, a0m+1, ...)로 가중되는 가중 디바이스(weighting device)를 구비하는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 데이터 복구 결정 유닛(17)에는 히스테리시스(hysteresis)가 추가로 제공되는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 데이터 복구 결정 유닛(17)의 결정 임계값(TH)은 상기 샘플 값들내의 에너지의 평균화(averaging)에 따라 프로그래밍될 수 있으며, 상기 평균화는 상기 FIR 저역 통과 필터 유닛(15)에 의해 수행되는 것을 특징으로 하는 동기화 및 데이터 복구 디바이스.
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