KR100861508B1 - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 와이어 본딩 공정 없이 보다 간단한 방법으로 제조할 수 있고, 반도체 칩과 회로가 보다 안정적으로 연결되도록 하여 신뢰성을 향상시키며, 열방출 효과를 보다 높게 하면서 동시에 전체 두께도 줄일 수 있도록 하기 위한 것으로, 중앙부에 캐비티를 구비한 금속 프레임과, 상기 금속 프레임의 캐비티에 안착되고 복수개의 범프를 구비한 반도체 칩과, 중앙부에 개구부를 구비하여 상기 개구부를 통해 상기 반도체 칩이 드러나도록 상기 금속 프레임의 캐비티 주위로 접착되는 것으로 외부로 소정 패턴의 회로가 형성된 회로부와, 상기 회로부의 회로와 상기 반도체 칩의 범프를 연결하도록 소정 패턴의 도전성 연결부가 구비된 연결 필름과, 상기 반도체 칩 및 회로부와 상기 연결 필름의 사이에 배치되어 이들을 접착 고정시키는 것으로, 상기 반도체 칩의 범프와 상기 연결 필름의 도전성 연결부 및 상기 회로부의 회로와 상기 연결 필름의 도전성 연결부를 각각 전기적으로 연결하는 도전 접착층과, 상기 회로부의 회로와 전기적으로 연결된 솔더 볼을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention can be manufactured in a simpler way without a wire bonding process, to improve the reliability by making the semiconductor chip and the circuit more stably connected, and to increase the heat dissipation effect while reducing the overall thickness, A metal frame having a cavity in the center, a semiconductor chip seated in the cavity of the metal frame, and having a plurality of bumps, and having an opening in the center so as to expose the semiconductor chip through the opening. A connection film including a circuit portion having a circuit having a predetermined pattern externally connected thereto, a connection film having a conductive connection portion having a predetermined pattern to connect the circuit of the circuit portion and the bumps of the semiconductor chip, and the semiconductor chip, the circuit portion, and the connection film It is arrange | positioned in between and fix | immobilizes these, And a conductive adhesive layer for electrically connecting the bumps of the conductor chip, the conductive connecting portion of the connecting film, the circuit of the circuit portion, and the conductive connecting portion of the connecting film, and solder balls electrically connected to the circuit of the circuit portion. It relates to a semiconductor package and a method of manufacturing the same.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}Semiconductor package and manufacturing method

도 1은 일반적인 티비지에이 반도체 패키지의 단면도.1 is a cross-sectional view of a typical TVA semiconductor package.

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 단면도.2 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 3은 도 2의 "A"부에 대한 부분 확대 단면도.3 is a partially enlarged cross-sectional view of a portion “A” of FIG. 2.

도 4는 본 발명의 바람직한 다른 일 실시예에 따른 반도체 패키지의 단면도.4 is a cross-sectional view of a semiconductor package according to another exemplary embodiment of the present invention.

도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 반도체 패키지의 단면도.5 is a sectional view of a semiconductor package according to another preferred embodiment of the present invention.

도 6은 도 4와 같은 본 발명의 바람직한 다른 일 실시예에 따른 반도체 패키지를 인쇄회로기판에 장착하였을 경우 열 방출 경로를 나타내는 도면.6 is a view showing a heat dissipation path when the semiconductor package according to another exemplary embodiment of the present invention as shown in FIG. 4 is mounted on a printed circuit board.

도 7 내지 도 11은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지를 제조하는 과정을 나타내는 도면.7 to 11 illustrate a process of manufacturing a semiconductor package according to an exemplary embodiment of the present invention.

도 12는 도 11의 연결 필름의 구조를 나타내는 사시도.12 is a perspective view illustrating a structure of a connecting film of FIG. 11.

<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

21,21': 금속 프레임 21a: 캐비티21,21 ': metal frame 21a: cavity

22: 반도체 칩 22a: 범프22: semiconductor chip 22a: bump

23: 회로부 23a: 접착 테이프 23: circuit portion 23a: adhesive tape                 

23b: 회로 24: 도전 접착층23b: circuit 24: conductive adhesive layer

24a: 전도성 입자 25: 연결 필름24a: conductive particles 25: connecting film

25a: 수지재 필름 25b: 도전성 연결부25a: resin film 25b: conductive connection portion

26: 몰딩부 27: 솔더 볼26: molding 27: solder ball

28: 방열판 29: 스티프너28: heat sink 29: stiffener

30: 접착층 100: 인쇄회로기판30: adhesive layer 100: printed circuit board

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 티비지에이 반도체 패키지와 같이 자체 방열이 가능하도록 금속 프레임을 구비하면서 동시에 안전성이 뛰어나고, 제조공정이 간단한 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package having a metal frame to enable self-heat dissipation, such as TVA semiconductor package, and having excellent safety and simple manufacturing process. will be.

최근 산업용 전자기기나 민생 전자기기의 고기능화, 고집적화, 소형화가 추구되고 있고, 이에 따라 반도체 패키징 기술에도 많은 변화가 요구되고 있다. 반도체 패키지의 발전 추세는 패키지의 크기를 가급적 감소시키면서도 작동의 신뢰성이 보장될 수 있는 방향으로 나아가고 있다. 티비지에이(TBGA) 반도체 패키지는 상기와 같은 시대 흐름에 맞추어 고밀도화를 추구한 반도체 패키지 중 하나로 최근 그 사용이 증대되고 있다. Recently, high functionalization, high integration, and miniaturization of industrial electronic devices and consumer electronic devices have been pursued, and accordingly, many changes are required in semiconductor packaging technology. The development trend of the semiconductor package is moving toward ensuring the reliability of operation while reducing the size of the package as much as possible. The TVGA (TBGA) semiconductor package is one of the semiconductor packages in pursuit of higher density in line with the current trend, and its use has recently been increased.

티비지에이(TBGA) 반도체 패키지는 소정의 회로 패턴이 형성된 회로 테이프 가 반도체 패키지용 금속 프레임에 접착되고 상기 회로 테이프의 회로 패턴은 반도체 칩과 와이어 본딩을 통해서 전기적으로 연결되어 있는 반도체 패키지이다. 티비지에이 반도체 패키지는 높은 밀도의 회로를 수용할 수 있고, 전기적 특성이 우수하며, 열 방출성이 높기 때문에 컴퓨터 그래픽 카드, 게임기용 카드 등과 같은 주문형 제품에 널리 사용된다.In a TBGA semiconductor package, a circuit tape having a predetermined circuit pattern is bonded to a metal frame for a semiconductor package, and the circuit pattern of the circuit tape is a semiconductor package electrically connected to the semiconductor chip through wire bonding. TVS semiconductor packages are widely used in custom products such as computer graphics cards, game cards, etc. because they can accommodate high density circuits, have excellent electrical characteristics, and have high heat dissipation.

통상적으로, 티비지에이 반도체 패키지는 반도체 칩에서 발생되는 열을 방출하는 방열판만으로 단층의 금속 프레임을 형성하는 원 피스형과, 지지역할을 하는 스티프너(stiffner)와 방열판으로 된 복층의 금속 프레임을 형성하는 투 피스형으로 분류할 수 있다.In general, the TV package is a one-piece type that forms a single-layer metal frame only with a heat sink that emits heat generated by the semiconductor chip, and a multi-layered metal frame that includes a stiffner and a heat sink. It can be classified as a two-piece type.

도 1은 일반적인 티비지에이 반도체 패키지의 개략적인 단면도로서 원 피스형을 나타낸 것다. 도면을 참조하면 방열판만으로 된 금속 프레임(11)과 회로 패턴이 형성된 회로 테이프(13)는 접착 테이프(14)를 매개로 부착된다. 반도체 칩(12)은 상기 금속 프레임(11)의 중심부에 형성된 캐비티(cavity: 11a)내에 부착된다. 상기 반도체 칩(12)의 전극은 본딩 와이어(15)를 통해 상기 회로 테이프(13)와 전기적으로 연결되고 몰딩(16)에 의해 감싸여진다. FIG. 1 is a schematic cross-sectional view of a typical TV semiconductor package, showing a one-piece shape. Referring to the drawings, the metal frame 11 made of only a heat sink and the circuit tape 13 on which a circuit pattern is formed are attached via an adhesive tape 14. The semiconductor chip 12 is attached to a cavity 11a formed at the center of the metal frame 11. The electrode of the semiconductor chip 12 is electrically connected to the circuit tape 13 through a bonding wire 15 and is wrapped by the molding 16.

그리고, 솔더 볼(17)이 상기 회로 테이프(13)의 회로 패턴 상에 설치되어 외부 회로와 상기 반도체 패키지(10)를 전기적으로 연결시킨다. 도시되어 있지는 않으나 투 피스형의 경우 금속 프레임이 상층의 방열판과 하층의 스티프너가 접착 테이프를 매개로 부착된 복층 구조로 형성되어 있다.Then, a solder ball 17 is provided on the circuit pattern of the circuit tape 13 to electrically connect the external circuit and the semiconductor package 10. Although not shown, in the case of the two-piece type, the metal frame is formed in a multilayer structure in which an upper heat sink and a lower stiffener are attached through an adhesive tape.

그런데, 상기와 같은 구조의 티비지에이(TBGA) 반도체 패키지의 경우에 반도 체 칩과 외부회로를 연결해 주는 것은 와이어로서, 즉, 와이어 본딩구조를 체택하고 있다. 그러나, 상술한 바와 같이, 반도체 패키지의 고밀도화 및 고기능화가 요구됨에 따라 칩의 입출력선이 증대되고 있는 실정에서는 상기 와이어 본딩 구조는 그 공정 효율면에서나, 안전성 문제에서 근본적으로 한계를 나타낸다. However, in the case of the TVGA semiconductor package having the above structure, the semiconductor chip and the external circuit are connected as wires, that is, wire bonding structures. However, as described above, in the situation where the input / output line of the chip is increased as the semiconductor package is required to be densified and highly functionalized, the wire bonding structure is fundamentally limited in terms of process efficiency and safety issues.

즉, 반도체 칩과 외부 회로를 연결해주는 선들이 증대되면서 이를 일일이 와이어로 연결해주는 것은 전체 공정의 효율을 급격히 저하시키며, 또한, 외부 충격 등으로 와이어가 단선될 염려가 있는 등 안전성에 문제가 있는 것이다.In other words, as the lines connecting the semiconductor chip and the external circuit increase, connecting them with wires drastically lowers the efficiency of the entire process, and there is a safety problem, such that the wires may be disconnected due to external impact. .

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 와이어 본딩 공정 없이 보다 간단한 방법으로 제조할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다. The present invention has been made to solve the above problems, an object of the present invention is to provide a semiconductor package and a method of manufacturing the same that can be manufactured in a simpler method without a wire bonding process.

본 발명의 다른 목적은 반도체 칩과 회로가 보다 안정적으로 연결될 수 있도록 하여 신뢰성이 향상된 반도체 패키지 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which improve reliability by allowing a semiconductor chip and a circuit to be connected more stably.

본 발명의 또 다른 목적은 열방출 효과를 보다 높게 하면서 동시에 전체 두께도 줄일 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.It is still another object of the present invention to provide a semiconductor package and a method of manufacturing the same, which can increase the heat dissipation effect and at the same time reduce the overall thickness.

상기와 같은 목적을 달성하기 위하여 본 발명은 중앙부에 캐비티를 구비한 금속 프레임과, 상기 금속 프레임의 캐비티에 안착되고 복수개의 범프를 구비한 반도체 칩과, 중앙부에 개구부를 구비하여 상기 개구부를 통해 상기 반도체 칩이 드러나도록 상기 금속 프레임의 캐비티 주위로 접착되는 것으로 외부로 소정 패턴의 회로가 형성된 회로부와, 상기 회로부의 회로와 상기 반도체 칩의 범프를 연결하도록 소정 패턴의 도전성 연결부가 구비된 연결 필름과, 상기 반도체 칩 및 회로부와 상기 연결 필름의 사이에 배치되어 이들을 접착 고정시키는 것으로, 상기 반도체 칩의 범프와 상기 연결 필름의 도전성 연결부 및 상기 회로부의 회로와 상기 연결 필름의 도전성 연결부를 각각 전기적으로 연결하는 도전 접착층과, 상기 회로부의 회로와 전기적으로 연결된 솔더 볼을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention provides a metal frame having a cavity in a central portion, a semiconductor chip seated in a cavity of the metal frame and having a plurality of bumps, and an opening in a central portion thereof. A circuit part having a circuit having a predetermined pattern externally bonded to the cavity of the metal frame so that the semiconductor chip is exposed, a connection film having a conductive pattern having a predetermined pattern to connect the circuit of the circuit part and the bump of the semiconductor chip; And bonding between the semiconductor chip and the circuit part and the connection film to fix and fix the bumps of the semiconductor chip and the conductive connection part of the connection film, and electrically connecting the circuits of the circuit part and the conductive connection part of the connection film, respectively. The conductive adhesive layer and the circuit of the circuit portion It provides a semiconductor package, characterized in that formed, including associated solder ball.

본 발명의 다른 특징에 의하면, 상기 회로부는 수지재의 접착 테이프와 그 상면에 도전성 금속재로 회로가 패턴된 것일 수 있다.According to another feature of the invention, the circuit portion may be a circuit pattern of a conductive metal material on the adhesive tape and the upper surface of the resin material.

본 발명의 또 다른 특징에 의하면, 상기 연결 필름은 수지재의 필름 상에 도전성 금속재로 패턴된 도전성 연결부가 형성된 것일 수 있다.According to another feature of the invention, the connection film may be a conductive connection portion patterned with a conductive metal material on the film of the resin material.

또한, 상기 도전 접착층은 수지재의 바인더 내에 복수개의 전도성 입자들이 포함되어 상기 전도성 입자들에 의해 통전되도록 하는 것일 수 있다.In addition, the conductive adhesive layer may be to include a plurality of conductive particles in the binder of the resin material to be energized by the conductive particles.

본 발명의 또 다른 특징에 의하면, 상기 연결 필름의 외부로는 방열판이 부착되도록 할 수 있다.According to another feature of the invention, the heat sink may be attached to the outside of the connection film.

본 발명은 또한 상기 목적을 달성하기 위하여, 중앙부에 캐비티가 형성된 금속 프레임을 준비하는 공정과, 중앙부에 개구부를 구비하며 외부로 회로가 패터닝된 회로부를 상기 개구부가 상기 캐비티에 맞추어지도록 상기 금속 프레임에 접합되는 공정과, 상기 캐비티 내에 범프를 구비한 반도체 칩을 부착하는 공정과, 상기 반도체 칩의 범프 상부와 상기 회로부의 회로의 상부로 도전성 접착제를 안착하는 공정과, 상기 도전성 접착제의 상부로 소정 패턴의 도전성 연결부가 구비된 연결 필름을 상기 도전성 연결부가 상기 도전성 접착제 방향으로 배치되도록 안착하는 공정과, 상기 도전성 접착제 및 연결 필름을 압착하는 공정과, 상기 회로부의 회로와 통전되도록 솔더 볼을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법을 제공한다.In order to achieve the above object, the present invention also provides a process for preparing a metal frame having a cavity at a central portion, and a circuit portion having an opening at a central portion and a circuit patterned to the outside so that the opening is fitted to the cavity. Bonding step; attaching a semiconductor chip with bumps in the cavity; depositing a conductive adhesive on the bumps of the semiconductor chip and on the circuits of the circuit section; and patterning a predetermined pattern on the conductive adhesives. Mounting the connection film with the conductive connection portion of the conductive connection portion in the direction of the conductive adhesive, pressing the conductive adhesive and the connection film, and forming a solder ball so as to conduct electricity with the circuit of the circuit portion. Of the semiconductor package, characterized in that made To provide a crude method.

이러한 본 발명의 다른 특징에 의하면, 상기 연결 필름의 상부에는 방열판을 부착하는 공정이 포함되도록 할 수 있다.According to another feature of the present invention, the upper portion of the connection film may be to include a step of attaching a heat sink.

이하 첨부된 도면을 참조하면서 본 발명에 따른 반도체 패키지 및 그 제조방법을 설명하도록 한다.Hereinafter, a semiconductor package and a manufacturing method thereof according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지(20)를 나타낸 것으로, 도면을 참조하면, 본 발명의 반도체 패키지는 티비지에이 패키지에서 채용하고 있는 방열판으로 된 금속 프레임(21)을 그대로 채용할 수 있다. 즉, 본 발명의 바람직한 일 실시예에 따른 반도체 패키지는 중앙부에 캐비티(cavaty:21a)를 구비한 금속 프레임(21)과, 이 금속 프레임(21)의 캐비티(21a)에 안착된 반도체 칩(22)으로 구비된다. 상기 반도체 칩(22)에는 외부 회로와 접속될 수 있도록 복수개의 범프(22a)가 형성되어 있다. 그리고, 상기 반도체 칩(22)이 설치된 캐비티(21a)의 내벽과의 사이에는 몰딩재(26)로 몰딩되도록 할 수 있다. FIG. 2 shows a semiconductor package 20 according to a preferred embodiment of the present invention. Referring to the drawings, the semiconductor package of the present invention employs a metal frame 21 made of a heat sink as used in a TVA package. can do. That is, the semiconductor package according to the preferred embodiment of the present invention includes a metal frame 21 having a cavity 21a in the center thereof, and a semiconductor chip 22 seated in the cavity 21a of the metal frame 21. ) Is provided. A plurality of bumps 22a are formed in the semiconductor chip 22 so as to be connected to an external circuit. In addition, the semiconductor chip 22 may be molded with a molding material 26 between the inner wall of the cavity 21a in which the semiconductor chip 22 is installed.

이렇게 반도체 칩(22)이 장착된 금속 프레임(21)의 표면에는 상기 반도체 칩(22)의 범프(22a)와 연결될 회로부(23)가 부착된다. 이 회로부(23)는 상기 금속 프레임(21)의 캐비티(21a) 주위로 접착되는 것으로, 중앙부에 상기 캐비티(21a)의 면적에 대응되는 개구부를 구비하여 이 개구부를 통해 상기 반도체 칩(22)이 드러나도록 한다. 또한, 상기 회로부(23)는 수지재로 이루어진 접착 테이프(23a)와 그 상면에 도전성 금속으로 패턴된 회로(23b)로 구비되며, 상기 회로(23b)에는 외부 기판과 접속될 솔더 볼(27)이 설치된다. 상기 회로부(23)의 접착 테이프(23a)는 내열성 수지재인 폴리 이미드로 형성될 수 있으며, 회로(23b)는 구리에 의해 소정의 패턴으로 패터닝될 수 있다.The circuit portion 23 to be connected to the bump 22a of the semiconductor chip 22 is attached to the surface of the metal frame 21 on which the semiconductor chip 22 is mounted. The circuit part 23 is bonded to the circumference of the cavity 21a of the metal frame 21. The circuit part 23 has an opening corresponding to the area of the cavity 21a in the center thereof, through which the semiconductor chip 22 is connected. Make it visible. In addition, the circuit part 23 is provided with an adhesive tape 23a made of a resin material and a circuit 23b patterned with a conductive metal on an upper surface thereof, and the solder ball 27 to be connected to an external substrate in the circuit 23b. This is installed. The adhesive tape 23a of the circuit portion 23 may be formed of polyimide made of a heat resistant resin material, and the circuit 23b may be patterned by copper in a predetermined pattern.

외부 기판과 솔더 볼(27)에 의해 연결되는 회로부(23)의 회로(23b)는 반도체 칩(22)의 범프(22a)와는 연결 필름(25)에 의해 전기적으로 서로 연결된다. 상기 연결 필름(25)은 상기 회로(23b)와 범프(22a)를 전기적으로 연결하는 도전성 연결부(25b)와 이 도전성 연결부(25b)의 외부를 지지해주는 수지재의 필름(25a)으로 구비된다. 이 때, 상기 수지재 필름(25a)은 폴리 이미드 필름으로 사용할 수 있다.The circuit 23b of the circuit portion 23 connected by the external substrate and the solder balls 27 is electrically connected to the bump 22a of the semiconductor chip 22 by the connection film 25. The connecting film 25 is provided with a conductive connecting portion 25b for electrically connecting the circuit 23b and the bump 22a and a film 25a made of a resin material for supporting the outside of the conductive connecting portion 25b. At this time, the resin material film 25a can be used as a polyimide film.

이 연결 필름(25)과 상기 회로부(23)의 회로(23b) 및 상기 반도체 칩(22)의 범프(22a)는 도전 접착층(24)에 의해 전기적으로 연결될 수 있는 데, 이는 도 3에서 보다 명확히 알 수 있다. 도 3은 도 2의 "A"부분에 대한 부분 확대 단면도인데, 그림에서 볼 수 있는 바와 같이 상기 도전 접착층(24)에는 그 내부에 복수개의 전도성 입자(24a)들이 포함되어 있어 이 전도성 입자(24a)에 의해 연결 필름(25)의 도전성 연결부(25b)와 범프(22a) 및 회로(23b)가 통전되는 것이다. 상기 도전 접착층(24)은 수지재의 바인더 내에 전도성 입자(24a)들을 균일한 분포로 혼합되어 있는 데, 상기 수지재로는 에폭시 계열의 수지가 사용될 수 있다. 본 발명의 바람직 한 일 실시예에 의하면, 상기 도전 접착층(24)으로는 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 사용할 수 있으나, 반드시 이에 한정되는 것은 아니며, 어떠한 도전 접착 필름 및 도전 접착 테이프도 사용 가능하다. The connecting film 25 and the circuit 23b of the circuit portion 23 and the bump 22a of the semiconductor chip 22 can be electrically connected by the conductive adhesive layer 24, which is more clearly shown in FIG. 3. Able to know. 3 is a partially enlarged cross-sectional view of the portion “A” of FIG. 2, and as shown in the figure, the conductive adhesive layer 24 includes a plurality of conductive particles 24a therein, so that the conductive particles 24a are formed. The conductive connection 25b, the bump 22a, and the circuit 23b of the connection film 25 are energized by the reference numeral). The conductive adhesive layer 24 is mixed in a uniform distribution of the conductive particles (24a) in a binder of the resin material, an epoxy resin may be used as the resin material. According to an exemplary embodiment of the present invention, an anisotropic conductive film (ACF) may be used as the conductive adhesive layer 24, but is not limited thereto, and any conductive adhesive film and conductive adhesive tape may be used. Can be used

도 3에서 볼 수 있듯이, 상기 도전 접착층(24)은 반도체 칩(22)의 범프(22a)와 연결 필름(25)의 도전성 연결부(25b)를 그 내부의 전도성 입자(24a)에 의해 전기적으로 연결하고, 이 도전성 연결부(25b)를 금속 프레임(21)에 부착되어 있는 회로부(23)의 회로(23b)와 전기적으로 연결함으로써 결국 반도체 칩(22)의 범프(22a)와 회로부(23)의 회로(23b)를 전기적으로 연결하는 효과를 갖게 된다.As shown in FIG. 3, the conductive adhesive layer 24 electrically connects the bump 22a of the semiconductor chip 22 and the conductive connecting portion 25b of the connecting film 25 by the conductive particles 24a therein. Then, the conductive connecting portion 25b is electrically connected to the circuit 23b of the circuit portion 23 attached to the metal frame 21, so that the bump 22a of the semiconductor chip 22 and the circuit of the circuit portion 23 are finally formed. It has the effect of electrically connecting 23b.

이렇게, 본 발명에 따른 반도체 패키지(20)는 반도체 칩(22)과 회로부(23)를 박막의 도전 접착층(24)과 연결 필름(25)에 의해 연결시키는 구조를 갖기 때문에 도 2에서 볼 수 있는 바와 같이, 금속 프레임(21)의 상단으로부터 연결 필름(25)의 하단까지의 두께(T)가 기존 와이어 본딩방식에 비해 얇게 형성되고, 이에 따라 부착되는 솔더 볼(27)의 직경도 보다 작은 것을 채택할 수 있다. 따라서, 본 발명에 따르면 전체 반도체 패키지의 두께를 보다 얇게 형성할 수 있다.Thus, since the semiconductor package 20 according to the present invention has a structure in which the semiconductor chip 22 and the circuit portion 23 are connected by the conductive adhesive layer 24 and the connection film 25 of the thin film, it can be seen in FIG. 2. As described above, the thickness T from the upper end of the metal frame 21 to the lower end of the connection film 25 is thinner than that of the conventional wire bonding method, and thus the diameter of the solder ball 27 to be attached is smaller. Can be adopted. Therefore, according to the present invention, the thickness of the entire semiconductor package can be made thinner.

도 4는 본 발명의 바람직한 다른 일 실시예에 따른 반도체 패키지를 나타내는 단면도로, 그림에서 볼 수 있듯이, 본 발명에 따른 반도체 패키지에서는 상술한 바와 같은 반도체 패키지의 하면, 즉, 연결 필름(25)의 외면으로 히트 싱크(heat-sink)와 같은 방열 판(28)을 부착하여 반도체 패키지의 방열 효과를 더욱 증대시킬 수 있다.4 is a cross-sectional view showing a semiconductor package according to another exemplary embodiment of the present invention. As shown in the figure, in the semiconductor package according to the present invention, the lower surface of the semiconductor package as described above, that is, the connection film 25 is shown. A heat dissipation plate 28 such as a heat sink may be attached to the outer surface to further increase the heat dissipation effect of the semiconductor package.

이상 설명된 본 발명의 바람직한 실시예의 경우에는 금속 프레임을 기존의 티비지에이 패키지 중 단층의 방열판만으로 된 원 피스(One-Piece)형을 채용한 것이었으나, 반드시 이에 한정될 필요는 없으며, 도 5에서 볼 수 있듯이, 두 층의 금속 프레임으로 된 투 피스(Two-Piece)형으로도 형성 가능하다. 즉, 이러한 투 피스형 금속 프레임(21')은 방열 부재(29a)와 지지역할을 하는 스티프너(stiffner:29b)로 구비되는 데, 이 방열 부재(29a)와 스티프너(29b)는 별도의 접착층(30)에 의해 접착되고, 상기 스티프너(29b)에 캐비티(26a)가 형성되어 이 캐비티(26a)에 반도체 칩(22)이 안착된다.In the preferred embodiment of the present invention described above, the one-piece type of the heat sink of only a single layer of the conventional TV package is adopted, but the present invention is not necessarily limited thereto. As can be seen, it can also be formed in a two-piece form with a two-layer metal frame. That is, the two-piece metal frame 21 'is provided with a stiffner (29b) to support the heat dissipation member (29a), the heat dissipation member (29a) and the stiffener (29b) is a separate adhesive layer ( 30. A cavity 26a is formed in the stiffener 29b, and the semiconductor chip 22 is seated in the cavity 26a.

상술한 바와 같은 구조를 갖는 본 발명의 반도체 패키지는 인쇄회로기판(PCB: Printed Circuit Board)에 장착하였을 때에 패키지의 열방출 효과가 극대화될 수 있다. 도 6은 인쇄회로기판(100)에 도 4와 같은 반도체 패키지(20)를 장착할 경우의 열방출 경로를 나타낸 그림으로, 그림에서 금속 프레임(21)으로 방출되는 열(H1)과 솔더 볼(27)을 통해 인쇄회로기판(100)으로 방출되는 열(H2)은 대략 4:6의 비율이 된다. 여기에 그림과 같이 인쇄회로기판(100)에 인접하게 설치된 방열 판(28)으로부터 방출되는 열(H3)이 추가되어 방열 효과는 더욱 극대화되는 것이다. 특히, 이 방열 판(28)으로부터 방출되는 열(H3)은 상기 방열 판(28)이 반도체 칩(22)과 인접되게 설치되어 있으므로, 그 방열 효과는 더욱 우수하다. The semiconductor package of the present invention having the structure as described above can maximize the heat dissipation effect of the package when mounted on a printed circuit board (PCB). FIG. 6 is a diagram illustrating a heat dissipation path when the semiconductor package 20 as shown in FIG. 4 is mounted on a printed circuit board 100. In FIG. The heat H2 emitted to the printed circuit board 100 through 27 is approximately 4: 6. As shown in the figure, heat (H3) emitted from the heat dissipation plate 28 installed adjacent to the printed circuit board 100 is added to maximize the heat dissipation effect. In particular, in the heat H3 emitted from the heat dissipation plate 28, the heat dissipation plate 28 is provided adjacent to the semiconductor chip 22, so that the heat dissipation effect is more excellent.

다음으로, 상기와 같은 구조의 반도체 패키지의 제조방법을 설명한다. 이하에서 설명될 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 제조방법은 상기 도 2 및 도 4에 나타난 바와 같은 원 피스형 금속 프레임을 사용한 경우를 나타 낸 것이나, 반드시 이에 한정될 것은 아니며, 투피스 반도체 패키지에도 그대로 적용될 것이다.Next, the manufacturing method of the semiconductor package of the above structure is demonstrated. The method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention to be described below shows a case of using a one-piece metal frame as shown in FIGS. 2 and 4, but is not necessarily limited thereto. The same will apply to semiconductor packages.

본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 제조방법은 먼저, 도 7에서 볼 수 있듯이, 중앙부에 캐비티(21a)가 형성된 금속 프레임(21)을 준비하고, 이 금속 프레임(21)의 캐비티(21a)가 형성된 표면으로 회로부(23)를 접합한다. 이 때, 상기 금속 프레임(21)은 도면으로 나타내지는 않았지만, 방열판과 스티프너로 이루어진 복층 구조이어도 무방하다. 그리고, 상기 회로부(23)는 중앙부에 개구부(23c)를 구비하며 금속 프레임(21)을 향한 면이 수지재의 접착 테이프(23a)로 형성되고, 외부로 회로(23b)가 소정의 패턴으로 패터닝되도록 하여, 상기 개구부(23c)가 상기 캐비티(21a)에 맞추어지도록 금속 프레임(21)에 접합한다.In the method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention, first, as shown in FIG. 7, a metal frame 21 having a cavity 21a formed in a central portion thereof is prepared, and a cavity () of the metal frame 21 is prepared. The circuit portion 23 is joined to the surface on which 21a) is formed. At this time, although not shown in the figure, the metal frame 21 may be a multilayer structure consisting of a heat sink and a stiffener. The circuit portion 23 has an opening portion 23c at its center portion, and the surface facing the metal frame 21 is formed of an adhesive tape 23a made of resin material so that the circuit 23b is patterned to a predetermined pattern to the outside. Thus, the openings 23c are joined to the metal frame 21 so that the openings 23c are fitted to the cavity 21a.

상기와 같이 회로부(23)가 접합된 금속 프레임(21)의 캐비티(21a) 내에 도 8 에 도시된 바와 같이, 범프(22a)를 구비한 반도체 칩(22)을 부착한다. 상기 반도체 칩(22)은 별도의 접착 매개물에 의해 부착될 수 있으며, 상기 반도체 칩(22)이 먼저 부착된 후에 도 7과 같이 회로부(23)가 부착될 수도 있다.As shown in FIG. 8, the semiconductor chip 22 having the bumps 22a is attached to the cavity 21a of the metal frame 21 to which the circuit unit 23 is joined as described above. The semiconductor chip 22 may be attached by a separate adhesive medium, and the circuit portion 23 may be attached as shown in FIG. 7 after the semiconductor chip 22 is first attached.

상기와 같이 반도체 칩(22) 및 회로부(23)를 부착함에 있어, 도 8에서 볼 수 있듯이, 부착된 후의 반도체 칩(22)의 범프(22a)의 높이와 회로부(23)의 상단, 즉, 회로(23b)의 높이가 일치되도록 함이 바람직하다. 이는 후술하는 바와 같이 도전 접착제에 의해 연결 필름을 접합할 때에 통전 불량이 발생되지 않도록 하기 위한 것이다.In attaching the semiconductor chip 22 and the circuit portion 23 as described above, as shown in FIG. 8, the height of the bump 22a of the semiconductor chip 22 after being attached and the upper end of the circuit portion 23, that is, It is preferable to make the height of the circuit 23b coincide. This is to prevent a conduction defect from occurring when joining a connection film with a conductive adhesive as mentioned later.

이렇게 반도체 칩(22)과 회로부(23)를 부착한 후에는 도 9에서 볼 수 있듯 이, 부착된 반도체 칩(22)과 캐비티(21a) 내벽 사이의 공간을 몰딩재(26)에 의해 몰딩한다. 몰딩재는 통상 티비지에이 반도체 패키지 제조공정에서 사용되는 몰딩재를 그대로 사용할 수 있다. 상기와 같은 몰딩 공정에서는 도 9에서 볼 수 있듯이, 몰딩 후의 그 몰딩 상부 경계가 상기 반도체 칩(22)의 범프(22a)나 회로부(23)의 회로(23b) 상부까지 넘어서지 않도록 하는 것이 바람직하다. 이는 후속 공정인 도전 접착제의 접착이 보다 원활히 이루어지도록 하기 위한 것이다. After attaching the semiconductor chip 22 and the circuit portion 23 in this manner, as shown in FIG. 9, the space between the attached semiconductor chip 22 and the inner wall of the cavity 21a is molded by the molding material 26. . As the molding material, a molding material which is usually used in a TVA semiconductor package manufacturing process may be used as it is. In the molding process as described above, as shown in FIG. 9, it is preferable that the molding upper boundary after molding does not extend to the bump 22a of the semiconductor chip 22 or the upper portion of the circuit 23b of the circuit portion 23. This is to make the adhesion of the conductive adhesive, which is a subsequent process, more smoothly.

상기와 같이 몰딩이 끝난 후에는 도 10에서 볼 수 있듯이, 반도체 칩(22)과 회로부(23)에 걸쳐 도전성 접착제(24)를 안착시킨다. 이 때, 도 10 의 세부 확대도에서 볼 수 있듯이, 상기 도전성 접착제(24)는 상기 반도체 칩(22)의 범프(22a) 상부와 회로부(23)의 회로(23b) 상부에 안착되며, 그 가장자리가 회로부(23)의 가장자리에 걸쳐지도록 안착된다. 본 발명의 바람직한 일 실시예에 있어 상기 도전성 접착제(24)로는 상술한 바와 같이 내부에 전도성 입자(24a)들을 복수개 포함한 도전성 필름을 사용할 수 있으며, 통상의 이방성 도전 필름(ACF)도 사용 가능하다. After molding as described above, as shown in FIG. 10, the conductive adhesive 24 is seated over the semiconductor chip 22 and the circuit portion 23. At this time, as can be seen in the detailed enlarged view of FIG. 10, the conductive adhesive 24 is seated on the upper part of the bump 22a of the semiconductor chip 22 and the upper part of the circuit 23b of the circuit part 23, and the edge thereof. Is seated over the edge of the circuit portion 23. In the preferred embodiment of the present invention, as the conductive adhesive 24, as described above, a conductive film including a plurality of conductive particles 24a therein may be used, and a conventional anisotropic conductive film (ACF) may also be used.

상기와 같이 도전성 접착제(24)를 안착시킨 후에는 이 도전성 접착제(24)의 위로 도 12에서 볼 수 있는 바와 같은 소정 패턴의 도전성 연결부(25b)가 구비된 연결 필름(25)을 상기 도전성 연결부(25b)가 하부, 즉, 도전성 접착제(24)의 방향으로 배치되도록 안착한 후 가압하여 도 11 과 같이, 상기 연결 필름(25)을 접합한다. 이 때, 가압과 더불어 열을 가해 보다 견고히 접합되도록 할 수 있다.After the conductive adhesive 24 is seated as described above, the conductive film 24 provided with the conductive connecting portion 25b having a predetermined pattern as shown in FIG. 12 is placed on the conductive adhesive 24. 25b) is seated so as to be disposed in the direction of the lower portion, that is, the conductive adhesive 24, and then pressurized to bond the connecting film 25 as shown in FIG. 11. At this time, heat can be applied together with pressurization to make the bonding more firmly.

상기 연결 필름(25)은 도 12에서 볼 수 있듯이, 수지재 필름(25a)과 도전성 연결부(25b)로 구비된 것으로, 상기 수지재 필름(25a)은 상술한 바와 같이 폴리 이 미드와 같은 내열 수지로 형성할 수 있고, 도전성 연결부(25b)는 소정의 패턴으로 형성되어 패터닝된 각 가지가 도 11과 같이, 반도체 칩(22)의 범프(22a)와 회로부(23)의 회로(23b)를 전기적으로 연결해 주도록 한다. 따라서, 상기 연결 필름(25)은 상기 도전성 접착제(24)의 크기와 동일한 크기의 것으로 준비하여 압착하는 것이 바람직하다. As shown in FIG. 12, the connection film 25 is formed of a resin film 25a and a conductive connection portion 25b. The resin film 25a is a heat-resistant resin such as polyimide as described above. The conductive connecting portion 25b is formed in a predetermined pattern so that each branched pattern is electrically connected to the bump 22a of the semiconductor chip 22 and the circuit 23b of the circuit portion 23 as shown in FIG. 11. Connect it. Therefore, it is preferable to prepare and connect the connecting film 25 to the same size as the size of the conductive adhesive 24.

상기와 같이 도전성 접착제(24) 및 연결 필름(25)을 압착함에 따라 도 11에서 볼 수 있듯이, 도전성 접착제(24) 내의 전도성 입자(24a)들이 연결 필름(25)의 도전성 연결부(25b)와 반도체 칩(22)의 범프(22a)를 전기적으로 연결해 주고, 회로부(23)의 상부에서도 역시 상기 전도성 입자(24a)들이 연결 필름(25)의 도전성 연결부(25b)와 회로부(23)의 회로(23b)를 전기적으로 연결해 준다. 이에 따라 결국 반도체 칩(22)의 범프(22a)와 회로부(23)의 회로(23b)는 전기적으로 연결되는 것이다. As shown in FIG. 11, the conductive adhesive 24 and the connection film 25 are compressed as described above, so that the conductive particles 24a in the conductive adhesive 24 are separated from the conductive connection portion 25b of the connection film 25 and the semiconductor. The bumps 22a of the chip 22 are electrically connected to each other, and the conductive particles 24a are also formed at the upper portion of the circuit portion 23. The conductive connection portion 25b of the connection film 25 and the circuit 23b of the circuit portion 23 are also provided. ) Is electrically connected. As a result, the bump 22a of the semiconductor chip 22 and the circuit 23b of the circuit unit 23 are electrically connected.

상술한 바와 같이 연결 필름(25)의 압착이 끝난 후에는 회로부(23)의 연결 필름(25)과 접합되지 않은 나머지 회로에 도 2 와 같이 솔더 볼(27)을 통전 가능하도록 부착하여 외부회로와 연결될 수 있도록 하고, 상기 연결 필름(25)의 외부로는 도 4와 같이 방열판(28)을 더 부착하여 방열효과를 증대시킬 수 있다.As described above, after the crimping of the connection film 25 is completed, the solder balls 27 are electrically attached to the remaining circuits not bonded to the connection film 25 of the circuit part 23 such that the solder balls 27 can be energized as shown in FIG. 2. In order to be connected, the heat dissipation plate 28 may be further attached to the outside of the connection film 25 to increase the heat dissipation effect.

상기와 같은 반도체 패키지에 있어 방열 효과를 더욱 극대화시키기 위하여 상기 솔더 볼을 부착시키기 전에 상기 금속 프레임에 스크린 프린팅 등의 방법으로 솔더 페이스트 등을 도포할 수도 있다.In order to further maximize the heat dissipation effect in the semiconductor package as described above, solder paste may be applied to the metal frame by screen printing or the like before attaching the solder balls.

이상에서 설명한 바와 같은 본 발명에 따르면 다음과 같은 효과를 얻을 수 있다. According to the present invention as described above, the following effects can be obtained.

첫째, 와이어 본딩 공정을 생략함으로 보다 간단한 공정으로 반도체 패키지를 제조할 수 있어 공정 효율을 향상시킬 수 있다.First, the semiconductor package may be manufactured by a simpler process by omitting the wire bonding process, thereby improving process efficiency.

둘째, 반도체 칩과 회로와의 연결이 보다 견고히 이루어져 안정성이 우수하게 된다.Second, the connection between the semiconductor chip and the circuit is more firmly, resulting in excellent stability.

셋째, 반도체 칩과 회로와의 연결부가 박막으로 이루어져 패키지의 전체 두께를 보다 얇게 형성할 수 있다.Third, the connecting portion between the semiconductor chip and the circuit may be formed of a thin film to form a thinner overall thickness of the package.

넷째, 방열 효과를 더욱 극대화할 수 있다.Fourth, the heat dissipation effect can be further maximized.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

Claims (7)

중앙부에 캐비티를 구비한 금속 프레임;A metal frame having a cavity in the center; 복수 개의 범프를 구비하고 상기 금속 프레임의 캐비티에 상기 범프가 외측을 향하도록 안착되는 반도체 칩;A semiconductor chip having a plurality of bumps and seated in a cavity of the metal frame such that the bumps face outwards; 수지재의 접착 테이프와 그 상면에 도전성 금속재로 패턴된 회로를 구비하고, 중앙부에 상기 캐비티의 면적에 대응되는 개구부를 구비하여, 상기 개구부를 통해 상기 반도체 칩 및 상기 범프가 드러나도록 상기 금속 프레임의 캐비티 주위로 접착되는 것으로, 회로가 외측을 향하도록 접착되는 회로부;An adhesive tape made of a resin material and a circuit patterned with a conductive metal material on an upper surface thereof, and an opening corresponding to an area of the cavity in a central portion thereof, and the cavity of the metal frame so that the semiconductor chip and the bump are exposed through the opening. A circuit portion bonded to the surroundings, the circuit portion being bonded to face the outside; 수지재의 필름 상에 도전성 금속재로 패턴된 도전성 연결부가 형성된 것으로, 상기 도전성 연결부가 상기 회로 및 범프를 향하도록 상기 반도체 칩과 회로부 상에 배열된 연결 필름;A conductive film patterned with a conductive metal material on a film of a resin material, the connection film being arranged on the semiconductor chip and the circuit part such that the conductive connection part faces the circuit and the bump; 수지재의 바인더 내에 복수개의 전도성 입자들이 포함되고, 상기 반도체 칩과 상기 연결 필름의 사이 및 상기 회로부와 상기 연결 필름의 사이에 배치되어 상기 반도체 칩, 연결 필름 및 회로부를 상호 접착 고정시키는 것으로, 상기 전도성 입자들에 의해 상기 반도체 칩의 범프와 상기 연결 필름의 도전성 연결부 및 상기 회로부의 회로와 상기 연결 필름의 도전성 연결부를 각각 전기적으로 연결하는 도전 접착층; 및A plurality of conductive particles are contained in a binder of a resin material, disposed between the semiconductor chip and the connection film and between the circuit part and the connection film to mutually adhesively fix the semiconductor chip, the connection film and the circuit part. A conductive adhesive layer electrically connecting the bumps of the semiconductor chip and the conductive connection parts of the connection films and the circuits of the circuit part and the conductive connection parts of the connection films by particles; And 상기 회로와 전기적으로 연결된 솔더 볼;을 포함하는 반도체 패키지.And a solder ball electrically connected to the circuit. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 연결 필름의 외부로는 방열판이 부착된 것을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the heat sink is attached to the outside of the connection film. 중앙부에 캐비티가 형성된 금속 프레임을 준비하는 공정;Preparing a metal frame having a cavity formed in a central portion thereof; 중앙부에 개구부를 구비하며 외부로 회로가 패터닝된 회로부를 상기 개구부가 상기 캐비티에 맞추어지도록 상기 금속 프레임에 접합하는 공정;Bonding a circuit portion having an opening to a central portion and having a circuit patterned to the outside so that the opening is fitted to the cavity; 상기 캐비티 내에 범프를 구비한 반도체 칩을 부착하는 공정;Attaching a semiconductor chip having bumps into the cavity; 상기 반도체 칩의 범프 상부와 상기 회로의 상부로 도전성 접착제를 안착하는 공정;Depositing a conductive adhesive on the bump top of the semiconductor chip and on the circuit; 상기 도전성 접착제의 상부로 소정 패턴의 도전성 연결부가 구비된 연결 필름을 상기 도전성 연결부가 상기 도전성 접착제 방향으로 배치되도록 안착하는 공정;Mounting a connection film having a conductive connection portion having a predetermined pattern on the conductive adhesive so that the conductive connection portion is disposed in the conductive adhesive direction; 상기 도전성 접착제 및 연결 필름을 압착하는 공정; 및Pressing the conductive adhesive and the connection film; And 상기 회로부의 회로와 통전되도록 솔더 볼을 형성하는 공정;을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.Forming a solder ball so as to be energized with the circuit of the circuit unit. 제 6 항에 있어서,The method of claim 6, 상기 연결 필름의 상부에는 방열판을 부착하는 공정이 포함되는 것을 특징으로 하는 반도체 패키지의 제조방법.The upper portion of the connection film manufacturing method of a semiconductor package comprising the step of attaching a heat sink.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990049558A (en) * 1997-12-13 1999-07-05 구본준 Semiconductor package and manufacturing method
KR20000041052A (en) * 1998-12-21 2000-07-15 이형도 Heat radiating apparatus of ductile board
KR20000048471A (en) * 1998-12-31 2000-07-25 윌리엄 비. 켐플러 Ball grid array package with multiple power/ground planes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990049558A (en) * 1997-12-13 1999-07-05 구본준 Semiconductor package and manufacturing method
KR20000041052A (en) * 1998-12-21 2000-07-15 이형도 Heat radiating apparatus of ductile board
KR20000048471A (en) * 1998-12-31 2000-07-25 윌리엄 비. 켐플러 Ball grid array package with multiple power/ground planes

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