KR100853066B1 - 튜너블 캐패시터 및 그의 제조방법 - Google Patents

Abstract

본 발명은 튜너블 캐패시터 및 그의 제조방법에 관한 것으로, 절연기판의 상부에 형성된 바(bar) 형태의 하부전극과; 상기 하부전극으로부터 일정거리 수직방향으로 이격되어 형성되며, 상기 하부전극 양 측면의 절연기판에 접착되어 있으며, 각각 일정한 거리(d₁)를 가지고 분리되어 있는 복수의 리본 상부전극들과; 상기 절연기판에 접착되고, 상기 리본 상부전극들 상면의 양 측면 일부를 각각 감싸서 형성되며, 상호 이격된 한 쌍의 버팀목과; 상기 복수의 리본 상부 전극에 수평되게 이격되어 형성된 상부전극으로 구성함으로서, 길이 또는 폭이 각각 다른 복수 리본 형태의 상부전극들을 어레이하여, 구동전압을 낮출 수 있고, 캐패시턴스 변화량을 선형적으로 구동시키며, 정전용량의 미세 조절이 가능하고, 소형의 소자를 구현시킬 수 있는 효과가 발생한다.

튜너블, 캐패시터, 리본, 선형, 상부전극, 하부전극, 버팀목

Description

튜너블 캐패시터 및 그의 제조방법{Tunable capacitor and method for manufacturing the same}

도 1은 일반적인 캐패시터의 구성도이다.

도 2는 종래의 튜너블 캐패시터의 모식도이다.

도 3a 내지 도 3f는 본 발명에 따른 튜너블 캐패시터의 제조 공정도이다.

도 4a와 4b는 본 발명에 따른 튜너블 캐패시터의 평면도이다.

도 5는 본 발명에 따라 복수의 리본 상부전극을 갖는 튜너블 캐패시터의 구동전압에 따른 캐패시턴스의 변화량을 측정한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

20 : 절연기판 21 : 하부전극

22 : 절연막 23 : 폴리실리콘층

24 : 실리콘 질화막 25 : 상부전극

25a,25b : 리본 상부전극 26a,26b : 버팀목

30 : 튜너블 캐패시터

본 발명은 튜너블 캐패시터 및 그의 제조방법에 관한 것으로, 보다 상세하게는 길이 또는 폭이 각각 다른 복수 리본 형태의 상부전극들을 어레이하여, 구동전압을 낮출 수 있고, 캐패시턴스 변화량을 선형적으로 구동시키며, 정전용량의 미세 조절이 가능하고, 소형의 소자를 구현시킬 수 있는 튜너블 캐패시터 및 그의 제조방법에 관한 것이다.

최근, 휴대폰 기술의 급격한 발전과 더불어서 상이한 고주파 대역의 신호들을 동일한 고주파 회로로 처리하기 위해서는 각각의 대역폭 신호를 선택적으로 여과할 수 있는 가변 필터가 필수적이며, 이 가변필터에는 통과되는 신호의 정전용량을 조절할 수 있는 튜너블 캐패시터가 핵심소자이다.

도 1은 일반적인 캐패시터의 구성도로서, 상부전극(1)과, 상부전극(1)으로부터 일정거리(d) 이격된 하부전극(2)으로 구성되어 있다.

이 캐패시터의 캐패시턴스값은 식(1)과 같은 관계식으로 표시된다.

C = ε_rε₀S/d = ε_rε₀ab/d〔F〕----- (1)

여기서, ε_r,ε₀는 각각 물질의 고유의 유전율 및 진공상태의 유전율이다.

따라서, 식(1)에서, 면적이 S(ab)이고, 두 개의 전극판의 거리가 d인 캐패시터의 캐패시턴스값은 면적 S에 비례하고, 거리 d에 반비례함을 알 수 있다.

최근, MEMS(Micro electro mechanical system)기술을 적용하여, 알루미늄(Al)이나 폴리실리콘과 같은 구조체를 사용한 미세 제작된 튜너블 캐패시터에 대한 연구개발이 RF/IF 필터나 전압구동 오실레이터(Voltage controlled oscillator) 등의 응용을 위하여, 활발히 이루어지고 있다.

MEMS 기술을 이용한 소자는 Q 팩터가 높고, 공정이나 온도변화에 대한 보상이 용이하여 낮은 삽입손실(Low insertion loss)과 저 전력(Low power consumption)이 가능한 장점이 있다.

이러한 구조체를 사용한 튜너블 캐패시터는 넓은 전압범위와 높은 Q값과 같은 여러 가지 장점이 있지만, 튜닝 전압이 높고 튜닝범위가 작으며, 신뢰성 면에서 개선할 점이 많다.

도 2는 종래의 튜너블 캐패시터의 모식도로서, 하부전극(10)의 상부에 일정거리(d) 이격되어 상부전극(11)이 형성되어 있으며, 상기 상부전극(11)의 각 측면을 힌지(16)로 연결하고, 이 힌지(16)가 앵거(Anchor)(15)에 연결되어 지지된다.

이러한 구조의 튜너블 캐패시터는 사용되는 횟수에 따라 앵거나 힌지가 열화되고, 상부와 하부전극(11,10)에 스트레스가 인가되어 구부러지는 문제가 발생되는 문제점이 야기되었다.

이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 길이 또는 폭이 각각 다른 복수 리본 형태의 상부전극들을 어레이하여, 구동전압을 낮출 수 있고, 캐패시턴스 변화량을 선형적으로 구동시키며, 정전용량의 미세 조절이 가능하고, 소형의 소자를 구현시킬 수 있는 튜너블 캐패시터 및 그의 제조방법을 제공하는 데 그 목적이 있다.

상기한 본 발명의 목적을 달성하기 위한 바람직한 양태(樣態)는, 절연기판의 상부에 형성된 바(bar) 형태의 하부전극과;

상기 하부전극으로부터 일정거리 수직방향으로 이격되어 형성되며, 상기 하부전극 양 측면의 절연기판에 접착되어 있으며, 각각 일정한 거리(d₁)를 가지고 분리되어 있는 복수의 리본 상부전극들과;

상기 절연기판에 접착되고, 상기 리본 상부전극들 상면의 양 측면 일부를 각각 감싸서 형성되며, 상호 이격된 한 쌍의 버팀목과;

상기 복수의 리본 상부 전극에 수평되게 이격되어 형성된 상부전극으로 구성된 튜너블 캐패시터가 제공된다.

상기한 본 발명의 목적을 달성하기 위한 바람직한 다른 양태(樣態)는, 절연기판의 상부에 하부전극을 증착한 후, 패터닝하여 바(Bar) 형태의 하부전극을 형성하는 단계와;

상기 하부전극을 감싸며 산화막을 형성하고, 상기 산화막을 감싸며 폴리실리콘층을 증착하는 단계와;

상기 폴리실리콘층을 감싸며 실리콘 질화막(Si_xN_y)을 증착하는 단계와;

상기 실리콘 질화막을 감싸며 상부전극을 형성하는 단계와;

상기 상부전극과 실리콘 질화막을 패턴닝하여, 복수의 리본 상부전극들을 형성하고, 상기 리본 상부전극들 사이에 폴리실리콘층을 노출시키는 단계와;

상기 리본 상부전극들이 형성된 후에, 상기 리본 상부전극들의 양 측면 각각에 상기 절연기판에 지지되며, 포토레지스트층으로 이루어진 한 쌍의 버팀목을 형성하는 단계와;

상기 노출된 폴리실리콘층에 XeF2가스를 이용하여, 폴리실리콘층만 선택적으로 에칭을 수행하고, 상기 산화막을 제거하는 단계로 이루어진 튜너블 캐패시터의 제조방법이 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

도 3a 내지 도 3f는 본 발명에 따른 튜너블 캐패시터의 제조 공정도로서, 먼저, 석영(Quartz) 절연기판(20)의 상부에 백금(Pt) 또는 텅스텐 실리사이드(WSi)와 같은 고온성 금속을 스퍼터링(Sputtering)으로 0.1 ~ 0.2㎛ 두께로 증착한 후, 패터닝하여 바(Bar) 형태의 하부전극(21)을 형성한다.(도 3a)

그 다음, 상기 하부전극(21)을 감싸며 산화막과 같은 절연막(22)을 형성하고, 상기 절연막(22)을 감싸며 폴리실리콘층(23)을 LPCVD 방법으로 증착한다.(도 3b)

그 후에, 리본이 되는 구조체용 박막으로 탄성이 뛰어난 실리콘 질화막(Si_xN_y)(24)을 상기 폴리실리콘층(23)을 감싸며 LPCVD방법으로 0.3㎛ 증착한다.(도 3c)

연이어, 상기 실리콘 질화막(24)을 감싸며 금(Au) 또는 알루미늄(Al)을 스퍼터링 방법으로 증착하여, 0.1 ~ 0.2 ㎛의 상부전극(25)을 형성한다.(도 3d)

그리고, 상기 상부전극(25)과 실리콘 질화막(24)을 패턴닝하여, 50개 ~ 300개 정도의 리본 상부전극들(25a,25b)을 형성하고, 상기 리본 상부전극들 사이에 폴리실리콘층(23)을 노출시킨다.(도면 미도시)

계속적으로, 상기 리본 상부전극들이 완성된 후에, 상기 리본 상부전극들의 양 측면 각각에 상기 Quartz 절연기판(20)에 지지되며, 포토레지스트층으로 이루어진 한 쌍의 버팀목(26a,26b)을 형성한다.(도 3e)

여기서, 상기 버팀목(26a,26b)은 포토레지스트막으로 형성하는 것이 바람직하고, 1~20㎛ 두께로 형성하여 하는 것이 바람직하며, 10㎛가 가장 바람직하다.

마지막으로, 도 3d공정에서 노출된 폴리실리콘층(23)에 XeF₂가스를 이용하여, 폴리실리콘층(23)만 선택적으로 에칭을 수행하고, 전술된 절연막(22)을 제거하면, 하부전극과 리본 상부전극들 사이에는 공기층이 형성되므로, 본 발명의 튜너블 캐패시터의 제조가 완성된다.

도 4a와 4b는 본 발명에 따른 튜너블 캐패시터의 평면도로서, 도 4a와 4b에 도시된 바와 같이, 석영 절연기판(20)의 상부에 튜너블 캐패시터(30)가 형성되어 있다.

먼저, 도 3f를 참조하여, 도 4a의 튜너블 캐패시터(30)는 절연기판(20)의 상부에 형성된 바(bar) 형태의 하부전극(21)과; 상기 하부전극(21)으로부터 일정거리 수직방향으로 이격되어 형성되며, 상기 하부전극(21)의 양 측면의 절연기판(20)에 접착되어 있으며, 각각 일정한 거리(d₁)를 가지고 분리되어 있는 복수의 리본 상부전극들(25a,25b)과; 상기 절연기판(20)에 접착되고, 상기 리본 상부전극들 상면 양 측면 일부를 각각 감싸서 형성되며, 상호 이격된 한 쌍의 버팀목(26a,26b)과; 상기 복수의 리본 전극(25a,25b)에 수평되게 이격되어 형성된 상부전극(25)으로 구성되어 있다.

여기서, 상기 절연기판(20)은 Quartz기판으로 형성하고, 상기 한 쌍의 버팀목(26a,26b)은 포토레지스트막으로 형성한다.

그리고, 상기 각각의 리본 상부전극들의 사이 거리(d₁)는 동일하게 구성하고, 상기 리본 상부전극들의 폭(W)은 동일하게 구성하며, 상기 한 쌍의 버팀목(26a,26b) 각각은 일측의 길이가 타측보다 길도록 구성하면, 상기 리본 상부전극들의 길이(d₂)는 각각 다르게 된다.

상기 복수의 리본 상부전극은 50개 ~ 300개를 형성하고, 상기 복수의 리본 상부 전극들의 폭(W)은 5~10㎛이고, 길이(d₂)는 50~320㎛로 형성하는 것이 바람직하다.

그리고, 도 3a 내지 도 3f에서 전술된 바와 같이, 상기 복수의 리본 상부전극들의 저면에는 실리콘 질화막을 형성될 수도 있다.

이렇게 구성된 튜너블 캐패시터는 상부와 하부 전극(25,21)간에 전압이 인가되면, 정전력에 의해 상부의 리본 상부전극들(25a,25b)이 긴 것부터 차례로 구동되어 리본 상부전극과 하부 전극간의 간격이 좁아짐에 따라 정전용량이 선형적으로 증가된다.

한편, 도 4b에 도시된 튜너블 캐패시터에서는 한 쌍의 버팀목(26a,26b) 각각을 동일한 크기로 형성하고, 리본 상부 전극들의 폭(W)을 각각 다르게 형성하여, 도 4a에 도시된 튜너블 캐패시터와 동일한 동작을 수행하도록 하였다.

즉, 상부와 하부 전극(25,21)간에 전압이 인가되면, 정전력에 의해 상부의 리본 상부전극들(25a,25b)의 폭이 넓은 것부터 차례로 구동되어 리본 상부전극과 하부 전극간의 간격이 좁아짐에 따라 정전용량이 선형적으로 증가된다.

그러므로, 본 발명은 박막 증착 및 마이크로머시닝 기술을 이용하여, 하부전극 상부에 리본 형태로 부상되어 있는 리본 상부 전극을 어레이 형태로 구성하여 소형의 튜너블 캐패시터를 제작하는 것이 가능하게 된다.

그리고, 기존의 평판을 이용한 튜너블 캐패시터보다 구동 전압을 낮출 수 있어, 소모전력이 작으며, 정전용량을 도 4a와 도 4b에 도시된 바와 같이, 리본 상부전극들의 폭 또는 길이를 가변시켜 미세하게 조절할 수 있다.

도 5는 본 발명에 따라 복수의 리본 상부전극을 갖는 튜너블 캐패시터의 구동전압에 따른 캐패시턴스의 변화량을 측정한 도면으로서, 리본 상부전극의 폭이 5㎛, 리본 상부전극의 갯수가 100개인 튜너블 캐패시터의 구동전압에 따른 캐패시턴스 변화를 나타낸 것이다.

도 5에 도시된 바와 같이, 구동전압 증가에 따른 캐패시턴스 변화량이 상당히 선형적이고, 5V이하의 저전압 영역에서도 충분히 구동이 가능함을 보여준다.

이상에서 상세히 설명한 바와 같이 본 발명은 길이 또는 폭이 각각 다른 복수 리본 형태의 상부전극들을 어레이하여, 구동전압을 낮출 수 있고, 캐패시턴스 변화량을 선형적으로 구동시키며, 정전용량의 미세 조절이 가능하고, 소형의 소자를 구현시킬 수 있는 효과가 있다.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (11)

1. 절연기판의 상부에 형성된 바(bar) 형태의 하부전극과;

   상기 하부전극으로부터 일정거리 수직방향으로 이격되어 형성되며, 상기 하부전극 양 측면의 절연기판에 접착되어 있으며, 각각 일정한 거리(d₁)를 가지고 분리되어 있는 복수의 리본 상부전극들과;

   상기 절연기판에 접착되고, 상기 리본 상부전극들 상면의 양 측면 일부를 각각 감싸서 형성되며, 상호 이격된 한 쌍의 버팀목과;

   상기 복수의 리본 상부 전극에 수평되게 이격되어 형성된 상부전극으로 이루어진 것을 특징으로 하는 튜너블 캐패시터.
2. 제 1 항에 있어서,

   상기 절연기판은 석영기판이고, 상기 버팀목은 포토레지스트막인 것을 특징으로 하는 튜너블 캐패시터.
3. 제 1 항에 있어서,

   상기 복수의 리본 상부전극들의 저면에는 실리콘 질화막이 형성되어 있는 것을 특징으로 하는 튜너블 캐패시터.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 한 쌍의 버팀목 각각은 일측의 길이가 타측보다 큰 것을 특징으로 하는 튜너블 캐패시터.
5. 제 1 항에 있어서,

   상기 복수의 리본 상부전극은 50개 ~ 300개인 것을 특징으로 하는 튜너블 캐패시터.
6. 제 1 항에 있어서,

   상기 거리(d₁)는 5 ~ 10㎛인 것을 특징으로 하는 튜너블 캐패시터.
7. 제 1 항에 있어서,

   상기 버팀목에 의해 노출된 상기 복수의 리본 상부 전극들의 폭(W)은 동일하며, 길이(d₂)는 각각 다른 것을 특징으로 하는 튜너블 캐패시터.
8. 제 1 항에 있어서,

   상기 버팀목에 의해 노출된 상기 복수의 리본 상부 전극들의 폭(W)은 각각 다르며, 길이(d₂)는 동일한 것을 특징으로 하는 튜너블 캐패시터.
9. 제 1 항에 있어서,

   상기 복수의 리본 상부 전극들의 폭(W)은 5~10㎛이고, 길이(d₂)는 50~320㎛인 것을 특징으로 하는 튜너블 캐패시터.
10. 절연기판의 상부에 하부전극을 증착한 후, 패터닝하여 바(Bar) 형태의 하부전극을 형성하는 단계와;

    상기 하부전극을 감싸며 산화막을 형성하고, 상기 산화막을 감싸며 폴리실리콘층을 증착하는 단계와;

    상기 폴리실리콘층을 감싸며 실리콘 질화막(Si_xN_y)을 증착하는 단계와;

    상기 실리콘 질화막을 감싸며 상부전극을 형성하는 단계와;

    상기 상부전극과 실리콘 질화막을 패턴닝하여, 복수의 리본 상부전극들을 형성하고, 상기 리본 상부전극들 사이에 폴리실리콘층을 노출시키는 단계와;

    상기 리본 상부전극들이 형성된 후에, 상기 리본 상부전극들의 양 측면 각각에 상기 절연기판에 지지되며, 포토레지스트층으로 이루어진 한 쌍의 버팀목을 형성하는 단계와;

    상기 노출된 폴리실리콘층에 XeF₂가스를 이용하여, 폴리실리콘층만 선택적으로 에칭을 수행하고, 상기 산화막을 제거하는 단계로 이루어진 것을 특징으로 하는 튜너블 캐패시터의 제조 방법.
11. 제 10 항에 있어서,

    상기 하부전극은 백금(Pt) 또는 텅스텐 실리사이드(WSi)를 스퍼터링(Sputtering)으로 0.1 ~ 0.2㎛ 두께로 형성하고,

    상기 실리콘 질화막은 0.3㎛ 두께로 형성하며,

    상기 상부전극은 금(Au) 또는 알루미늄(Al)을 스퍼터링 방법으로 0.1 ~ 0.2 ㎛ 증착하고,

    상기 버팀목은 1~20㎛ 두께로 형성하는 것을 특징으로 하는 튜너블 캐패시터의 제조방법.

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