KR100850088B1 - Method for manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판의 소자분리영역에 STI 방법에 의해 트렌치 상부 측면이 노출되도록 리세스된 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트 측면과 상기 트렌치의 노출된 측면에 각각 제 1 및 제 2 스페이서를 형성하는 공정과, 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다. 따라서, 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, comprising: forming a device isolation film recessed to expose a top surface of a trench by an STI method in a device isolation region of a semiconductor substrate; and forming a gate insulating film on an active region of the semiconductor substrate. Forming a gate through the interposed layer; forming first and second spacers on the gate side and the exposed side surface of the trench; and forming impurities of a conductivity type different from that of the semiconductor substrate in the active region of the semiconductor substrate. Forming an impurity region by doping, forming an interlayer insulating layer on the semiconductor substrate and the interlayer insulating layer, exposing the impurity region, and forming a contact hole; and forming a plug in the contact hole. do. Therefore, even if misalignment occurs during contact hole formation, contact spiking can be prevented and the contact resistance and device characteristics of the plug can be prevented from being lowered.

STI, 콘택홀, 오정렬, 스페이서, 콘택 스파이킹 STI, Contact Hole, Misalignment, Spacer, Contact Spike

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING A SEMICONDUCTOR DEVICE

도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도.1A to 1C are process drawings showing a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도.2A to 2D are process diagrams showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도.3A to 3D are process drawings showing the manufacturing method of the semiconductor device according to the second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31 : 반도체기판 32 : 트렌치31 semiconductor substrate 32 trench

33 : 소자분리막 35 : 게이트절연막33: device isolation layer 35: gate insulating film

37 : 게이트 39 : 제 1 스페이서37: gate 39: first spacer

40 : 제 2 스페이서 41 : 불순물영역40: second spacer 41: impurity region

43 : 층간절연층 45 : 접촉홀43: interlayer insulating layer 45: contact hole

47 : 플러그 49 : 금속 배선47: plug 49: metal wiring

51 : 질화막 53 : 포토레지스트 패턴51 nitride layer 53 photoresist pattern

55 : 스페이서 57 : 식각정지막55 spacer 57 etch stop film

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 비트라인 콘택을 위한 콘택홀의 오정렬(misalign)에 의해 플러그가 STI(Shallow Trench Isolation) 절연막에 침범하는 하는 것을 방지하는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device which prevents the plug from invading a shallow trench isolation (STI) insulating film due to misalignment of contact holes for bit line contacts. will be.

먼저, 도 1a 내지 도 1c를 참조하면, 종래 기술에 따른 반도체장치의 제조방법을 설명하는 공정도가 도시된다.First, referring to FIGS. 1A to 1C, a process diagram illustrating a method of manufacturing a semiconductor device according to the prior art is shown.

도 1a를 참조하면, 반도체기판(11)의 소자분리영역에 트렌치(12)를 형성하고, 이 트렌치(12)를 산화실리콘으로 채워 액티브 영역을 한정하는 소자분리막(13)을 형성한다.Referring to FIG. 1A, a trench 12 is formed in an isolation region of a semiconductor substrate 11, and the isolation layer 13 is formed by filling the trench 12 with silicon oxide to define an active region.

그리고, 반도체기판(11)의 액티브 영역 상에 게이트절연막(15)을 개재시켜 게이트(17)를 형성하고, 이 게이트(17) 측면에 스페이서(19)를 형성한다. 그리고, 반도체기판(11)의 액티브 영역에 반도체기판(11)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인영역으로 사용되는 불순물영역(21)을 형성한다.The gate 17 is formed on the active region of the semiconductor substrate 11 with the gate insulating film 15 interposed therebetween, and a spacer 19 is formed on the side surface of the gate 17. The impurity region 21 used as the source and drain regions is formed by doping the semiconductor substrate 11 with an impurity of a different conductivity type from the semiconductor substrate 11.

도 1b를 참조하면, 반도체기판(11) 상에 산화실리콘을 증착하여 층간절연층(23)을 형성한 후 포토리쏘그래피 방법으로 불순물영역(21)을 노출시켜 접촉홀(25)을 형성한다.Referring to FIG. 1B, the silicon oxide is deposited on the semiconductor substrate 11 to form an interlayer insulating layer 23, and then the impurity region 21 is exposed by photolithography to form the contact hole 25.

도 1c를 참조하면, 층간절연층(23) 상에 텅스텐 등의 금속을 접촉홀(25)을 채우도록 증착한다. 그리고, 텅스텐 등의 금속을 화학-기계적 연마(CMP) 등의 방법으로 층간절연층(23)이 노출되게 연마하여 접촉홀(25) 내에 불순물영역(21)과 접촉 되어 전기적으로 연결되는 플러그(27)를 형성한다.Referring to FIG. 1C, a metal such as tungsten is deposited on the interlayer insulating layer 23 to fill the contact hole 25. In addition, the plug 27 may be electrically connected to the impurity region 21 in the contact hole 25 by polishing the metal such as tungsten to expose the interlayer insulating layer 23 by a chemical mechanical polishing (CMP) method. ).

그리고, 층간절연층(23) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(27)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(29)을 형성한다.Then, a conductive metal such as aluminum is deposited on the interlayer insulating layer 23 and patterned to be in contact with the plug 27 by a photolithography method to form a metal wiring 29 used as a bit line.

상술한 종래 기술에 따른 반도체장치의 제조방법은 마스크 공정시 오정렬되어 접촉홀에 의해 소자분리막이 노출될 수 있다. 이러한 경우에 소자분리막의 모서리 부분이 식각되는데, 이때, 소자분리막은 반도체기판의 계면을 따라 식각율이 빠르게 식각된다.The semiconductor device manufacturing method according to the related art described above may be misaligned during the mask process, and the device isolation layer may be exposed by the contact hole. In this case, an edge portion of the device isolation layer is etched. In this case, the etching rate of the device isolation layer is rapidly etched along the interface of the semiconductor substrate.

이에, 접촉홀 내에 플러그를 형성할 때 플러그를 형성하는 텅스텐 등의 금속이 소자분리막과 반도체기판의 계면을 따라 확산되는 콘택 스파이킹(contact spiking)이 발생된다.Accordingly, when forming a plug in the contact hole, contact spiking occurs in which metal such as tungsten, which forms the plug, diffuses along the interface between the device isolation film and the semiconductor substrate.

따라서, 종래 기술에서 있어서 콘택 스파이킹은 플러그의 접촉 저항 및 소자 특성을 저하시키는 문제점이 있었다.Therefore, in the prior art, contact spiking has a problem of lowering the contact resistance and device characteristics of the plug.

따라서, 본 발명의 목적은 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device which can prevent contact spikes even when misalignment occurs in forming contact holes, thereby preventing the contact resistance and device characteristics of the plug from being lowered.

상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체장치 제조방법은 반도체기판의 소자분리영역에 STI 방법에 의해 트렌치 상부 측면이 노출되도 록 리세스된 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트 측면과 상기 트렌치의 노출된 측면에 각각 제 1 및 제 2 스페이서를 형성하는 공정과, 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다.The semiconductor device manufacturing method according to the first embodiment of the present invention for achieving the above object is a step of forming a device isolation film recessed to expose the upper side of the trench by the STI method in the device isolation region of the semiconductor substrate; Forming a gate through a gate insulating layer on an active region of the semiconductor substrate, forming first and second spacers on the gate side and the exposed side of the trench, respectively, and in the active region of the semiconductor substrate; Forming an impurity region by doping an impurity of a different conductivity type from the semiconductor substrate, forming an interlayer dielectric layer on the semiconductor substrate and the interlayer dielectric layer, and exposing the impurity region to form contact holes; Forming a plug in the contact hole.

상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체장치 제조방법은 반도체기판의 소자분리영역에 STI 방법에 의해 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트 및 소자분리막을 덮도록 질화막을 형성하고 상기 질화막 상의 상기 소자분리막과 대응하는 부분을 덮는 포토레지스트 패턴을 형성하는 공정과, 상기 질화막을 에치백하여 상기 게이트 측면에 스페이서를 형성하면서 상기 소자분리막 상에 식각억제층을 형성하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다.A semiconductor device manufacturing method according to a second embodiment of the present invention for achieving the above object is a step of forming a device isolation film in the device isolation region of the semiconductor substrate by the STI method, and a gate insulating film on the active region of the semiconductor substrate Forming a gate through the semiconductor substrate, forming a nitride film on the semiconductor substrate to cover the gate and the device isolation film, and forming a photoresist pattern on the nitride film to cover a portion corresponding to the device isolation film; Forming an etch inhibitor layer on the device isolation layer by etching back to form a spacer on the side of the gate; removing the photoresist pattern; and doping impurities of a conductive type different from that of the semiconductor substrate to an active region of the semiconductor substrate. Forming an impurity region to form an impurity region on the semiconductor substrate and the Forming an interlayer insulating layer and a step of forming a step of forming a contact hole to expose the impurity region, a plug in the contact hole.

이하, 본 발명에 따른 반도체 장치의 제조방법은 첨부도면을 참조하여 다음과 같이 상세하게 설명된다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail as follows with reference to the accompanying drawings.

도 2a 내지 도 2d를 참조하면, 본 발명의 제1 실시예에 따른 반도체장치 제조 방법을 설명하는 공정도가 도시된다.2A to 2D, a process diagram illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention is shown.

먼저, 도 2a에 도시된 바와 같이, 반도체기판(31)의 소자분리 영역에 STI 방법을 이용하여 액티브 영역을 한정하는 소자분리막(33)을 형성한다. 보다 상세히 말해서, 반도체 기판(31) 상에 패드산화막(도시되지 않음) 및 패드질화막(도시되지 않음)을 증착 형성하고, 포토레지스트(도시하지 않음)를 도포한 후 노광 및 현상에 의해 패드질화막의 소자분리영역과 대응하는 부분을 노출시킨다. 포토레지스트를 마스크로 이용하여 패드질화막 및 패드산화막을 순차적으로 패터닝한 후, 계속해서 반도체 기판(31)을 반응성 이온 식각(RIE) 등의 이방성 식각 방법으로 식각하여 반도체 기판(31)의 액티브 영역에 트렌치(32)를 형성한다. 그 다음, 패드질화막 상에 산화실리콘 등의 절연물질로 트렌치(32) 내부를 채우도록 증착한 후 화학 기계 연마법(Chemical Machanical Polishing: CMP)을 이용하여 트렌치(32) 내에 소자분리막(33)을 형성한다. 이때, 소자분리막(33)을 트렌치(32)의 상부 측면이 노출되게 리세스 식각하여 형성한다.First, as shown in FIG. 2A, the device isolation film 33 defining the active region is formed in the device isolation region of the semiconductor substrate 31 using the STI method. More specifically, a pad oxide film (not shown) and a pad nitride film (not shown) are deposited on the semiconductor substrate 31, and a photoresist (not shown) is applied to the pad nitride film by exposure and development. The part corresponding to the device isolation region is exposed. After sequentially patterning the pad nitride film and the pad oxide film using a photoresist as a mask, the semiconductor substrate 31 is subsequently etched by an anisotropic etching method such as reactive ion etching (RIE) to the active region of the semiconductor substrate 31. The trench 32 is formed. Subsequently, the isolation layer 33 is deposited in the trench 32 by depositing the inside of the trench 32 with an insulating material such as silicon oxide on the pad nitride film, and then using chemical mechanical polishing (CMP). Form. In this case, the device isolation layer 33 is formed by recess etching to expose the upper side surface of the trench 32.

이후, 도 2b에 도시된 바와 같이, 반도체기판(31)의 액티브 영역 상에 게이트절연막(35)을 개재시켜 게이트(37)를 형성한다. Thereafter, as shown in FIG. 2B, the gate 37 is formed on the active region of the semiconductor substrate 31 through the gate insulating film 35.

그리고, 반도체기판(31) 상에 소자분리막(33)과 식각 선택비가 다른 절연물질, 예를 들면, 질화실리콘을 게이트(37) 및 소자분리막(33)을 덮도록 증착하고 반응성 이온 식각(RIE) 방법으로 에치백하여 게이트(37) 측면에 제 1 스페이서(39)를 형성한다. 또한, 소자분리막(33) 상의 트렌치(32) 측면에도 제 2 스페이서(40)가 형성된다.An insulating material having a different etching selectivity from the device isolation layer 33 and an etching selectivity, for example, silicon nitride, is deposited on the semiconductor substrate 31 so as to cover the gate 37 and the device isolation layer 33. The first spacer 39 is formed on the side of the gate 37 by etching back. In addition, a second spacer 40 is also formed on the side surface of the trench 32 on the device isolation layer 33.

그리고, 반도체기판(31)의 액티브 영역에 반도체기판(31)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인 영역으로 사용되는 불순물영역(41)을 형성한다.Then, an impurity region 41 used as a source and a drain region is formed by doping the semiconductor substrate 31 with an impurity of a different conductivity type from the active region of the semiconductor substrate 31.

그 다음 도 2c에 도시된 바와 같이, 반도체기판(31) 상에 산화실리콘을 증착하여 층간절연층(43)을 형성한 후 포토리쏘그래피 방법으로 불순물 영역(41)을 노출시켜 접촉홀(45)을 형성한다. 본 발명의 제1 실시예에 있어서, 제 2 스페이서(40)를 형성하는 질화실리콘은 층간절연층(43)을 형성하는 산화실리콘과 식각 선택비가 다르다. 그래서, 층간절연층(43)을 식각하여 접촉홀(45)을 형성할 때 오정렬이 발생되어도 제 2 스페이서(40)에 의해 소자분리막(33)이 식각되는 것을 방지할 수 있다.Next, as shown in FIG. 2C, the silicon oxide is deposited on the semiconductor substrate 31 to form the interlayer insulating layer 43, and then the impurity region 41 is exposed by photolithography to expose the contact hole 45. To form. In the first embodiment of the present invention, the silicon nitride forming the second spacer 40 has an etching selectivity different from that of the silicon oxide forming the interlayer insulating layer 43. Thus, even when misalignment occurs when the interlayer insulating layer 43 is etched to form the contact hole 45, the device isolation layer 33 may be prevented from being etched by the second spacer 40.

도 2d를 참조하면, 층간절연층(43) 상에 텅스텐 등의 금속 물질을 접촉홀(45)의 내부에 증착하여 접촉홀(45)을 채운다. 이때, 소자분리막(33)이 노출되거나 식각되지 않으므로 텅스텐 등의 금속이 반도체기판(31)과 소자분리막(33)의 계면을 따라 확산되는 콘택 스파이킹을 방지할 수 있다.Referring to FIG. 2D, a metal material such as tungsten is deposited on the interlayer insulating layer 43 to fill the contact hole 45. In this case, since the device isolation layer 33 is not exposed or etched, contact spikes in which a metal such as tungsten is diffused along the interface between the semiconductor substrate 31 and the device isolation layer 33 may be prevented.

그리고, 텅스텐 등의 금속 물질을 화학기계적 연마(CMP) 등의 방법으로 층간절연층(43)이 노출되게 연마하여 접촉홀(45) 내에 불순물영역(41)과 접촉되어 전기적으로 연결되는 플러그(47)를 형성한다.The plug 47 may be electrically connected to the impurity region 41 in the contact hole 45 by polishing the metal material such as tungsten to expose the interlayer insulating layer 43 by a chemical mechanical polishing (CMP) method. ).

그리고, 층간절연층(43) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(47)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(49)을 형성한다.Then, a conductive metal such as aluminum is deposited on the interlayer insulating layer 43 and patterned to be in contact with the plug 47 by a photolithography method to form a metal wiring 49 used as a bit line.

도 3a 내지 도 3b는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.3A to 3B are process diagrams showing the manufacturing method of the semiconductor device according to the second embodiment of the present invention.

도 3a를 참조하면, 도 2a와 같이 반도체기판(31)의 소자분리 영역에 STI 방법에 의해 트렌치(32)를 채우는 소자분리막(33)을 형성하고, 반도체기판(31)의 액티브 영역 상에 게이트 절연막(35)을 개재시켜 게이트(37)를 형성한다.Referring to FIG. 3A, an isolation layer 33 is formed in the isolation region of the semiconductor substrate 31 to fill the trench 32 by the STI method, and the gate is formed on the active region of the semiconductor substrate 31. The gate 37 is formed through the insulating film 35.

반도체기판(32) 상에 소자분리막(33)과 식각 선택비가 다른 절연물질, 예를 들면, 질화실리콘을 게이트(37) 및 소자분리막(33)을 덮도록 증착하고 하여 질화막(51)을 형성한다. 그리고, 질화막(51) 상에 포토레지스트를 도포하고 노광 및 현상에 의해 소자분리막(33)과 대응하는 부분에 포토레지스트 패턴(53)을 형성한다.An insulating material having a different etching selectivity from the device isolation layer 33 and an etching selectivity, for example, silicon nitride, is deposited on the semiconductor substrate 32 so as to cover the gate 37 and the device isolation layer 33 to form the nitride film 51. . Then, a photoresist is applied on the nitride film 51, and the photoresist pattern 53 is formed in a portion corresponding to the device isolation film 33 by exposure and development.

이후, 도 3b에 도시된 바와 같이, 질화막(51)을 반응성 이온 식각(RIE) 방법으로 에치백하여 게이트(37) 측면에 스페이서(55)를 형성한다. 이때, 질화막(51)은 포토레지스트 패턴(53)에 의해 소자분리막(33) 상에도 잔류되어 식각정지막(57)을 형성한다.Thereafter, as illustrated in FIG. 3B, the nitride layer 51 is etched back by using a reactive ion etching (RIE) method to form a spacer 55 on the side of the gate 37. In this case, the nitride film 51 is also left on the isolation layer 33 by the photoresist pattern 53 to form an etch stop layer 57.

포토레지스트 패턴(53)을 제거한 후 반도체기판(31)의 액티브 영역에 반도체기판(31)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인 영역으로 사용되는 불순물영역(41)을 형성한다. After the photoresist pattern 53 is removed, an impurity region 41 used as a source and a drain region is formed by doping the semiconductor substrate 31 with an impurity of a different conductivity type from the active region of the semiconductor substrate 31.

그 다음 도 3c 및 도 3d에서 진행되는 공정은 전술한 제1 실시예의 도 2c 및 도 2d와 동일하다. 다시 설명하면, 도 3c에 도시된 바와 같이, 반도체기판(31) 상에 산화실리콘을 증착하여 층간절연층(43)을 형성한 후 포토리쏘그래피 방법으로 불순물 영역(41)을 노출시켜 접촉홀(45)을 형성한다. 전술한 제1 실시예와 마찬가지로, 제2 실시예에 있어서, 식각정지막(57)를 형성하는 질화실리콘은 층간절연층(43)을 형성하는 산화실리콘과 식각 선택비가 다르다. 그래서, 층간절연층(43)을 식각하여 접촉홀(45)을 형성할 때 오정렬이 발생되어도 식각정지막(57)에 의해 소자분리막(33)이 식각되는 것을 방지할 수 있다.The process proceeding in FIGS. 3C and 3D is then the same as in FIGS. 2C and 2D of the first embodiment described above. In other words, as illustrated in FIG. 3C, the silicon oxide is deposited on the semiconductor substrate 31 to form the interlayer insulating layer 43, and then the impurity region 41 is exposed by photolithography to expose the contact hole ( 45). As in the first embodiment described above, in the second embodiment, the silicon nitride forming the etch stop film 57 is different in etching selectivity from the silicon oxide forming the interlayer insulating layer 43. Thus, even when misalignment occurs when the interlayer insulating layer 43 is etched to form the contact hole 45, the device isolation layer 33 may be prevented from being etched by the etch stop layer 57.

그 다음 도 3d에 도시된 바와 같이, 층간절연층(43) 상에 텅스텐 등의 금속 물질을 접촉홀(45)의 내부에 증착하여 접촉홀(45)을 채운다. 이때, 소자분리막(33)이 노출되거나 식각되지 않으므로 텅스텐 등의 금속이 반도체기판(31)과 소자분리막(33)의 계면을 따라 확산되는 콘택 스파이킹을 방지할 수 있다.Next, as shown in FIG. 3D, a metal material such as tungsten is deposited on the interlayer insulating layer 43 to fill the contact hole 45. In this case, since the device isolation layer 33 is not exposed or etched, contact spikes in which a metal such as tungsten is diffused along the interface between the semiconductor substrate 31 and the device isolation layer 33 may be prevented.

그리고, 텅스텐 등의 금속 물질을 화학기계적 연마(CMP) 등의 방법으로 층간절연층(43)이 노출되게 연마하여 접촉홀(45) 내에 불순물영역(41)과 접촉되어 전기적으로 연결되는 플러그(47)를 형성한다.The plug 47 may be electrically connected to the impurity region 41 in the contact hole 45 by polishing the metal material such as tungsten to expose the interlayer insulating layer 43 by a chemical mechanical polishing (CMP) method. ).

그리고, 층간절연층(43) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(47)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(49)을 형성한다.Then, a conductive metal such as aluminum is deposited on the interlayer insulating layer 43 and patterned to be in contact with the plug 47 by a photolithography method to form a metal wiring 49 used as a bit line.

상술한 바와 같이 본 발명은 소자분리막을 리세스 식각하여 트렌치의 상부 측면을 노출시켜서 게이트의 측면에 제 1 스페이서를 형성할 때, 노출된 트렌치의 상부 측면에 제 2 스페이서를 형성한다. 이에 의해, 층간절연층에 접촉홀 형성시 오정렬이 발생되어도 플러그 형성시 접촉 저항 및 소자 특성을 저하시키는 콘택 스파이킹을 방지할 수 있다.As described above, when the first isolation layer is formed on the side of the gate by recess etching the device isolation layer to expose the upper side of the trench, the second spacer is formed on the upper side of the exposed trench. As a result, even if misalignment occurs during contact hole formation in the interlayer insulating layer, contact spiking that reduces contact resistance and device characteristics during plug formation can be prevented.

따라서, 본 발명은 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있는 잇점이 있다.Therefore, the present invention has an advantage of preventing contact spiking even when misalignment occurs in forming a contact hole, thereby preventing the contact resistance and device characteristics of the plug from being lowered.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

Claims (6)

삭제delete 삭제delete 삭제delete 반도체기판의 소자분리영역에 STI 방법에 의해 소자분리막을 형성하는 공정과,Forming an isolation film in the isolation region of the semiconductor substrate by an STI method; 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,Forming a gate through a gate insulating film on an active region of the semiconductor substrate; 상기 반도체기판 상에 상기 게이트 및 소자분리막을 덮도록 질화막을 형성하고 상기 질화막 상의 상기 소자분리막과 대응하는 부분을 덮는 포토레지스트 패턴을 형성하는 공정과,Forming a nitride film on the semiconductor substrate to cover the gate and the device isolation film, and forming a photoresist pattern covering a portion corresponding to the device isolation film on the nitride film; 상기 질화막을 에치백하여 상기 게이트 측면에 스페이서를 형성하면서 상기 소자분리막 상에 식각억제층을 형성하는 공정과,Etching back the nitride film to form a spacer on the side of the gate and forming an etch inhibiting layer on the isolation layer; 상기 포토레지스트 패턴을 제거하고 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과,Removing the photoresist pattern and doping an active region of the semiconductor substrate with an impurity of a different conductivity type than the semiconductor substrate to form an impurity region; 상기 반도체기판 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과,Forming an interlayer insulating layer on the semiconductor substrate and exposing the impurity region to form contact holes; 상기 접촉홀 내에 플러그를 형성하는 공정을 포함하는 반도체장치의 제조방법.And forming a plug in the contact hole. 삭제delete 청구항 4에 있어서,The method according to claim 4, 상기 층간절연층 상에 도전성 금속을 증착하고 상기 플러그와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선을 형성하는 공정을 더 포함하는 반도체 장치의 제조방법.And depositing a conductive metal on the interlayer insulating layer and patterning the conductive metal in contact with the plug to form a metal wiring used as a bit line.
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