KR100845105B1 - MOS transistor and fabrication method thereof - Google Patents

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Abstract

모스 트랜지스터 및 그 제조 방법에 관한 것으로, 그 목적은 엘디디 영역의 확대를 방지하여 소형화에 유리한 모스 트랜지스터 및 그 제조 방법을 제공하는 것이다. 이를 위해 본 발명에서는, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 게이트 산화막 상에 소정폭의 다결정 실리콘으로 이루어진 게이트를 형성하는 단계; 게이트를 마스크로 하여 반도체 기판 내로 불순물 이온을 저농도로 주입하여 엘디디 영역을 형성하는 단계; 게이트를 포함하여 게이트 산화막의 상부 전면에 질화막을 200-400Å의 두께로 형성하는 단계; 질화막 상에 감광막을 형성하고 이를 수직식각하여 질화막의 측벽에 잔존시키는 단계; 질화막을 수직식각하여 게이트의 측벽에 남김으로써 질화막 스페이서를 형성하는 단계; 잔존 감광막을 제거하는 단계; 및 질화막 스페이서 및 게이트를 마스크로 하여 반도체 기판 내로 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하여 모스 트랜지스터를 제조한다.The present invention relates to a MOS transistor and a method of manufacturing the same, and an object thereof is to provide an MOS transistor and a method of manufacturing the same, which are advantageous for miniaturization by preventing the expansion of the LED area. To this end, in the present invention, forming a gate oxide film on a semiconductor substrate; Forming a gate made of polycrystalline silicon having a predetermined width on the gate oxide film; Implanting impurity ions into the semiconductor substrate at low concentration using the gate as a mask to form an LED region; Forming a nitride film having a thickness of 200-400 kPa on the entire upper surface of the gate oxide film including the gate; Forming a photoresist film on the nitride film and vertically etching the same to remain on the sidewall of the nitride film; Forming a nitride film spacer by vertically etching the nitride film and leaving it on the sidewall of the gate; Removing the remaining photoresist film; And forming a source and a drain region by implanting impurity ions at a high concentration into the semiconductor substrate using the nitride film spacer and the gate as masks.

트랜지스터, 엘디디, 질화막 스페이서Transistors, LEDs, Nitride Film Spacers

Description

모스 트랜지스터 및 그 제조 방법 {MOS transistor and fabrication method thereof} MOS transistor and fabrication method thereof

도 1은 종래 모스 트랜지스터를 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional MOS transistor.

도 2a 내지 도 2e는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a MOS transistor manufacturing method according to the present invention.

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 모스 트랜지스터를 제조하는 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a MOS transistor.

일반적으로 종래 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.In general, a conventional MOS transistor is a type of field effect transistor (FET), and has a structure in which a gate oxide film and a gate are formed on a semiconductor substrate having a source and a drain region formed on the semiconductor substrate and the source and drain regions formed thereon. . In the structure of the MOS transistor, metal wires for applying an electrical signal are connected to the source, the drain, and the gate, respectively, to operate the device.

도 1은 종래 모스 트랜지스터를 도시한 단면도로서, 이에 도시된 바와 같이, 실리콘웨이퍼(1)의 활성영역(active region) 표면에 게이트 산화막(2)과 게이트 전극으로 사용될 폴리실리콘(3)을 형성하고, 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 엘디디(LDD:lightly doped drain)영역(4)을 형성하며, 폴리실리콘(3)의 양 측벽에 사이드월(side wall)(5)을 형성한 후, 사이드월(5) 및 폴리실리콘(3)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 엘디디 영역(4)과 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 소스, 드레인(6)을 형성한 것이 도시되어 있다. FIG. 1 is a cross-sectional view of a conventional MOS transistor. As shown in FIG. 1, a polysilicon 3 to be used as a gate oxide film 2 and a gate electrode is formed on an active region surface of a silicon wafer 1. Lightly doped drain (LDD) is injected into the silicon wafer 1 of the device region by ion implanting P-type or N-type dopants at low concentration into the silicon wafer 1 of the device region using the polysilicon 3 as a mask. After the region 4 is formed and sidewalls 5 are formed on both sidewalls of the polysilicon 3, the sidewalls 5 and the polysilicon 3 are used as masks. It is shown that the source and drain 6 are formed in the silicon wafer 1 of the element region by ion implanting the silicon wafer 1 in the silicon wafer 1 at a high concentration with the same conductivity type dopant as the LED region 4.

이러한 구조의 종래 모스 트랜지스터에서는 사이드월(5)을 형성할 때, 폴리실리콘(3)을 포함하여 실리콘웨이퍼(1)의 상부 전면에 질화막을 1000Å 정도의 두께로 증착하고, 이를 식각하여 질화막을 폴리실리콘(3)의 양 측벽에 남김으로써 사이드월(5)을 형성한다. In the conventional MOS transistor having such a structure, when the sidewall 5 is formed, a nitride film is deposited to a thickness of about 1000 mW on the entire upper surface of the silicon wafer 1 including the polysilicon 3 and etched to form a nitride film. The sidewalls 5 are formed by remaining on both sidewalls of the silicon 3.

그런데, 질화막을 1000Å 정도의 두께로 증착하기 위해서는 750℃의 증착온도에 약 1시간 동안 증착공정을 진행해야 하는데, 그 동안에 엘디디 영역에서 불순물 이온이 열확산되어 결과적으로 엘디디 영역이 확대된다(도 1에서 점선으로 표시). However, in order to deposit a nitride film having a thickness of about 1000 mW, the deposition process should be performed at a deposition temperature of 750 ° C. for about 1 hour, during which the impurity ions are thermally diffused in the LED area, and consequently, the LED area is enlarged. As a dotted line at 1).

이와 같이 엘디디 영역이 확대되면 그만큼 채널의 길이가 짧아지게 되는데, 이는 소자의 고집적화 추세에 따라 채널의 길이가 짧아지고 있는 현 실정에서 채널의 길이를 더욱 더 단축시키는 것이므로 소형화된 소자에는 적용하기가 어려운 문제점이 있다. As the LED area is enlarged, the length of the channel is shortened. This is to shorten the length of the channel according to the trend of high integration of the device. There is a difficult problem.                         

또한, 엘디디 영역이 확대되면 짧은 채널을 통해 누설전류가 발생하는 문제점이 있다.In addition, when the LED area is enlarged, a leakage current is generated through a short channel.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 엘디디 영역의 확대를 방지하는 데 있다.The present invention is to solve the above problems, the object is to prevent the expansion of the LED area.

본 발명의 다른 목적은 소형화된 소자에 적용할 수 있는 구조의 모스 트랜지스터 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a MOS transistor having a structure applicable to a miniaturized device, and a manufacturing method thereof.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 질화막을 종래에 비해 얇은 200-400Å의 두께로 형성한 다음 식각하여 질화막 스페이서를 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the nitride film is formed to a thickness of 200-400 얇은 thinner than conventional and then etched to form a nitride film spacer.

즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 게이트 산화막 상에 소정폭의 다결정 실리콘으로 이루어진 게이트를 형성하는 단계; 게이트를 마스크로 하여 반도체 기판 내로 불순물 이온을 저농도로 주입하여 엘디디 영역을 형성하는 단계; 게이트를 포함하여 게이트 산화막의 상부 전면에 질화막을 200-400Å의 두께로 형성하는 단계; 질화막 상에 감광막을 형성하고 이를 수직식각하여 질화막의 측벽에 잔존시키는 단계; 질화막을 수직식각하여 게이트의 측벽에 남김으로써 질화막 스페이서를 형성하는 단계; 잔존 감광막을 제거하는 단계; 및 질화막 스페이서 및 게이트를 마스크로 하여 반도체 기판 내로 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역을 형성하는 단계 를 포함하여 이루어진다.That is, the MOS transistor manufacturing method according to the present invention, forming a gate oxide film on a semiconductor substrate; Forming a gate made of polycrystalline silicon having a predetermined width on the gate oxide film; Implanting impurity ions into the semiconductor substrate at low concentration using the gate as a mask to form an LED region; Forming a nitride film having a thickness of 200-400 kPa on the entire upper surface of the gate oxide film including the gate; Forming a photoresist film on the nitride film and vertically etching the same to remain on the sidewall of the nitride film; Forming a nitride film spacer by vertically etching the nitride film and leaving it on the sidewall of the gate; Removing the remaining photoresist film; And implanting a high concentration of impurity ions into the semiconductor substrate using the nitride film spacer and the gate as a mask to form source and drain regions.

이하, 본 발명에 따른 모스 트랜지스터 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a MOS transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2e에는 본 발명에 따른 모스 트랜지스터의 단면도가 도시되어 있는데, 이에 도시된 바와 같이, 반도체 기판(11) 상에는 소정폭의 게이트 산화막(12)이 형성되어 있고, 게이트 산화막(12) 상에는 다결정 실리콘으로 이루어진 소정폭의 게이트(13)가 형성되어 있으며, 게이트(13)의 측벽 및 게이트 산화막 상에는 두께가 200-400Å인 질화막 스페이서(15')가 형성되어 있다.2E illustrates a cross-sectional view of a MOS transistor according to the present invention. As shown in FIG. 2, a gate oxide film 12 having a predetermined width is formed on a semiconductor substrate 11, and polycrystalline silicon is formed on the gate oxide film 12. A gate 13 having a predetermined width is formed, and a nitride film spacer 15 'having a thickness of 200 to 400 microseconds is formed on the sidewall of the gate 13 and the gate oxide film.

또한, 저농도 불순물 영역인 엘디디 영역(14)이 게이트(13)의 외방으로 반도체 기판(11) 내에 형성되어 있으며, 고농도 불순물 영역인 소스 및 드레인 영역(17)이 질화막 스페이서(15')의 외방으로 반도체 기판(11) 내에 형성되어 있다.In addition, an LED region 14, which is a low concentration impurity region, is formed in the semiconductor substrate 11 outside the gate 13, and a source and drain region 17, which is a high concentration impurity region, is formed outside the nitride film spacer 15 ′. It is formed in the semiconductor substrate 11.

그러면, 상술한 구조의 본 발명에 따른 모스 트랜지스터 제조 방법을 도 2a 내지 2e를 참조하여 설명한다. Next, a MOS transistor manufacturing method according to the present invention having the above-described structure will be described with reference to FIGS. 2A to 2E.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(11)의 소자 활성영역 상에 게이트산화막(12)을 형성하고, 게이트산화막(12) 상에 다결정실리콘층을 증착한 후 식각하여 소정폭의 게이트(13)를 형성한다.First, as shown in FIG. 2A, a gate oxide film 12 is formed on an element active region of the semiconductor substrate 11, a polysilicon layer is deposited on the gate oxide film 12, and then etched to form a gate having a predetermined width. (13) is formed.

이어서, 게이트(13)를 마스크로 하여 반도체 기판(11) 내에 불순물 이온을 저농도로 주입하여 엘디디 영역(14)을 형성한다.Next, the impurity ions are implanted at low concentration into the semiconductor substrate 11 using the gate 13 as a mask to form the LED region 14.

다음, 도 2b에 도시된 바와 같이, 사이드월 형성을 위해, 게이트(13)를 포함 한 게이트산화막(12)의 상부 전면에 질화막(15)을 형성하는데, 이 때 질화막(15)의 두께는 종래 1000Å에 비해 얇은, 200-400Å으로 형성하며, 바람직하게는 300Å 두께로 형성할 수 있다.Next, as shown in FIG. 2B, to form a sidewall, a nitride film 15 is formed on the entire upper surface of the gate oxide film 12 including the gate 13, wherein the thickness of the nitride film 15 is conventionally made. It is formed in a thickness of 200-400 mW, thinner than 1000 mW, and may be preferably formed in a thickness of 300 mW.

이와 같이 질화막(15)을 200-400Å 두께로 형성하기 위해서는 증착공정이 12-24분 정도의 짧은 시간동안 진행되기 때문에 종래에 비해 엘디디 영역(14)이 확대되는 정도가 대폭 줄어든다.As such, since the deposition process is performed for a short time of about 12 to 24 minutes to form the nitride film 15 to 200-400 mm thick, the extent to which the LED region 14 is enlarged is significantly reduced as compared with the related art.

이어서, 질화막(15)을 포함한 반도체 기판(11)의 상부 전면에 감광막(16)을 도포한다.Next, the photosensitive film 16 is apply | coated on the upper whole surface of the semiconductor substrate 11 containing the nitride film 15. Next, as shown in FIG.

다음, 도 2c에 도시된 바와 같이, 감광막(16)을 수평방향으로는 식각하지 않고 수직방향으로 식각하는 수직식각으로 질화막(15)이 노출될 때까지 식각하여 질화막(15)의 측벽에 감광막(16)을 남긴다.Next, as shown in FIG. 2C, the photoresist layer 16 is etched until the nitride layer 15 is exposed by a vertical etching process in which the photoresist layer 16 is etched in the vertical direction instead of in the horizontal direction. Leaves 16).

감광막(16)의 수직식각 시에는 등방성 식각이 이루어지지 않도록 하는 것이 중요하며, 일 예로서 마그네틱 반응성 이온 식각(MERIE : magnetic enhanced ractive ion etch) 장비 내에서 식각가스로서 플로린 가스, 클로린 가스 및 브로마인 가스 등을 사용하고 배합 가스로서 산소 가스를 사용하여 수직식각할 수 있는데, 이 경우 가능하면 산소 가스를 최소화하는 조건에서 식각하면 등방성 식각이 이루어지지 않고 수직식각할 수 있다.It is important to prevent isotropic etching during the vertical etching of the photoresist layer 16. For example, florine gas, chlorine gas, and bromine may be used as an etching gas in a magnetic enhanced ractive ion etch (MERIE) device. It is possible to vertically etch using a gas or the like and oxygen gas as the blending gas. In this case, vertical etching may be performed without isotropic etching if the etching is performed under a condition that minimizes oxygen gas.

감광막(16)의 수직식각이 완료되어 질화막(15)이 노출되면, 질화막(15)을 수직식각한다. 즉, 도 2d에 도시된 바와 같이, 게이트(13)가 노출될 때까지 질화막(15)을 수직식각하여 게이트(13)의 측벽에 질화막(15)을 남김으로써, 질화막 스페이서(15')를 형성한다.When the vertical etching of the photoresist film 16 is completed and the nitride film 15 is exposed, the nitride film 15 is vertically etched. That is, as illustrated in FIG. 2D, the nitride film 15 is vertically etched until the gate 13 is exposed, thereby leaving the nitride film 15 on the sidewall of the gate 13 to form the nitride film spacer 15 ′. do.

이와 같이 질화막(15)을 수직식각하는 동안에 잔존 감광막(16) 역시 식각되어 더욱 작아진다. As such, during the vertical etching of the nitride film 15, the remaining photoresist film 16 is also etched to become smaller.

다음, 도 2e에 도시된 바와 같이, 잔존 감광막(16)을 제거하고, 게이트(13) 및 질화막 스페이서(15')를 마스크로 하여 반도체 기판(11) 내로 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역(17)을 형성하며, 이로써 본 발명에 따른 모스 트랜지스터의 제조를 완료한다. Next, as shown in FIG. 2E, the remaining photoresist film 16 is removed, and impurity ions are implanted into the semiconductor substrate 11 at high concentration using the gate 13 and the nitride film spacer 15 ′ as a mask, thereby forming a source and a drain. The region 17 is formed, thereby completing the manufacture of the MOS transistor according to the present invention.

상술한 바와 같이, 본 발명에서는 질화막을 얇게 증착하여 게이트 측벽에 질화막 스페이서를 형성하기 때문에 질화막 증착시간이 짧으며, 따라서 질화막 증착 중에 엘디디 영역이 확대되는 정도가 종래에 비해 줄어드는 효과가 있다.As described above, in the present invention, since the nitride film is thinly deposited to form the nitride spacer on the sidewall of the gate, the nitride film deposition time is short, and thus, the extent of the LED area enlarged during the nitride film deposition is reduced.

따라서, 종래에 비해 채널이 덜 단축되므로 누설전류가 방지되고 소형화된 소자에도 적용할 수 있는 효과가 있다.Therefore, since the channel is shortened as compared with the related art, leakage current is prevented and there is an effect applicable to a miniaturized device.

Claims (5)

삭제delete 반도체 기판 상에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the semiconductor substrate; 상기 게이트 산화막 상에 다결정 실리콘으로 이루어진 게이트를 형성하는 단계;Forming a gate made of polycrystalline silicon on the gate oxide film; 상기 게이트를 마스크로 하여 상기 반도체 기판 내로 불순물 이온을 저농도로 주입하여 엘디디 영역을 형성하는 단계;Implanting impurity ions into the semiconductor substrate at low concentration using the gate as a mask to form an LED region; 상기 게이트를 포함하여 상기 게이트 산화막의 상부 전면에 질화막을 형성하는 단계;Forming a nitride film on the entire upper surface of the gate oxide film including the gate; 상기 질화막 상에 감광막을 형성하는 단계;Forming a photoresist film on the nitride film; 상기 감광막을 수직식각하여 상기 질화막의 측벽에 잔존시키는 단계;Vertically etching the photosensitive film and remaining on the sidewall of the nitride film; 상기 질화막을 수직식각하여 상기 게이트의 측벽에 남김으로써 질화막 스페이서를 형성하는 단계;Forming a nitride spacer by vertically etching the nitride layer and leaving it on the sidewall of the gate; 상기 잔존 감광막을 제거하는 단계; 및 Removing the remaining photoresist film; And 상기 질화막 스페이서 및 상기 게이트를 마스크로 하여 상기 반도체 기판 내로 불순물 이온을 고농도로 주입하여 소스 및 드레인 영역을 형성하는 단계Implanting a high concentration of impurity ions into the semiconductor substrate using the nitride spacer and the gate as a mask to form source and drain regions 를 포함하는 모스 트랜지스터 제조 방법.MOS transistor manufacturing method comprising a. 제 2 항에 있어서, The method of claim 2, 상기 질화막은 200-400Å의 두께로 형성하는 모스 트랜지스터 제조 방법.And the nitride film is formed to a thickness of 200-400 Å. 삭제delete 제 2 항에 있어서, The method of claim 2, 상기 감광막 및 질화막을 수직식각할 때에는 마그네틱 반응성 이온 식각(MERIE : magnetic enhanced ractive ion etch) 장비 내에서 식각가스로서 플로린 가스, 클로린 가스, 및 브로마인 가스 등을 사용하고 배합 가스로서 산소 가스를 사용하여 수직식각하는 모스 트랜지스터 제조 방법.When the photoresist and the nitride film are vertically etched, florine gas, chlorine gas, bromine gas, etc. are used as an etching gas in a magnetic enhanced rionic ion etch (MERIE) device, and oxygen gas is used as a compounding gas. MOS transistor manufacturing method of vertical etching.
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