KR100843138B1 - 이중 다마신 공정을 이용한 저유전율 물질층 내에 콘택구조 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 127
- 239000000463 material Substances 0.000 title claims abstract description 118
- 230000008569 process Effects 0.000 title claims abstract description 66
- 230000009977 dual effect Effects 0.000 title claims abstract description 47
- 125000006850 spacer group Chemical group 0.000 claims abstract description 69
- 230000001681 protective effect Effects 0.000 claims abstract description 67
- 239000013077 target material Substances 0.000 claims abstract description 13
- 238000004380 ashing Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 44
- 239000010949 copper Substances 0.000 claims description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 30
- 229910052802 copper Inorganic materials 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229920000620 organic polymer Polymers 0.000 claims description 7
- 239000000758 substrate Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
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Abstract
본 발명은 이중 다마신 공정을 이용하여 저유전율 물질층(low-k materials) 내에 콘택 구조를 형성하는 방법에 관한 것으로 이중 다마신 공정을 이용한 비아 형성 방법은 저유전율 물질층 내에 리세스부를 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 보호 스페이서층을 형성하고, 보호 스페이서층 상에 리세스부를 채우는 대상물질층을 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 있는 보호 스페이서층을 유지하면서, 에싱(ashing) 공정을 이용하여 저유전율 물질층 내 리세스부로부터 대상물질층을 제거하는 것을 포함한다.
이중 다마신 공정, 콘택 구조, 저유전율 물질층, 에싱 공정
Description
도 1은 다른 물질층에 의한 전형적인 배선 지연과 집적회로 내의 게이트 지연을 예시적으로 도시한 그래프이다.
도 2a 및 2b는 종래의 건식 식각을 이용하여 비아를 형성하는 것을 도시한 단면도들이다.
도 3a 내지 3c는 종래의 다마신 공정을 도시한 단면도들이다.
도 4a 내지 4d는 종래의 단일 다마신 공정을 도시한 단면도들이다.
도 5a 내지 5e는 종래의 '선 트랜치' 이중 다마신 공정을 도시한 단면도들이다.
도 6a 내지 6e는 종래의 '선 비아' 이중 다마신 공정을 도시한 단면도들이다.
도 7a 내지 7l은 본 발명의 일 실시예에 따른 이중 다마신 공정을 이용하여 콘택 구조를 형성하는 것을 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
700: 기판 705: 하부 구리 배선
710: 저유전율 물질층 715: 제1 하드 마스크층
720: 제2 하드 마스크층 725: 리세스부
730, 730a: 보호 스페이서층 730b: 보호 스페이서
735: 희생물질층
735: 희생물질층
740: 마스크 산화층 745: 반사방지코팅막
750: 포토레지스트층 760: 트랜치
771: 금속 베리어층
본 발명은 집적회로 내에 구조들을 형성하는 방법에 관한 것으로, 특히 이중 다마신 공정을 이용하여 집적회로 내에 구조들을 형성하는 방법에 관한 것이다.
집적회로 내에 배선(interconnection) 물질로 구리(Cu)를 사용하는 것은 더 낮은 저항(resistivity), 집적회로에 사용되는 금속층 수의 감소 및/또는 알루미늄(Al) 또는 알루미늄 합금과 같은 다른 금속 물질과 비교할 때 더 우수한 신뢰성(reliability)을 갖는다는 장점이 있다. 예를 들어, 도 1의 그래프는 다른 물질들에 의해 나타나는 전형적인 배선 지연(RC delay) 뿐만 아니라 집적회로 내의 게이트 지연(gate delay)을 보여준다. 도 1에 도시된 바와 같이, 구리의 사용은 다른 형태의 배선 물질들과 비교할 때, 상대적으로 낮은 배선 지연을 제공할 수 있다.
그러나, 포토레지스트(photoresist)를 금속층 상에 형성하고 식각하여 도 2b에 도시된 배선을 제공하는데 있어, 예를 들어 도 2a에 도시된 바와 같이, 종래 의 건식 식각(dry etching)으로 형성할 때, 집적회로 내의 배선으로 구리를 사용하는 것은 복잡할 수 있다. 이와 반대로, 도 3a 내지 3c에 도시된 바와 같이, 구리를 이용한 다마신(damascene) 공정이 제공될 수 있다. 도 3a 내지 3c를 참조하면, 기판(substrate)은 식각되어 그 내에 트랜치(trench)를 제공하고, 구리는 트랜치를 채우기 위하여 기판 상에 형성된다. 그 후, 과잉의 구리는 화학적 기계적 연마(CMP: chemical mechanical polishing, 이하 'CMP'라 함)되도록 하여, 도 3c와 같은 구리 배선을 제공한다.
배선으로 구리를 사용하는 것은 구리가 집적회로를 제조하는데 이용되는 다른 공정단계를 오염시킬 가능성을 증가시킬 뿐 아니라, 그와 함께 사용되는 확산방지층(diffusion barrier layer)의 개선을 필요로 할 수 있다.
종래, 배선으로 구리를 사용하는 단일 다마신 공정은 도 4a 내지 4d에 도시되어 있다. 도 4a를 참조하면, 기판(400)은 하부 금속배선(405)과, 상부 구조(overlying structure)와 금속배선(405) 사이를 전기적으로 콘택(contact)시키는 비아(410)를 포함한다. 도 4b를 참조하면, 구리는 상기 비아(410) 내에 형성될 수 있다. 도 4c를 참조하면, 트랜치(415)는 종래의 사진식각공정(photolithography)과 식각(etching) 기법을 이용하여 형성될 수 있는 상기 비아(410) 상부에 형성될 수 있다. 도 4d를 참조하면, 구리는 비아(410) 상에 있는 금속 트랜치(415) 내에 다시 형성되어, 상부 구조와 하부 금속배선(405) 사이에 전기적 콘택을 제공하는 구조(420)를 완성한다. 도 4a 내지 4d를 참조하면, 비아(410)와 트랜치(415)는 별개의 단일 다마신 제조 단계에 따라 각각 구리로 채워질 수 있다.
도 4a 내지 4d에 도시된 바와 같은 구조를 제조하기 위한 이중 다마신 공정을 이용하는 것이 잘 알려져 있다. 특히, 도 5a 내지 5e에는 일반적으로 선 트랜치 이중 다마신(trench first dual damascene) 공정이라고 불리는 종래의 이중 다마신 공정이 도시되어 있다. 도 5a를 참조하면, 포토레지스트층(505)은 그 사이에 제 1 식각 정지층(etch stop layer)(520)을 가지는 하부층(515) 상에 있는 상부층(510) 상에 형성된다. 제 2 식각 정지층(525)은 하부층(515)과 하부 구리 배선(535)을 포함하는 기판(530) 사이에 위치한다.
도 5b를 참조하면, 포토레지스트층(505)은 상부층(510)을 패턴(pattern)하고 식각하는 데 사용되어, 제 1 식각 정지층(520)을 노출시키는 트랜치(540)를 형성하고, 그 이후 포토레지스트층(505)은 제거된다. 도 5c를 참조하면, 제 2 포토레지스트층(545)은 트랜치(540) 내에 형성되어 개구부(547)를 정의하고, 이를 통해 하부층(515)을 패턴하여 제 2 식각 정지층(525)을 노출시키는 트랜치(540) 내 비아 하부(550)를 형성한다. 도 5d를 참조하면, 제 2 식각 정지층(525)은 제거된다.
도 5e를 참조하면, 제 2 포토레지스트층은 제거되어, 원하는 구조를 완성하기 위하여 비아 하부(550)와 트랜치(540) 내에 구리가 형성될 수 있는 개구부를 정의한다. 그러나, 잘 알려진 바와 같이, 선 트랜치(trench first)법의 단점 중의 하나는, 만약 비아 하부(550)를 형성하기 위해 사용된 제 2 포토레지스트층이 구리 배선(535)과 비교하여 트랜치(540)에 정렬되지 않으면, 하부 구리 배선(535)에 제공되는 전기 연결을 통한 비아의 전체 크기가 감소될 수 있다는 것이다.
위에서 설명한 콘택 구조를 형성하기 위하여 '선 비아(via first)' 이중 다 마신 공정이라고 불리는 방법을 사용하는 것도 잘 알려져 있다. 도 6a 내지 6e를 참조하면, 콘택 구조는 그 구조의 상부로서의 트랜치에 앞서 하부 구조의 한 부분으로 비아를 먼저 형성하는 것에 의해 형성될 수 있다. 도 6a를 참조하면, 포토레지스트(605)는 상부층(610) 상에 형성된다. 제 1 식각 정지층(620)은 상부층(610)과 하부층(615) 사이에 형성된다. 제 2 식각 정지층(625)는 하부층(615)과 기판(630) 내의 구리 배선(635) 사이에 형성된다.
도 6b를 참조하면, 콘택 구조(650)의 비아 부분은 포토레지스트(605)를 마스크로 이용하여 식각되고, 제 2 포토레지스트(645)는 상부층(610) 상에 형성되어, 도 6c에 도시된 바와 같이 비아(650)를 노출시킨다. 도 6d를 참조하면, 제 2 포토레지스트(645)는 식각 마스크로 사용되어, 비아(650) 상에 콘택 구조의 일부분으로 트랜치(640)를 형성하여, 도 6e에 도시된 바와 같은 콘택 구조를 제공한다. 도 5a 내지 5e에서 설명한 '선 트랜치' 이중 다마신 공정과 달리, '선 비아' 이중 다마신 공정에서 비아(650) 상에 형성된 트랜치(640)가 부정렬(misalignment)되더라도 비아(650)의 전체 크기를 유지시키면서 트랜치의 부정렬을 허용할 수 있다. 따라서, '선 비아' 이중 다마신 공정이 선 트랜치 이중 다마신 공정보다 더 선호되고 있다.
이중 다마신 공정은, 예를 들어, 대한민국 특허출원 제 2004-0058955 호 및 미국 등록특허 제 6,743,713 호, 제 6,057,239 호에 개시되어 있다.
본 발명이 이루고자 하는 기술적 과제는 이중 다마신 공정을 이용하여 저유전율 물질층 내에 콘택 구조를 형성하는 방법을 제공함에 있어서, 리세스부 내에 있는 포토레지스트 및/또는 희생물질층 등이 제거되는 동안에 저유전율 물질층이 손상되는 것을 방지할 수 있는 효과적인 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 몇몇 실시예들에 따르면, 이중 다마신 공정을 이용하여 저유전율 물질층(low-k materials) 내에 콘택 구조를 형성하는 방법을 제공한다. 본 발명의 몇몇 실시예들에 따르면, 이중 다마신 공정을 이용한 비아 형성 방법은 리세스부(recess) 내에 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 보호 스페이서(protective spacer)를 유지하면서, 에싱(ashing) 공정을 이용하여 저유전율 물질층 내의 리세스부로부터 대상물질층을 제거하는 것을 포함한다.
본 발명에 따른 일부 실시예들에 있어서, 대상물질층을 제거하는 것은 리세스부로부터 희생물질층(sacrificial material)을 제거하는 것을 포함한다. 본 발명의 일부 실시예들에 있어서, 대상물질층을 제거하는 것은 상기 리세스부 내부로부터 희생물질층을 제거함과 함께 리세스부 주변으로부터 포토레지스트층을 제거하는 것을 더 포함한다. 본 발명의 일부 실시예들에 있어서, 포토레지스트층과 희생물질층은 동일한 물질(common material)을 포함한다. 본 발명의 일부 실시예들에 있어서, 포토레지스트층과 희생물질층은 유기 폴리머이다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서는 실리콘 산화물이다. 본 발명의 일부 실시예들에 있어서, 저유전율 물질층은 다공성 SiCOH 이다.
본 발명의 일부 실시예들에 있어서, 리세스부로부터 대상물질층을 제거하는 것은 에천트(etchant)를 이용하여 대상물질층을 식각하여 리세스부 내부에 있는 보호 스페이서를 노출시키는 것을 더 포함한다. 본 발명의 일부 실시예에 있어서, 상기 식각하는 것은 O2와 CO2, N2와 H2, NH3와 O2, NH3와 N2, 또는 NH3와 H2를 이용하여 대상물질층을 식각하는 것을 더 포함한다. 본 발명의 일부 실시예들에 있어서, 상기 식각하는 것은 약 10 내지 700 Mtorr의 압력에서 수행된다.
본 발명의 일부 실시예들에 있어서, 상기 방법은 리세스부 상부에 트랜치를 형성하고 측벽으로부터 보호 스페이서를 제거하는 것을 더 포함한다. 리세스부와 트랜치는 구리로 채워진다.
본 발명의 일부 실시예들에 있어서, 이중 다마신 공정을 이용한 비아 형성 방법은 보호 스페이서를 구비한 리세스부를 가지는 저유전율 물질층으로부터 희생물질층을 제거하는 것과 리세스부 상부에 트랜치를 형성하는 것을 포함한다. 측벽 스페이서는 그 이후 제거된다. 본 발명의 일부 실시예에 있어서, 보호 스페이서는 실리콘 산화물이다. 본 발명의 일부 실시예에 있어서, 저유전율 물질층은 다공성 SiCOH 이다.
본 발명의 일부 실시예들에 있어서, 이중 다마신 공정을 이용한 비아 형성 방법은 저유전율 물질층 상에 하드 마스크(hard mask)층을 형성하는 것을 포함한다. 비아는 하드 마스크층을 통해 저유전율 물질층 내에 형성된다. 보호 스페이서는 비아의 측벽과 하드 마스크층 상에 형성되며, 이때 보호 스페이서는 하드 마스크층에 대하여 식각 선택비(etch selectivity)을 가진다. 희생물질층은 보호 측벽 상의 비아 내부에 형성된다. 포토레지스트층은 비아 상부에 개구부를 포함하는 하드 마스크층 상에 형성된다. 포토레지스트층과 희생물질층은 비아 내부로부터 보호 스페이서가 제거되는 것을 방지하면서 비아 내부로부터 제거된다. 트랜치는 그 위에 보호 스페이서를 가지는 비아 하부를 유지하면서 비아 상부에 형성된다. 보호 스페이서는 비아 하부로부터 제거된다. 비아와 트랜치는 구리로 채워진다.
본 발명의 일부 실시예들에 있어서, 비아 상부에 트랜치를 형성하는 것은 비아 하부 상의 보호 스페이서를 유지하면서 하드 마스크층을 식각하여, 상부 표면 아래에 있는 저유전율 물질층의 일 부분과 저유전율 물질층의 상부 표면으로부터 하드 마스크층을 제거하여 저유전율 물질층 내에 트랜치를 형성하는 것을 포함한다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서는 실리콘 산화물이다. 본 발명의 일부 실시예들에 있어서, 저유전율 물질층은 다공성 SiCOH 이다.
본 발명의 일부 실시예들에 있어서, 선 비아 이중 다마신 공정을 이용한 콘택 구조 형성 방법은 리세스부 내부의 희생물질층을 제거하는 동안 저유전율 물질층 내부에 있는 리세스부의 전체 측벽 상에 보호 스페이서를 유지하는 것을 포함한다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서는 실리콘 산화물이다. 본 발명의 일부 실시예들에 있어서, 저유전율 물질층은 다공성 SiCOH 이다.
이하부터는 본 발명의 예시되는 실시예를 보여주는 도면을 참조하여 본 발명을 좀 더 상세하게 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시될 수 있으며, 여기서 설명하는 실시예에 의해 한정되어 해석되어서는 아니된다. 이러한 실시예들은 본 명세서가 충분하고 완전하도록 하고, 본 기술 분야의 통상의 지식을 가진 자가 본 발명의 범위를 충분히 해석할 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 각 층과 영역들의 크기와 상대적인 크기들은 명확하게 하기 위해 과장되어 있다.
어떤 구성요소나 층(layer)이 다른 구성요소나 층의 '~ 상에', '~ 와 연결된' 및/또는 '~와 커플링된' 과 같이 기재되어 있다면, 그것은 다른 구성요소나 층과 직접 또는 존재하는 다른 중간 구성요소나 층을 통해서 '~상에', '~와 연결된' 및/또는 '~와 커플링된' 것으로 이해되어야 한다. 이와 비교하여, 어떤 구성요소가 '직접 ~상에', '~와 직접 연결된' 및/또는 '~와 직접 커플링된' 과 같이 기재되어 있다면, 중간 구성요소나 층이 없는 것이다. 같은 도면번호는 전 명세서에 걸쳐 같은 구성요소를 지칭한다. 이하에서 사용되는 바와 같이, '및/또는' 이라는 용어는 관련되어 언급된 요소들의 하나 또는 그 이상의 일부 또는 모든 조합을 포함한다.
비록 '제 1', '제 2', '제 3' 등과 같은 용어가 다양한 구성요소(element), 성분(component), 영역(region), 층(layer) 및/또는 부분(section)을 기술하기 위하여 이하에서 사용될 수 있지만, 이러한 구성요소, 성분, 영역, 층 및/또는 부분은 그 용어에 한정되지 않는 것으로 이해되어야 한다. 이러한 용어는 하나의 구성요소, 성분, 영역, 층 및/또는 부분을 다른 영역, 층 및/또는 부분과 구별하기 위 하여 사용된 것이다. 예를 들어, 이하에서 언급되는 제 1 구성요소, 성분, 영역, 층 및/또는 부분은 본 발명의 개시된 바와 어긋나지 않고 제 2 구성요소, 성분, 영역, 층 및/또는 부분을 지칭할 수 있다.
예를 들어, '~ 바로 아래에(beneath)', '~ 아래에(below)', '~ 하부의(lower)', '~ 위에(above)', '~ 상부의(upper)' 와 같은 공간적으로 상대적인 용어들은 도면에 도시된 바와 같이 어떤 구성요소 및/또는 특징의 다른 구성요소 및/또는 특징과의 상대적인 관계를 기술함에 있어 편리함을 위해 사용된 것이다. 이러한 공간적으로 상대적인 용어들은 사용된 장치와 다른 방향 또는 본 도면에서 도시된 방향에 추가된 작동을 포괄하기 위한 것임을 이해하여야 한다. 만약 도면에 그려진 장치가 뒤집어 진다면, 다른 구성요소 또는 특징의 '~ 아래에' 및/또는 '~ 바로 아래에' 라고 기재된 구성요소는 다른 구성요소나 특징의 '~ 위로' 향하게 될 수 있다. 그러므로, '~ 아래에'라는 용어는 위 방향과 아래 방향 모두를 포괄할 수 있다. 어떤 장치가 다른 방향이 (90도로 회전하거나 다른 방향으로) 될 수 있으며, 공간적으로 상대적인 기술들은 그에 따라서 해석된다.
여기에 사용된 용어는 오직 특정한 실시예들을 설명하기 위한 목적으로 사용된 것이고 본 발명을 제한하려고 한 것이 아니다. 여기에 사용된 '하나의' 와 같은 단수형 용어들은 만약 문맥상 명확하게 다르다고 지적되지 않는 한, 복수 형태를 포함하는 것이다. 또한, 본 명세서에서 사용된 '포함하는' 이라는 용어는 언급된 특성, 수(數, integer), 단계, 작동, 구성요소 또는 성분 등의 존재를 상술하는 것이지만, 이것이 하나 이상의 특성, 수, 단계, 작동, 구성요소, 성분 또는 그 들의 집합의 추가를 배제하는 것은 아니다.
본 발명의 실시예들은 본 발명의 바람직한 실시예(그리고 중간 구조들)의 도식적인 도면인 단면도를 참조하여 설명된다. 제조기술 기법이나 소요되는 시간에 따라 도시된 형태의 다양한 변형이 예상될 수 있다. 그러므로 본 발명의 기술된 실시예들은 만약 명시적으로 정의되지 않는 한, 여기에 도시된 영역의 특정한 형태로 제한되어 해석되어서는 안되며, 제조상의 차이로 형상의 차이를 포함한다. 예를 들어, 사각형으로 도시된 주입 영역(implanted region)은 전형적으로 원형이나 굴곡인 형태가 될 수 있고, 주입된 영역과 주입되지 않은 영역이 이분법적으로 명확하게 구별되기 보다는 그 경계부분에서 주입 농도의 경사를 가질 것이다. 마찬가지로 주입에 의해 형성된 매몰 영역은 매몰영역과 주입이 일어나는 표면 사이의 특정 영역에서 일부 주입을 일으킨다. 그러므로, 도면에 도시된 영역들은 도식적인 것이고, 그 형상은 어떤 장치의 어떤 영역의 실제 형상을 도시하기로 의도된 것이 아니며, 여기에 명시적으로 정의되지 않는 한 본 발명의 범위를 제한하기로 의도된 것이 아니다.
만약 다른 정의가 없다면, 여기에 사용된 모든 용어들(기술적, 과학적 용어를 포함하여)은 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 공통적으로 이해되는 것과 같은 의미를 가진다. 일반적으로 사용되는 사전에서 정의된 용어들은 관련 기술과 본 발명의 공개의 문맥상 그 의미와 일치하는 의미로 해석되며, 여기에 특별히 그렇게 정의되어 있지 않는 한 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 안된다.
본 발명의 실시예들에 있어서, 대상물질층(예를 들어, 리세스부 내에 있는 포토레지스트 및/또는 희생물질층)이 제거되는 동안에, 저유전율 물질층 내에 있는 리세스부 내에 형성된 보호 스페이서는 유지된다. 포토레지스트 및/또는 희생물질층의 제거는 에싱(ashing) 공정에 의해 수행될 수 있는데, 만약 보호 스페이서가 리세스부 내부에 유지되지 않는다면, 저유전율 물질층이 손상될 수 있다. 좀 더 상세히 설명하면, 리세스부는 이중 다마신 공정을 이용하여 형성된 선 비아(via first) 콘택 구조의 하부를 제공할 수 있다. 따라서, 본 발명의 일부 실시예에 있어서, 트랜치는 '선 비아' 이중 다마신 공정에 있어서 콘택 구조의 상부를 제공하도록 형성될 수 있다. 이러한 트랜치는 리세스부의 바깥쪽에 있는 보호 스페이서의 잔존부를 식각 마스크로 이용하여 형성될 수 있다. 따라서, 본 발명의 일부일 실시예에 있어서, 에싱 공정에 의해 제거되는 대상물질층은 트랜치를 형성하는 것에 앞서 제거될 수 있는데, 이로써 에싱 공정에 의해 대상물질층(예를 들어, 비아 내의 포토레지스트 및/또는 희생물질층)이 제거되는 동안에 저유전율 물질층이 보호 스페이서에 의해 보호될 수 있다. 여기서, '에싱(ashing)'이라는 용어는 플라즈마(plasma) 또는 오존 발생 자외선을 이용하여 반도체 기판으로부터 포토레지스트층과 같은 대상물질층을 제거하는 것을 말한다.
도 7a 내지 7l은 본 발명의 일 실시예에 따른 '선 비아' 이중 다마신 공정을 이용한 콘택 구조 형성 방법을 도시한 단면도들이다. 도 7a를 참조하면, 하부 구리 배선(705)은 비아 식각 정지층(702)을 가지는 기판(700) 내에 제공된다. 저유전율 물질층(710), 제 1 하드 마스크층(715) 및 제 2 하드 마스크층(720)은 상기 식각 정지층(702) 상에 형성된다. 리세스부(725)는 저유전율 물질층(710), 제 1 하드 마스크층(715) 및 제 2 하드 마스크층(720) 내에 형성되어, '선 비아' 이중 다마신 공정의 일부로써 콘택 구조의 하부를 제공한다. 본 발명의 일부 실시예들에 있어서, 밑바닥에서 리세스부의 크기는 약 145nm이다. 본 발명의 일부 실시예들에 있어서, 저유전율 물질층(710)은 다공성(porous) SiCOH, 제 1 하드 마스크층(715)은 SiCOH, 제 2 하드 마스크층(720)은 TEOS 물질로 형성될 수 있다. 본 발명의 일부 실시예들에 있어서, 식각 정지층(702)은 SiCNH으로 형성될 수 있다.
도 7b를 참조하면, 보호 스페이서층(730)은 제 2 하드 마스크층(720)의 상부 표면과 리세스부(725)의 측벽 상에 형성되는데, 특히 저유전율 물질층(710)에 의해 정의되는 리세스부(725)의 측벽 상에 형성된다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서층(730)은 SiO2, TEOS, SiH4 산화물, OMCTS(Octa Methyl Cyclo Tetra Siloxane) 산화물 등으로 형성된다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서층(730)은 제 1 하드 마스크층(715)과 비교하여 약 6의 식각 선택비(etch selectivity)를 가진다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서층(730)은 화학 기상 증착법(CVD: chemical vapor deposition, 이하 'CVD'라 함) 또는 원자층 증착법(ALD: atomic layer deposition, 이하 'ALD'라 함)을 이용하여, 약 10 내지 500 Å 두께를 갖도록 형성된다.
도 7c를 참조하면, 희생물질층(735)은 보호 스페이서층(730)의 상부표면 상에 형성되어 리세스부(725)를 채우고, 마스크 산화층(740)은 희생물질층(735) 상에 형성된다. 본 발명의 일부 실시예들에 있어서, 희생물질층(735)은 유기 폴리머가 될 수 있다. 본 발명의 일부 실시예들에 있어서, 마스크 산화층(740)은 SiH4와 N2O의 결합에 의해 형성되는 물질층과 같은 저온 SiH4 베이스 산화물(based oxide)이 될 수 있다.
도 7d를 참조하면, 반사방지코팅막(ARC: anti-reflective coating, 이하 'ARC'라 함)(745)은 마스크 산화층(740) 상에 형성되고, 그 위에 포토레지스트층(750)이 형성되고 패턴되어, 희생물질층(735)로 채워지고 보호 스페이서층(730)을 가지는 리세스부(725) 상부에 개구부(755)를 제공한다. 본 발명의 일부 실시예들에 있어서, 포토레지스트층(750)은 리세스부(725) 내에 희생물질층(735)을 형성하는데 사용된 유기 폴리머와 동일한 물질과 같은 유기 폴리머로 형성될 수 있다. 본 발명의 일부 실시예에 있어서, 포토레지스트층(750)은 희생물질층(735)과 다른 물질일 수도 있다.
도 7e를 참조하면, 마스크 산화층(740)은 포토레지스트층(750)을 식각 마스크로 이용하여 개구부(755)를 통해 식각되어 희생물질층(735)를 노출시킨다. 도 7f를 참조하면, 보호 스페이서층(730)이 리세스부(725)의 전체 측벽 상에 유지되면서, 도 7e에 도시된 바와 같이 노출된 희생물질층(735)은 리세스부(725) 내부로 더 식각되는데, 이에 의해서 희생물질층(735)의 제거되는 동안에 저유전율 물질층(710)이 보호될 수 있다. 본 발명에 따른 몇몇 실시예들에 따라 좀 더 설명하면, 보호 스페이서층(730)을 리세스부(725)의 전체 측벽 상에 유지하면서 포토레지스트층(750) 또한 희생물질층(735)과 함께 제거된다. 본 발명의 일부 실시예들에 있어서, 희생물질층(735) 및/또는 포토레지스트층(750)은 건식 식각된다.
도 7g를 참조하면, 식각을 계속하여, 리세스부의 외부에 위치한 보호 스페이서(730a)와 제 2 하드 마스크층(720)의 일부분을 제거하여 리세스부(725) 외부의 제 1 하드 마스크층(715)의 상부 표면을 노출시킨다. 따라서, 본 발명의 일부 실시예들에 있어서, 제 1 하드 마스크층(715)과 보호 스페이서(730a)는 상대적으로 서로 다른 식각 선택비를 가진다. 바꾸어 말하면, 본 발명의 일부 실시예들에 있어서, 보호 스페이서(730a)는 에천트(etchant)의 존재 하에 상대적으로 빠르게 식각될 수 있으며, 이에 반하여 제 1 하드 마스크층(715)는 동일한 에천트의 존재 하에서도 상대적으로 거의 식각이 일어나지 않는다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서(730a)는 제 1 하드 마스크층(715)과 비교하여 약 6의 식각 선택비를 가진다. 본 발명의 일부 실시예들에 있어서, 보호 스페이서(730a)와 제 2 하드 마스크층(720)의 식각은 약 45mT의 압력에서 에천트로 Ar, N2, C4F8의 혼합물을 사용하여 건식 식각에 의해 제공될 수 있다.
도 7h를 참조하면, 희생물질층(735)은 리세스부(725)로부터 제거되어, 식각 정지층(702)이 리세스부(725)의 밑바닥에 노출된다. 도 7f에 도시된 바와 같이, 식각은 건식 식각에 의하여 수행될 수 있다.
도 7i를 참조하면, 제 2 하드 마스크층(720)은 본 명세서에서 기술한 '선 비아' 이중 다마신 공정의 몇몇 실시예들에 따른 콘택 구조의 상부 부분의 일부로서 트랜치(760)를 형성하도록 하드 마스크로 사용될 수 있다. 도 7j를 참조하면, 콘택 구조의 비아 부분 내부의 저유전율 물질층(710)의 측벽 상에 위치한 보호 스페이서(730b)은 제거되고, 식각 정지층(702)의 노출된 부분이 제거되어 하부 구리 배선(705)를 노출시킨다.
도 7k를 참조하면, 구리층(765)이 콘택 구조의 비아 부분의 내부와 그 구조의 트랜치 부분의 내부에 형성되어 도시된 바와 같이 비아와 트랜치를 채우게 된다. 본 발명의 일부 실시예들에 따르면, 구리층은 예를 들어 전기도금(electroplating)에 의해 형성된다. 특히, 시드층(seed layer)은 스퍼터링(sputtering)에 의해 먼저 형성될 수 있고, 그 다음에 구리층(765)의 형성을 위한 전기도금을 할 수 있다. 도 7k와 도 7l을 참조하면, 구리층(765)은 CMP를 이용하여 평탄화되어, 도 7a 내지 7k를 참조하여 설명한 '선 비아' 이중 다마신 공정에 의한 콘택 구조를 제공한다. 도 7k에 도시된 바와 같이, 금속 베리어층(metal barrier layer)(771)이 구리층(765)의 바로 아래에 형성될 수 있다.
지금까지 기술한 본 발명의 실시예들을 참조하면, 대상물질층(예를 들어, 포토레지스트 및/또는 리세스부 내의 희생물질층)이 제거되는 동안에 저유전율 물질층 내의 리세스부 내에 형성된 보호 스페이서는 유지된다. 포토레지스트 및/또는 희생물질층의 제거는 에싱 공정에 의해 수행될 수 있는데, 만약 보호 스페이서가 리세스부 내에 존재하지 않는다면 저유전율 물질층은 손상될 수 있다. 좀 더 상세히 설명하면, 리세스부는 이중 다마신 공정을 이용하여 형성된 '선 비아' 콘택 구조의 하부를 제공할 수 있다. 따라서, 본 발명의 일부 실시예들에 있어서, 트랜치는 '선 비아' 이중 다마신 공정에서 콘택 구조의 상부를 제공하도록 형성될 수 있다. 트랜치는 리세스부 외부에 있는 보호 스페이서의 잔존물을 식각 마스크로 이용하여 형성될 수 있다. 따라서, 본 발명의 일부 실시예들에 있어서, 에싱 공정에 의해 제거되는 대상물질층은 트랜치의 형성에 앞서 제거될 수 있는데, 에싱 공정에 있어 대상물질층(예를 들어, 비아 내부에 있는 포토레지스트 및/또는 희생물질층)이 제거되는 동안에 저유전율 물질층은 보호 스페이서에 의해 보호될 수 있게 된다.
앞서 본 명세서에서 본 발명의 실시예들을 기술하였고, 이는 본 발명을 제한하는 것으로 해석되어서는 아니된다. 비록 본 발명의 몇몇 예시적인 실시예들을 기술되었지만, 본 기술분야의 당업자는 본 발명의 신규한 가르침이나 장점과 실질적으로 다르지 않게 예시적인 실시예의 다양한 변형예들이 가능하다는 것을 쉽게 알 수 있을 것이다. 또한, 그러한 변형예들 모두는 본 발명의 특허청구범위에서 정의한 본 발명의 권리 범위 내에 포함되도록 의도된다. 그러므로, 앞서 본 명세서에서 본 발명의 실시예들을 기술하였고, 이는 청구항뿐만 아니라 기술된 특정한 실시예와 기술된 실시예들의 변형예로 제한하여 해석되어서는 아니된다. 본 발명은 그 안에 포함되어 있는 특허청구범위의 균등물과 함께 후술하는 특허청구범위에 의해 정의된다.
본 발명의 실시예들에 따르면, 이중 다마신 공정을 이용하여 집적회로 내에 구조들을 형성하는데 있어서, 대상물질층(예를 들어, 리세스부 내에 있는 포토레지스트 및/또는 희생물질층)이 제거되는 동안에, 저유전율 물질층 내에 있는 리세스부 내에 형성되는 보호 스페이서를 유지함으로써, 저유전율 물질층이 손상되는 것을 방지할 수 있는 효과적인 방법을 제공할 수 있다. 또한, 트랜치는 '선 비아' 이중 다마신 공정에 있어서 콘택 구조의 상부를 제공하도록 형성될 수 있는데, 트랜치를 형성하는 것에 앞서 에싱 공정에 의해 대상물질층(예를 들어, 비아 내의 포토레지스트 및/또는 희생물질층)이 제거되는 동안에 저유전율 물질층이 보호 스페이서에 의해 보호될 수 있도록 함으로써 더욱 효과적인 방법을 제공할 수 있다.
Claims (26)
- 저유전율 물질층 내에 리세스부를 형성하고,상기 리세스부 내에 있는 저유전율 물질층을 덮도록 상기 리세스부의 전체 측벽 상에 보호 스페이서층을 형성하고,상기 보호 스페이서층 상에 상기 리세스부를 채우는 대상물질층을 형성하고,상기 리세스부 내에 있는 저유전율 물질층을 덮도록 상기 리세스부의 전체 측벽 상에 있는 보호 스페이서층을 유지하면서, 에싱(ashing) 공정을 이용하여 상기 저유전율 물질층 내 상기 리세스부로부터 대상물질층을 제거하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 1 항에 있어서,상기 대상물질층을 제거하는 것은 상기 리세스부로부터 희생물질층을 제거하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 2 항에 있어서,상기 대상물질층을 제거하는 것은 상기 리세스부 안쪽으로부터 상기 희생물질층을 제거하는 것과 함께 상기 리세스부 주변으로부터 포토레지스트층을 제거하는 것을 더 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 3 항에 있어서,상기 포토레지스트층과 상기 희생물질층은 동일한 물질을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 4 항에 있어서,상기 포토레지스트층과 상기 희생물질층은 유기 폴리머를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 1 항에 있어서,상기 보호 스페이서층은 실리콘 산화물을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 1 항에 있어서,상기 리세스부로부터 대상물질층을 제거하는 것은 에천트를 이용하여 상기 대상물질층을 식각하여 상기 리세스부 내부의 상기 보호 스페이서층을 노출시키는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 1 항에 있어서,상기 저율전율 물질층은 다공성 SiCOH를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 1 항에 있어서,상기 리세스부 상부에 트랜치를 형성하고,상기 리세스부 내부의 상기 보호 스페이서층을 제거하고,상기 리세스부와 상기 트랜치를 구리로 채우는 것을 더 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 보호 스페이서층을 구비한 리세스부를 가지는 저유전율 물질층으로부터 희생물질층을 제거하고,상기 리세스부 상부에 트랜치를 형성하고,상기 보호 스페이서층을 제거하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 10 항에 있어서,상기 보호 스페이서층은 유기 폴리머를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 10 항에 있어서,상기 희생물질층을 제거하는 것은 에천트를 이용하여 상기 희생물질층을 식각하여 상기 리세스부 내부의 보호 스페이서층을 노출시키는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 10 항에 있어서,상기 보호 스페이서층은 실리콘 산화물을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 10 항에 있어서,상기 저유전율 물질층은 다공성 SiCOH를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 10 항에 있어서,상기 트랜치를 형성하는 것은 에천트를 이용하여 상기 저유전율 물질층을 식각하여 트랜치를 형성하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 저유전율 물질층 상에 하드 마스크층을 형성하고,상기 하드 마스크층을 통해 상기 저유전율 물질층 내에 비아(via)를 형성하고,상기 비아의 측벽과 상기 하드 마스크층 상에 상기 하드 마스크층에 대하여 식각 선택비를 갖는 보호 스페이서층을 형성하고,상기 보호 스페이서층 상의 상기 비아 내에 희생물질층을 형성하고,상기 비아 위에 개구부를 포함하는 상기 하드 마스크층 상에 포토레지스트층을 형성하고,상기 비아 내부로부터 상기 보호 스페이서층이 제거되는 것을 방지하면서 상기 비아 내부로부터 상기 포토레지스트층과 상기 희생물질층을 제거하고,상기 보호 스페이서층을 갖는 상기 비아 하부를 유지하면서 상기 비아 상에 트랜치를 형성하고,상기 비아 하부로부터 상기 보호 스페이서층을 제거하고,상기 비아와 상기 트랜치를 구리로 채우는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 16 항에 있어서,상기 포토레지스트층과 상기 희생물질층을 제거하는 것은 상기 리세스부 내부로부터 상기 희생물질층을 제거하는 것과 함께 상기 리세스부 주변으로부터 상기 포토레지스트층을 제거하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 16 항에 있어서,상기 포토레지스트층과 상기 희생물질층은 동일한 물질을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 18 항에 있어서,상기 포토레지스트층과 상기 희생물질층은 유기 폴리머를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 16 항에 있어서,상기 보호 스페이서층은 실리콘 산화물을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 16 항에 있어서,상기 저유전율 물질층은 다공성 SiCOH를 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 제 16 항에 있어서,상기 비아 상에 트랜치를 형성하는 것은상기 비아 하부 상에 상기 보호 스페이서층을 유지하면서, 상기 하드 마스크층을 식각하여, 상기 저유전율 물질층의 상부 표면과 상기 상부 표면 아래의 상기 저유전율 물질층의 일부분으로부터 상기 하드 마스크층을 제거하고 상기 저유전율 물질층 내에 상기 트랜치를 형성하는 것을 포함하는 이중 다마신 공정을 이용한 비아 형성 방법.
- 저유전율 물질층 내에 리세스부를 형성하고,상기 저유전율 물질층 내의 상기 리세스부의 전체 측벽 상에 보호 스페이서층을 형성하고,상기 보호 스페이서층 상에 상기 리세스부를 채우는 희생물질층을 형성하고,상기 리세스부 내의 희생물질층을 제거하는 동안에 상기 저유전율 물질층 내의 상기 리세스부의 전체 측벽 상에 상기 보호 스페이서층을 유지하는 것을 포함하는 선 비아 이중 다마신 공정을 이용한 콘택 구조 형성 방법.
- 제 23 항에 있어서,상기 보호 스페이서층을 유지하는 것은 상기 리세스부 내부의 상기 희생물질층을 제거하고 상기 리세스부 외부로부터 포토레지스트층의 제거하는 동안에 상기 저유전율 물질층 내에 상기 리세스부의 전체 측벽 상에 상기 보호 스페이서층을 유지하는 것을 포함하는 선 비아 이중 다마신 공정을 이용한 콘택 구조 형성 방법.
- 제 23 항에 있어서,상기 보호 스페이서층은 실리콘 산화물을 포함하는 선 비아 이중 다마신 공정을 이용한 콘택 구조 형성 방법.
- 제 23 항에 있어서,상기 저유전율 물질층은 다공성 SiCOH를 포함하는 선 비아 이중 다마신 공정을 이용한 콘택 구조 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/270,783 US20070105362A1 (en) | 2005-11-09 | 2005-11-09 | Methods of forming contact structures in low-k materials using dual damascene processes |
| US11/270,783 | 2005-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070049992A KR20070049992A (ko) | 2007-05-14 |
| KR100843138B1 true KR100843138B1 (ko) | 2008-07-02 |
Family
ID=38004321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060110491A KR100843138B1 (ko) | 2005-11-09 | 2006-11-09 | 이중 다마신 공정을 이용한 저유전율 물질층 내에 콘택구조 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070105362A1 (ko) |
| JP (1) | JP2007134717A (ko) |
| KR (1) | KR100843138B1 (ko) |
| CN (1) | CN1976002A (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4797821B2 (ja) * | 2006-06-15 | 2011-10-19 | ソニー株式会社 | 半導体装置の製造方法 |
| DE102008016425B4 (de) * | 2008-03-31 | 2015-11-19 | Advanced Micro Devices, Inc. | Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials |
| US8236684B2 (en) * | 2008-06-27 | 2012-08-07 | Applied Materials, Inc. | Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer |
| JP5331443B2 (ja) * | 2008-10-29 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| DE102009006798B4 (de) * | 2009-01-30 | 2017-06-29 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung |
| KR20120030782A (ko) * | 2010-09-20 | 2012-03-29 | 삼성전자주식회사 | 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법 |
| JP2012156356A (ja) * | 2011-01-27 | 2012-08-16 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP5957840B2 (ja) | 2011-10-04 | 2016-07-27 | ソニー株式会社 | 半導体装置の製造方法 |
| KR102201092B1 (ko) * | 2014-09-16 | 2021-01-11 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US9679850B2 (en) * | 2015-10-30 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating semiconductor structure |
| US9799558B2 (en) * | 2015-11-16 | 2017-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming conductive structure in semiconductor structure |
| US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
| CN107703722B (zh) * | 2016-08-08 | 2020-12-15 | 中芯国际集成电路制造(上海)有限公司 | 图案化光阻的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002049A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 콘택홀 형성 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057239A (en) * | 1997-12-17 | 2000-05-02 | Advanced Micro Devices, Inc. | Dual damascene process using sacrificial spin-on materials |
| US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
| US6743713B2 (en) * | 2002-05-15 | 2004-06-01 | Institute Of Microelectronics | Method of forming dual damascene pattern using dual bottom anti-reflective coatings (BARC) |
| US7435679B2 (en) * | 2004-12-07 | 2008-10-14 | Intel Corporation | Alloyed underlayer for microelectronic interconnects |
| US7569478B2 (en) * | 2005-08-25 | 2009-08-04 | Tokyo Electron Limited | Method and apparatus for manufacturing semiconductor device, control program and computer storage medium |
-
2005
- 2005-11-09 US US11/270,783 patent/US20070105362A1/en not_active Abandoned
-
2006
- 2006-11-08 JP JP2006303293A patent/JP2007134717A/ja active Pending
- 2006-11-09 CN CNA2006101435805A patent/CN1976002A/zh active Pending
- 2006-11-09 KR KR1020060110491A patent/KR100843138B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002049A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 콘택홀 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1976002A (zh) | 2007-06-06 |
| US20070105362A1 (en) | 2007-05-10 |
| KR20070049992A (ko) | 2007-05-14 |
| JP2007134717A (ja) | 2007-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 12 |