KR100840314B1 - liquid crystal device - Google Patents
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Abstract
본 발명은 플리커를 최소화하는 액정 표시 장치에 관한 것이다. The present invention relates to a liquid crystal display device that minimizes flicker.
본 발명에서는 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터선에 연결되는 소스전극을 가지는 다수의 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극에 연결되는 화소 전극 및 보조 전극이 형성되어 있는 제1 기판과; 상기 화소 전극에 대향되어 있는 공통 전극이 형성되어 있는 제2 기판과; 상기 게이트선에 상기 박막 트랜지스터를 온/오프시키기 위한 게이트 전압을 인가하기 위한 게이트 구동부와; 상기 데이터선에 화상 신호를 나타내는 데이터 전압을 인가하기 위한 데이터 구동부를 포함한다. 특히, 상기 화소 전극과 보조 전극 사이에 형성되는 보조 용량이 위치에 따라 서로 다른 값을 가지거나, 상기 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 형성되는 기생 용량이 위치에 따라 서로 다른 값을 가진다. In the present invention, a plurality of thin film transistors having a plurality of gate lines, a plurality of data lines insulated from and intersecting the plurality of gate lines, a gate electrode connected to the gate line, and a source electrode connected to the data line; A first substrate having a pixel electrode and an auxiliary electrode connected to the drain electrode of the transistor; A second substrate having a common electrode opposed to the pixel electrode; A gate driver for applying a gate voltage to turn on / off the thin film transistor to the gate line; And a data driver for applying a data voltage representing an image signal to the data line. In particular, the storage capacitor formed between the pixel electrode and the auxiliary electrode has a different value depending on the position, or the parasitic capacitance formed between the gate electrode and the drain electrode of the thin film transistor has a different value depending on the position.
이러한 본 발명에 따르면, 제1 기판과 제2 기판으로 이루어지는 액정 패널 전체에 걸쳐서 킥백 전압이 선형적으로 가변되거나 동일하게 발생됨으로써, 위치별로 공통 전극에 서로 다른 전압을 인가하거나 공통 전극에 동일한 전압을 인가하여 킥백 전압 차이에 의한 플리커를 방지할 수 있다. According to the present invention, the kickback voltage is linearly varied or generated equally across the entire liquid crystal panel including the first substrate and the second substrate, thereby applying different voltages to the common electrode for each position or applying the same voltage to the common electrode. It can be applied to prevent flicker caused by the kickback voltage difference.
액정표시장치, LCD, 화질개선, 플리커방지LCD, LCD, Picture Quality Improvement, Flicker Prevention
Description
도 1은 일반적인 박막 트랜지스터 액정 표시 장치의 화소 등가 회로도이다. 1 is a pixel equivalent circuit diagram of a general thin film transistor liquid crystal display.
도 2는 본 발명의 실시예에 따른 액정 표시 장치의 구조도이다. 2 is a structural diagram of a liquid crystal display according to an exemplary embodiment of the present invention.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 킥백 전압 보상 개념을 나타낸 그래프이다. 3A and 3B are graphs illustrating a kickback voltage compensation concept according to a first embodiment of the present invention.
도 4는 본 발명의 제1 실시예에 따른 보조 용량 및 기생 용량 특성을 나타낸 그래프이다. 4 is a graph showing the auxiliary dose and the parasitic dose characteristics according to the first embodiment of the present invention.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 킥백 전압 보상 개념을 나타낸 그래프이다. 5A and 5B are graphs illustrating a kickback voltage compensation concept according to a second embodiment of the present invention.
도 6은 본 발명의 제2 실시예에 따른 보조 용량 및 기생 용량 특성을 나타낸 그래프이다. 6 is a graph showing the auxiliary dose and the parasitic dose characteristics according to the second embodiment of the present invention.
본 발명은 액정 표시 장치에 관한 것으로, 특히, 플리커(flicker)를 최소화하는 액정 표시 장치에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device that minimizes flicker.
TFT-LCD는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써, 원하는 화상 신호를 얻는 표시장치이다. A TFT-LCD is a display device that obtains a desired image signal by applying an electric field to a liquid crystal material having an anisotropic dielectric constant injected between two substrates, and controlling the amount of light transmitted through the substrate by adjusting the intensity of the electric field.
이러한 TFT-LCD의 기판 위에는 서로 평행한 복수의 게이트선과 이 게이트선에 절연되어 교차하는 복수의 데이터선이 형성되며, 이들 게이트선과 데이터선에 의해 둘러싸인 영역은 하나의 화소를 규정한다. 각 화소의 게이트선과 데이터선이 교차하는 부분에는 TFT가 형성된다. On the substrate of such a TFT-LCD, a plurality of gate lines parallel to each other and a plurality of data lines insulated from and intersecting the gate lines are formed, and an area surrounded by these gate lines and the data lines defines one pixel. TFTs are formed at portions where the gate lines and the data lines of each pixel cross each other.
도 1은 일반적인 TFT-LCD에서 단위 화소에 대한 등가회로를 나타낸다.1 shows an equivalent circuit for a unit pixel in a typical TFT-LCD.
도 1에 도시한 바와 같이, TFT(10)의 게이트 전극(g), 소스 전극(s), 드레인 전극(d)은 각각 게이트선(Gn), 데이터선(Dm), 화소 전극(P)에 연결된다. 화소 전극(P)과 공통 전극(Com)사이에는 액정 물질이 형성되는데 이를 등가적으로 액정용량(Clc)으로 나타내었다. 그리고, 화소 전극과 전단 게이트선(Gn-1)사이에는 보조 용량(Cst)이 형성되며, 게이트 전극과 드레인 전극 사이에는 오정렬 (misalignment)등에 기인한 기생 용량(Cgd)이 생긴다. 액정 용량(Clc)과 보조 용량(Cst)은 TFT-LCD가 구동해야 하는 부하로서 작용한다. As shown in FIG. 1, the gate electrode g, the source electrode s, and the drain electrode d of the
이와 같은 TFT-LCD의 동작을 설명하면 다음과 같다.The operation of the TFT-LCD will be described as follows.
먼저, 표시하고자 하는 게이트선(Gn)에 연결된 게이트 전극에 게이트 온 전압을 인가하여 TFT(10)를 도통시킨 후에, 화상 신호를 나타내는 데이터 전압을 소스 전극(s)에 인가하여 이 데이터 전압을 드레인 전극(d)에 인가하도록 한다. 그러면, 상기 데이터 전압은 화소 전극(P)을 통해 각각 액정 용량(Clc)과 보조 용량(Cst)에 인가되고, 화소 전극(Cp)과 공통 전극(Com)의 전위차에 의해 전계가 형성된다. 이 때, 액정 물질에 같은 방향의 전계가 계속해서 인가되면 액정이 열화되기 때문에, LCD 패널에서는 액정의 열화를 방지하기 위해 화상 신호를 공통 전극에 대해 양, 음 반복되도록 구동하며, 이와 같은 구동 방식을 반전 구동 방식이라 한다. First, the
한편, TFT가 온 상태로 된 경우에 액정 용량(Clc) 및 보조 용량(Cst)에 인가된 전압은 TFT가 오프 상태로 된 후에도 계속 지속되어야 하나, 게이트 전극과 드레인 전극 사이에 있는 기생 용량(Cgd) 때문에, 화소 전극에 인가된 전압은 왜곡이 생기게 된다. 이와 같이 왜곡된 전압을 킥백 전압(kick-back)전압이라고 한다. On the other hand, when the TFT is turned on, the voltage applied to the liquid crystal capacitor Clc and the auxiliary capacitor Cst must be maintained even after the TFT is turned off, but the parasitic capacitance Cgd between the gate electrode and the drain electrode is maintained. Due to this, the voltage applied to the pixel electrode causes distortion. This distorted voltage is called a kick-back voltage.
이상적인 TFT-LCD에서는 게이트 전압(Vg)이 온일 때 데이터 전압(Vd)이 화소 전극에 인가되어 게이트 전압이 오프로 되는 경우에도 상기 데이터 전압을 유지하나, 실제 TFT-LCD에서는 게이트 전압이 바뀌는 부분에서는 킥백 전압의 영향으로 화소전압이 킥백 전압 만큼 아래쪽으로 내려가게 된다. In an ideal TFT-LCD, when the gate voltage Vg is on, the data voltage Vd is applied to the pixel electrode to maintain the data voltage even when the gate voltage is turned off. The pixel voltage is lowered by the kickback voltage due to the kickback voltage.
한편, 액정에 인가되는 전압의 실효치는 화소 전압(Vd)과 공통 전압(Vcom) 사이의 면적으로 정해지는데, 액정표시장치를 반전구동방식으로 구동하는 경우에는 공통전압을 중심으로 한 화소전압의 면적이 대칭이 되도록 공통 전압 레벨을 조절할 필요가 있으며, 이를 위해 종래에는 화소 전압의 면적이 대칭이 되는 일정한 공통 전압을 공통 전극에 인가하였다. On the other hand, the effective value of the voltage applied to the liquid crystal is determined by the area between the pixel voltage Vd and the common voltage Vcom. When the liquid crystal display device is driven by an inversion driving method, the area of the pixel voltage centered on the common voltage is used. It is necessary to adjust the common voltage level so as to be symmetrical. For this purpose, a constant common voltage in which the area of the pixel voltage is symmetrical is applied to the common electrode.
이는 공통 전압(Vcom)을 중심으로 한 화소 전압(Vp)의 면적이 대칭이 되지 않을 경우에는 각 화소에 충전되는 화소 전압의 양이 프레임마다 차이가 발생하여, 화소 전압이 반전될 때 화면이 깜박이는 플리커(flicker) 현상이 발생하기 때문이 다. When the area of the pixel voltage Vp centered on the common voltage Vcom is not symmetrical, the amount of pixel voltage charged in each pixel is different from frame to frame, and the screen flickers when the pixel voltage is reversed. This is because flicker occurs.
그러나, 플리커 현상을 방지하기 위해 종래와 같이 일정한 공통 전압을 공통 전극에 인가하는 경우에도 다음과 같은 이유로 플리커 현상이 여전히 발생하게 된다. However, even when a constant common voltage is applied to the common electrode in order to prevent the flicker phenomenon, the flicker phenomenon still occurs for the following reason.
일반적으로 게이트선과 데이터선에는 저항과 기생 용량을 가지고 있기 때문에, 이 두 값의 곱에 의해 결정되는 시정수 만큼의 게이트 전압과 데이터 전압의 지연이 생기게 되며, 이 신호 지연은 액정 패널의 크기가 커질수록 더욱 커지게 된다. 따라서, 게이트 전압의 입력단에서 멀수록, 즉 게이트 신호의 지연이 클수록 게이트 전압의 변화량이 작게 되며, 이에 따라 킥백 전압은 작아진다. In general, since the gate line and the data line have resistances and parasitic capacitances, there is a delay of the gate voltage and the data voltage by the time constant determined by the product of these two values, and the signal delay increases the size of the liquid crystal panel. The bigger it gets. Therefore, the farther the gate voltage is from the input terminal, that is, the larger the delay of the gate signal is, the smaller the change amount of the gate voltage is, and thus the kickback voltage is smaller.
이와 같이, 액정 패널 전체에 걸쳐서 서로 다른 값을 가지는 킥백 전압이 발생하기 때문에, 공통 전압이 일정하게 인가되어도 이 전압이 화소 전압의 중심값으로 유지되지 않아서 프레임 단위로 화소에 충전되는 전압의 값이 달라지고 그에 따라 플리커 현상이 발생하게 된다. 이러한 현상은 액정 표시 장치의 화면이 대형화되어 게이트선이 길어짐에 따라 더욱 더 문제로 된다. As described above, since kickback voltages having different values are generated over the entire liquid crystal panel, even if the common voltage is constantly applied, the voltages charged to the pixels in units of frames are not maintained because the voltages are not maintained at the center of the pixel voltages. And thus flicker occurs. This phenomenon becomes even more problematic as the screen of the liquid crystal display becomes larger and the gate lines become longer.
이러한 게이트 신호의 지연 현상으로 인하여 킥백 전압이 달라지는 것을 해결하기 위하여, 액정 패널 좌우측에 서로 다른 공통 전압을 제공하는 방안이 연구되고 있다.In order to solve the difference in the kickback voltage due to the delay of the gate signal, a method of providing different common voltages to the left and right sides of the liquid crystal panel has been studied.
그러나, 이것은 게이트 신호의 지연 효과에 의한 킥백 전압(Vk) 감소가 선형적(linear)이라는 전제하에서 이루어진 것이기 때문에, 실제로 RC 시정수에 의하여 비선형(nonlinear)적으로 킥백 전압 감소가 발생되는 것을 고려하지 못하고 있다. 따라서 플리커를 효과적으로 감소시킬 수 없는 문제점이 있다.However, since this is made under the assumption that the kickback voltage Vk decrease due to the delay effect of the gate signal is linear, it is not considered that the kickback voltage decrease occurs nonlinearly by the RC time constant. I can't. Therefore, there is a problem that can not effectively reduce flicker.
그러므로 본 발명이 이루고자 하는 기술적 과제는 액정 패널에 전반에 걸쳐 플리커의 발생을 억제할 수 있도록 하는데 있다. Therefore, the technical problem to be achieved by the present invention is to be able to suppress the generation of flicker throughout the liquid crystal panel.
특히, 본 발명은 게이트선 지연에 따른 킥백 전압 변화가 선형적으로 발생되도록 하여 액정 패널 양측의 킥백 전압차에 의한 플리커 발생을 억제하는데 있다. In particular, the present invention is to suppress the flicker caused by the kickback voltage difference on both sides of the liquid crystal panel by causing the kickback voltage change to occur linearly with the gate line delay.
또한, 본 발명은 액정 패널상에 동일한 킥백 전압이 생성되도록 하여, 액정 패널 양측의 킥백 전압차에 의한 플리커 발생을 억제하는데 있다. In addition, the present invention allows the same kickback voltage to be generated on the liquid crystal panel, thereby suppressing flicker generation due to the kickback voltage difference on both sides of the liquid crystal panel.
이러한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 액정 표시 장치는, 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터선에 연결되는 소스전극을 가지는 다수의 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극에 연결되는 화소 전극 및 보조 전극이 형성되어 있는 제1 기판과; 상기 화소 전극에 대향되어 있는 공통 전극이 형성되어 있는 제2 기판과; 상기 게이트선에 상기 박막 트랜지스터를 온/오프시키기 위한 게이트 전압을 인가하기 위한 게이트 구동부와; 상기 데이터선에 화상 신호를 나타내는 데이터 전압을 인가하기 위한 데이터 구동부를 포함하며, 상기 화소 전극과 보조 전극 사이에 형성되는 보조 용량이 위치에 따라 서로 다른 값을 가진다. In accordance with an aspect of the present invention, a liquid crystal display device includes a plurality of gate lines, a plurality of data lines insulated from and intersecting the plurality of gate lines, a gate electrode connected to the gate lines, and the data lines. A plurality of thin film transistors having a source electrode connected to the first substrate, a first substrate having a pixel electrode and an auxiliary electrode connected to the drain electrode of the thin film transistor; A second substrate having a common electrode opposed to the pixel electrode; A gate driver for applying a gate voltage to turn on / off the thin film transistor to the gate line; And a data driver for applying a data voltage representing an image signal to the data line, wherein the storage capacitors formed between the pixel electrode and the auxiliary electrode have different values according to their positions.
상기 게이트 구동부에서 가장 가까운 제1 지점의 보조 용량이 상기 게이트 구동부에서 가장 먼 제2 지점의 보조 용량과 동일한 값을 가지고, 상기 제1 지점과 제2 지점 사이의 제3 지점에서의 보조 용량이 최대값을 가진다. 이 경우에, 서로 다른 위치의 상기 공통 전극에 서로 다른 공통 전압이 인가되어 킥백 전압 보상이 이루어진다. The auxiliary capacitance of the first point closest to the gate driver has the same value as the auxiliary capacitance of the second point furthest from the gate driver, and the auxiliary capacitance at the third point between the first point and the second point is maximum. Has a value. In this case, different common voltages are applied to the common electrodes at different positions to perform kickback voltage compensation.
또한, 상기 게이트 구동부에서 가장 가까운 제1 지점의 보조 용량이 최대값을 가지고, 상기 게이트 구동부에서 가장 먼 제2 지점에서의 보조 용량이 최소값을 가질 수 있다. 이 경우에, 서로 다른 위치의 상기 공통 전극에 동일한 공통 전압이 인가되어 킥백 전압 보상이 이루어진다. In addition, the storage capacitance of the first point closest to the gate driver may have a maximum value, and the storage capacitance of the second point furthest from the gate driver may have a minimum value. In this case, the same common voltage is applied to the common electrodes at different positions to achieve kickback voltage compensation.
한편, 본 발명의 다른 특징에 따른 액정 표시 장치는, 다수의 게이트선, 상기 다수의 게이트선에 절연되어 교차하는 다수의 데이터선, 상기 게이트선에 연결되는 게이트 전극과 상기 데이터선에 연결되는 소스전극을 가지는 다수의 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극에 연결되는 화소 전극 및 보조 전극이 형성되어 있는 제1 기판과; 상기 화소 전극에 대향되어 있는 공통 전극이 형성되어 있는 제2 기판과; 상기 게이트선에 상기 박막 트랜지스터를 온/오프시키기 위한 게이트 전압을 인가하기 위한 게이트 구동부와; 상기 데이터선에 화상 신호를 나타내는 데이터 전압을 인가하기 위한 데이터 구동부를 포함하며, 상기 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 형성되는 기생 용량이 위치에 따라 서로 다른 값을 가진다. According to another aspect of the present invention, a liquid crystal display device includes a plurality of gate lines, a plurality of data lines insulated from and intersecting the plurality of gate lines, a gate electrode connected to the gate line, and a source connected to the data line. A plurality of thin film transistors having electrodes, a first substrate having pixel electrodes and auxiliary electrodes connected to drain electrodes of the thin film transistors; A second substrate having a common electrode opposed to the pixel electrode; A gate driver for applying a gate voltage to turn on / off the thin film transistor to the gate line; And a data driver for applying a data voltage representing an image signal to the data line, wherein parasitic capacitances formed between the gate electrode and the drain electrode of the thin film transistor have different values according to their positions.
여기서, 상기 게이트 구동부에서 가장 가까운 제1 지점에서의 기생 용량과, 게이트 구동부에서 가장 먼 제2 지점에서의 기생 용량이 동일한 값을 가지고, 상기 제1 지점과 제2 지점 사이의 제3 지점에서의 기생 용량이 최소값을 가진다. 이 경우 서로 다른 위치의 상기 공통 전극에 서로 다른 공통 전압이 인가되어 킥백 전압 보상이 이루어진다. Here, the parasitic capacitance at the first point closest to the gate driver and the parasitic capacitance at the second point farthest from the gate driver have the same value, and at the third point between the first point and the second point, Parasitic doses have minimum values. In this case, different common voltages are applied to the common electrodes at different positions to perform kickback voltage compensation.
또한, 상기 게이트 구동부에서 가장 가까운 제1 지점에서의 기생 용량이 최소값을 가지고, 상기 게이트 구동부에서 가장 먼 제2 지점에서의 기생 용량이 최대값을 가질 수 있다. 이 경우에 서로 다른 위치의 상기 공통 전극에 동일한 공통 전압이 인가되어도 킥백 전압 보상이 이루어진다. In addition, the parasitic capacitance at the first point closest to the gate driver may have a minimum value, and the parasitic capacitance at the second point furthest from the gate driver may have a maximum value. In this case, kickback voltage compensation is performed even when the same common voltage is applied to the common electrodes at different positions.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention in detail.
도 2에 본 발명의 실시예에 따른 액정 표시 장치의 구조가 도시되어 있다. 첨부한 도 2에 도시되어 있듯이, 본 발명의 실시예에 따른 액정 표시 장치는, LCD 패널(1), 게이트 구동부(2), 데이터 구동부(3), 구동 전압 발생부(4), 타이밍 제어부(5), 계조 전압 발생부(6)를 포함한다. 2 illustrates a structure of a liquid crystal display according to an exemplary embodiment of the present invention. As shown in FIG. 2, a liquid crystal display according to an exemplary embodiment of the present invention includes an
LCD 패널(1)은 다수의 게이트선 및 데이터선이 형성되어 있으며, 상기 게이트선과 데이터선에 연결된 TFT와, 화소 전극 그리고 보조 전극이 형성된 제1 기판과, 화소 전극에 대향하는 공통 전극이 형성된 제2 기판으로 이루어진다. 여기서, TFT의 게이트 전극(g), 소스 전극(s), 드레인 전극(d)은 각각 게이트선(Gn), 데이터선(Dm), 화소 전극(P)에 연결된다. 화소 전극(P)과 공통 전극(Com)사이에는 액정 물질이 즉, 액정용량(Clc)이 형성되고, 화소 전극과 보조 전극 사이에는 보조 용량(Cst)이 형성되며, 게이트 전극과 드레인 전극 사이에는 오정렬(misalignment)등에 기인한 기생 용량(Cgd)이 형성된다. The
데이터 구동부(3)는 소스 구동부라고도 불리우며, LCD 패널(1)내의 각 화소에 전달되는 전압값을 한 라인씩 내려주는 역할을 한다. 좀더 자세히 말하면, 데이터 구동부(3)는 후술하는 타이밍 제어부(5)로부터 넘어오는 디지털 데이터를 데이터 구동부내의 시프트 레지스터내에 저장하였다가 데이터를 LCD 패널(1)에 내릴 것을 명령하는 신호(LOAD 신호)가 오면 각각의 데이터에 해당하는 전압을 선택하여 LCD 패널(1)내로 이 전압을 전달하는 역할을 한다. The
게이트 구동부(2)는 스캔 구동부라고도 불리우며, 데이터 구동부(3)로부터의 데이터가 화소에 전달될 수 있도록 길을 열어주는 역할을 한다. LCD 패널(1)의 각 화소는 스위치 역할을 하는 TFT에 의해 온이나 오프로 되는 데, 이 TFT의 온, 오프는 게이트에 일정 전압(Von, Voff)이 인가됨으로써 행해진다. The
이와 같이 게이트를 온으로 하는 Von 전압과 게이트 신호를 오프로 하는 Voff 전압은 구동 전압 발생부(4)에서 생성된다. 구동 전압 발생부(4)는 상기 Von, Voff 전압 뿐만 아니라 TFT내의 데이터 전압차의 기준이 되는 Vcom 전압도 생성한다. In this way, the Von voltage for turning on the gate and the Voff voltage for turning off the gate signal are generated by the driving
타이밍 제어부(5)는 데이터 구동부(3) 및 게이트 구동부(2)를 구동시키기 위한 디지털 신호 등을 생성하며, 구체적으로 상기 구동부(2, 3)로 들어가는 신호의 생성, 데이터의 타이밍 조절, 클록 조절 등의 역할을 한다.The
그리고, 계조 전압 발생부(6)는 데이터 구동부(3)로 들어가는 계조 전압을 생성하며, 특히 온도 변화에 따라 적응적으로 계조 전압을 생성하여 데이터 구동부 (3)로 공급한다. The
이러한 구조로 이루어지는 본 발명의 실시예에 따른 액정 표시 장치는, 킥백 전압을 보상하기 위하여, 각 화소별로 형성되는 보조 용량(Cst) 또는 기생 용량 (Cgd)이 다음에 기술되는 바와 같이, 가변되는 값을 가지도록 설계된다. In the liquid crystal display according to the exemplary embodiment of the present invention having such a structure, in order to compensate the kickback voltage, a value in which the auxiliary capacitance Cst or the parasitic capacitance Cgd formed for each pixel is changed as described below It is designed to have.
도 3a 및 도 3b에 본 발명의 제1 실시예에 따른 킥백 전압 보상 원리를 설명하기 위한 그래프가 도시되어 있다. 3A and 3B are graphs illustrating the kickback voltage compensation principle according to the first embodiment of the present invention.
게이트 신호의 지연에 의하여 킥백 전압이 액정 패널 전체에 걸쳐서 서로 다른 값으로 발생되고, 그에 따라 플리커가 발생되는 것을 방지하기 위하여, 첨부한 도 3a에 도시되어 있듯이, 게이트 전압의 입력단에서 멀어질수록 공통 전압(Vcom)을 증가시키는 형태로 공통 전압(Vcom)을 공급할 수 있다. 그러나 실제로 발생되는 킥백 전압 Vk(x)은 게이트 전압의 입력단에서부터 선형적으로 감소되는 것이 아니라, 도 3a에 도시되어 있듯이, 게이트선의 저항과 기생 용량에 의한 RC 시정수를 가지는 비선형적인 곡선을 따라 감소된다. In order to prevent the kickback voltage from being generated at different values across the entire liquid crystal panel due to the delay of the gate signal, and thus flickering, as shown in FIG. The common voltage Vcom may be supplied in the form of increasing the voltage Vcom. However, the kickback voltage Vk (x) actually generated does not decrease linearly from the input terminal of the gate voltage, but rather decreases along a nonlinear curve having an RC time constant due to the resistance and parasitic capacitance of the gate line, as shown in FIG. do.
따라서, 액정 패널에 걸쳐서 실제로 킥백 전압(Vk(x))이 비선형적인 곡선 형태로 발생되며, 그 결과, 도 3b에 도시되어 있듯이, 플리커 제거를 위하여 선형적으로 발생되어야 하는 킥백 전압 Vk'(x)과, 실제로 발생되는 킥백 전압 Vk(x)의 차이인 킥백 전압차 △Vk(x)가 발생된다. 이러힌 킥백 전압차 △Vk(x)는 게이트 전압의 입력단에서 가장 가까운 지점과 가장 먼 지점에서는 0의 값을 가지지만 소정 지점 예를 들어 중심 지점에서는 최대값을 가진다. Therefore, kickback voltage Vk (x) is actually generated in a nonlinear curve form across the liquid crystal panel, and as a result, as shown in FIG. 3B, kickback voltage Vk '(x) that must be generated linearly for flicker removal. ) And kickback voltage difference DELTA Vk (x), which is the difference between the kickback voltage Vk (x) actually generated. The kickback voltage difference DELTA Vk (x) has a value of 0 at a point farthest from the point closest to the input terminal of the gate voltage, but has a maximum value at a predetermined point, for example, a center point.
그러므로, 킥백 전압이 선형적으로 감소된다는 조건이 만족되지 않으면 공통 전압을 선형적으로 증가시켜도 액정 패널 양측의 킥백 전압의 차이에 의한 플리커를 방지할 수 없다. 따라서 본 발명의 제1 실시예에서는 실제 액정 패널에서 발생되는 킥백 전압과, 플리커를 제거하기 위하여 발생되어야 하는 킥백 전압과의 차△Vk(x)가 "0"이 되도록, 보조 용량(Cst) 또는 기생 용량(Sgd)이 적절한 값을 가지도록 한다. Therefore, if the condition that the kickback voltage decreases linearly is not satisfied, even if the common voltage is increased linearly, flicker due to the difference in kickback voltages on both sides of the liquid crystal panel cannot be prevented. Therefore, in the first embodiment of the present invention, the storage capacitor Cst or the difference between the kickback voltage generated in the actual liquid crystal panel and the kickback voltage that should be generated to remove flicker becomes "0". Ensure that the parasitic dose (Sgd) has an appropriate value.
구체적으로, 킥백 전압은 다음과 같은 수식으로 나타낼 수 있다. Specifically, the kickback voltage may be represented by the following equation.
여기서, Vk는 킥백 전압, Clc는 화소의 액정 용량, Cst는 보조 용량, Cgd는 기생 용량, Von은 게이트 온 전압, Voff는 게이트 오프 전압을 나타낸다. Where V k is the kickback voltage, Clc is the liquid crystal capacitance of the pixel, Cst is the storage capacitor, Cgd is the parasitic capacitance, Von is the gate-on voltage, and Voff is the gate-off voltage.
위의 수학식 1을 통하여 킥백 전압은 보조 용량(Cst) 또는 기생 용량(Cgd)에 의하여 가변됨을 알 수 있다. It can be seen from the
따라서, 제1 실시예에서는 액정 패널 전반에 걸쳐서 발생되는 킥백 전압 변화량(△Vk(x)=Vk'(x) -Vk(x))을 보상하도록, 보조 용량(Cst) 또는 기생 용량(Cgd)이 액정 패널상의 위치별로 서로 다른 값을 가지도록 한다. Therefore, the first embodiment, the kickback which occurs throughout the liquid crystal panel, the voltage change amount (△ Vk (x) = V k '(x) -V k (x)), the storage capacitor (Cst) or parasitic capacitance to compensate for the ( Cgd) has different values for each position on the liquid crystal panel.
도 4에 본 발명의 제1 실시예에 따른 보조 용량(Cst) 및 기생 용량(Cgd)의 특성이 도시되어 있다. 4 shows the characteristics of the auxiliary dose Cst and the parasitic dose Cgd according to the first embodiment of the present invention.
위에서 살펴본 바와 같이, 액정 패널의 양측에서 0의 값을 가지고 액정 패널 의 소정 부위에서 최대값을 가지는 포물선 형태로 발생되는 킥백 전압차(△Vk)를 보상하기 위하여, 도 4에서와 같이, 보조 용량(Cst)은 액정 패널의 양측에서 동일한 값을 가지고, 액정 패널의 소정 부위(중심 부위)에서 최대값을 가지는 포물선 형태로 설계된다. As described above, in order to compensate for the kickback voltage difference ΔVk generated in a parabolic form having a value of zero on both sides of the liquid crystal panel and a maximum value at a predetermined portion of the liquid crystal panel, as shown in FIG. (Cst) has the same value on both sides of the liquid crystal panel, and is designed in a parabolic form having a maximum value at a predetermined portion (center portion) of the liquid crystal panel.
또한, 액정 패널의 양측에서 0의 값을 가지고 액정 패널의 소정 부위에서 최대값을 가지는 포물선 형태로 발생되는 킥백 전압차(△Vk)를 보상하기 위하여, 각 화소에서의 TFT와 화소 전극의 오버랩(overlap)에 의하여 발생되는 기생 용량(Cgd)이 도 4에서와 같이, 액정 패널의 양측에서는 동일한 값을 가지고 액정 패널의 소정 부위에서 최소값을 가지는 포물선 형태로 설계할 수 있다. In addition, in order to compensate the kickback voltage difference ΔVk generated in a parabolic form having a value of zero on both sides of the liquid crystal panel and a maximum value at a predetermined portion of the liquid crystal panel, the overlap between the TFT and the pixel electrode in each pixel ( As shown in FIG. 4, the parasitic capacitance Cgd generated by the overlap) may be designed in a parabolic form having the same value on both sides of the liquid crystal panel and having a minimum value at a predetermined portion of the liquid crystal panel.
이러한 보조 용량(Cst) 및 기생 용량(Cgd)의 특성을 수식으로 나타내면 다음과 같다. The characteristics of the auxiliary dose (Cst) and parasitic dose (Cgd) is expressed as follows.
여기서, x는 게이트 전압의 입력단에서부터의 거리를 나타내며, Cst(0)는 게이트 전압의 입력단에서 가장 가까운 게이트선상의 지점에서의 보조 용량, Cst(L)은 게이트 전압의 입력단에서 가장 멀리 위치된 게이트선상의 지점에서의 보조 용량을 나타낸다. Here, x represents the distance from the input terminal of the gate voltage, Cst (0) is the storage capacitor at the point on the gate line closest to the input terminal of the gate voltage, Cst (L) is the gate located farthest from the input terminal of the gate voltage Auxiliary dose at the point on the line.
여기서, Cgd(0)는 게이트 전압의 입력단에서 가장 가까운 게이트선상의 지점 에서의 기생 용량, Cgd(L)는 게이트 전압의 입력단에서 가장 멀리 위치된 게이트선상의 지점에서의 기생 용량을 나타낸다. Here, Cgd (0) represents the parasitic capacitance at the point on the gate line closest to the input terminal of the gate voltage, and Cgd (L) represents the parasitic capacitance at the point on the gate line located farthest from the input terminal of the gate voltage.
이와 같이, 각 화소에서의 보조 용량(Cst) 또는 기생 용량(Cgd)이 위치별로 서로 다른 값을 가지도록 함으로써, 액정 패널에 걸쳐서 비선형적으로 발생되는 킥백 전압이 선형적으로 발생되도록 할 수 있다. As described above, the auxiliary capacitance Cst or the parasitic capacitance Cgd in each pixel may have different values for each position, so that the kickback voltage generated non-linearly across the liquid crystal panel may be linearly generated.
따라서, 액정 패널 전체에 걸쳐서 선형적으로 감소되는 킥백 전압을 제거하기 위하여 킥백 전압 감소에 비례하여 공통 전압을 선형적으로 증가시키면, 액정 패널상의 각 위치마다 서로 다른 값을 가지는 킥백 전압에 의하여 발생되는 플리커발생을 최소화시킬 수 있게 된다.Therefore, if the common voltage is linearly increased in proportion to the kickback voltage decrease in order to eliminate the kickback voltage that is linearly reduced throughout the liquid crystal panel, the kickback voltage generated by the kickback voltage having different values at each position on the liquid crystal panel is generated. Flickering can be minimized.
한편, 액정 패널에 동일한 공통 전압을 인가하는 경우에도 킥백 전압에 의한 플리컬 발생을 방지하기 위하여, 보조 용량 및 기생 용량을 설계할 수 있다. On the other hand, even when the same common voltage is applied to the liquid crystal panel, the auxiliary capacitance and the parasitic capacitance can be designed to prevent the generation of the flicker due to the kickback voltage.
다음에는 공통 전압이 액정 패널 전체에 동일하게 인가되는 경우에도 킥백 전압에 의한 플리커 발생을 억제하기 위한 본 발명의 제2 실시예에 대하여 설명한다. Next, a description will be given of a second embodiment of the present invention for suppressing the flicker caused by the kickback voltage even when the common voltage is equally applied to the entire liquid crystal panel.
도 5a 및 도 5b에 본 발명의 제2 실시예에 따른 킥백 전압 보상 개념이 그래프로 도시되어 있다. 5A and 5B graphically illustrate a kickback voltage compensation concept according to a second embodiment of the present invention.
첨부한 도 5a에 도시되어 있듯이, 공통 전압을 선형적으로 증가시키지 않고 액정 패널에 전체에 동일하게 인가하는 경우에, 액정 패널에 걸쳐서 킥백 전압이 발생되며, 킥백 전압이 비선형적으로 감소되는 곡선 형태로 발생된다. As shown in FIG. 5A, in the case of applying the same to the entire liquid crystal panel without increasing the common voltage linearly, a kickback voltage is generated over the liquid crystal panel, and the kickback voltage is nonlinearly reduced. Is caused by.
따라서, 본 발명의 제2 실시예에서는 이와 같이 액정 패널에 걸쳐서 비선형 적으로 감소되는 킥백 전압이 동일하게 발생되도록 한다. Therefore, in the second embodiment of the present invention, the kickback voltage that is non-linearly reduced across the liquid crystal panel is generated in the same manner.
그러나, 본 발명의 제2 실시예에 따라 액정 패널전체에 걸쳐서 동일하게 발생되어야 하는 킥백 전압 Vk'(x)과, 실제 발생되는 킥백 전압 Vk(x)의 차이인 킥백 전압차 △Vk(x)는 도 5b에 도시되어 있듯이, 게이트 전압의 입력단에 가장 가까운 지점 즉, x=0에서는 최소값을 가지고 게이트 전압 입력단에서 가장 먼 게이트선 상의 지점 즉, x=L에서는 최대값을 가지는 곡선 형태를 가진다. However, according to the second embodiment of the present invention, the kickback voltage difference ΔVk (x) which is the difference between the kickback voltage Vk '(x) that should be generated equally throughout the liquid crystal panel and the kickback voltage Vk (x) actually generated. As shown in FIG. 5B, the curve has a curved shape having a point closest to the input terminal of the gate voltage, that is, a minimum value at x = 0 and a point on the gate line farthest from the gate voltage input terminal, that is, a maximum value at x = L.
이러한 곡선 형태를 가지는 킥백 전압차 △Vk(x)를 보상하기 위하여, 본 발명의 제2 실시예에서는 위의 수학식 1에 따라 킥백 전압과 반비례 관계에 있는 보조 용량을 다음과 같은 관계를 가지도록 설계한다. In order to compensate the kickback voltage difference ΔVk (x) having such a curved shape, in the second embodiment of the present invention, the auxiliary capacitance which is inversely related to the kickback voltage according to
또한, 킥백 전압과 비례적 관계에 있는 기생 용량을 다음과 같은 관계를 가지도록 하여 킥백 전압차(△Vk)를 보상한다. Also, the parasitic capacitance in proportion to the kickback voltage has the following relationship to compensate for the kickback voltage difference ΔVk.
이러한 수학식 4와 수학식5를 각각 만족하도록 설계되는 본 발명의 제2 실시예에 따른 보조 용량(Cst) 및 기생 용량(Cgd)의 특성이 도 6에 도시되어 있다. The characteristics of the storage capacitor Cst and the parasitic capacitance Cgd according to the second embodiment of the present invention, which are designed to satisfy the
첨부한 도 6에 도시되어 있듯이, 각 화소별 보조 용량(cst)이 게이트 전압의 입력단에 가장 가까운 위치에서는 최대값을 가지고 게이트 전압의 입력단에서 멀어질수록 감소되어, 게이트 전압의 입력단에서 가장 먼 위치에서는 최소값(0)의 값을 가진다. As shown in FIG. 6, the storage capacitor cst for each pixel has a maximum value at the position closest to the input terminal of the gate voltage and decreases as it moves away from the input terminal of the gate voltage, and is located farthest from the input terminal of the gate voltage. Has a value of minimum (0).
또한, 각 화소별 기생 용량(cgd)이 게이트 전압의 입력단에서 가장 가까운 위치에서는 최소값(0)을 가지고, 게이트 전압의 입력단에서 멀어질수록 감소되어 게이트 전압의 입력단에서 가장 먼 위치에서는 최대값을 가진다. In addition, the parasitic capacitance cgd for each pixel has a minimum value (0) at the position closest to the input terminal of the gate voltage, and decreases as it moves away from the input terminal of the gate voltage, and has a maximum value at the position farthest from the input terminal of the gate voltage. .
따라서, 게이트 전압의 입력단에 가장 가까운 지점에서는 최소값을 가지고 게이트 전압 입력단에서 가장 먼 게이트선 상의 지점에서는 최대값을 가지는 곡선 형태를 가지는 상기 킥백 전압차 △Vk(x)가 보상되어, 액정 패널 전체에 걸쳐서 킥백 전압이 전체적으로 균일하게 발생하게 된다. 그 결과, 모든 화소에서 발생되는 킥백 전압이 동일하게 되어 전 화면에 걸친 킥백 전압에 의한 플리커가 제거된다. Therefore, the kickback voltage difference DELTA Vk (x) having a curved shape having a minimum value at the point closest to the input terminal of the gate voltage and a maximum value at the point on the gate line farthest from the gate voltage input terminal is compensated, so that the entire liquid crystal panel is compensated. The kickback voltage is generated uniformly throughout. As a result, the kickback voltage generated in all the pixels becomes the same, thereby eliminating the flicker caused by the kickback voltage across the entire screen.
이와 같이, 킥백 전압이 큰 위치에서는 보조 용량을 크게 하거나 기생 용량을 작게 하여 킥백 전압 보상이 이루어지도록 하고, 킥백 전압이 작은 위치에서는 보조 용량을 작게 하거나 기생 용량을 크게 하여, 전체적으로 모든 위치에서의 킥백 전압이 동일해지도록 할 수 있다. As such, the kickback voltage compensation is achieved by increasing the auxiliary capacitance or by reducing the parasitic capacitance in the position where the kickback voltage is large, and by reducing the auxiliary capacitance or increasing the parasitic capacitance in the position where the kickback voltage is small. The voltages can be made equal.
이상에서 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에 한정되는 것은 아니며, 그 외의 다양한 변형이나 변경이 가능한 것은 물론이다. While the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various other modifications and changes are, of course, possible.
이상에서 설명한 바와 같이, 본 발명에 따르면 액정 패널의 각 화소에서 발생되는 킥백 전압이 선형적으로 감소되도록 함으로써, 공통 전압을 선형적으로 증가시키는 경우에도 용이하게 킥백 전압을 보상하여 킥백 전압 차이에 의한 플리커 를 방지할 수 있다. As described above, according to the present invention, the kickback voltage generated in each pixel of the liquid crystal panel is linearly reduced, thereby easily compensating the kickback voltage even when the common voltage is linearly increased. Flicker can be prevented.
또한, 액정 패널의 각 화소에서 발생되는 킥백 전압이 동일하도록 함으로써, 공통 전압 조정없이도 킥백 전압 차이에 의한 플리커를 방지할 수 있다. In addition, by making the kickback voltages generated in each pixel of the liquid crystal panel the same, flicker due to the kickback voltage difference can be prevented without adjusting the common voltage.
따라서 액정 표시 장치의 화질을 현저하게 개선시킬 수 있다. Therefore, the image quality of the liquid crystal display device can be remarkably improved.
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