KR100839482B1 - Gate driving apparatus and method for liquid crystal display of line on glass type - Google Patents

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Abstract

본 발명은 라인 온 글래스형 신호라인에 의한 신호왜곡을 최소화할 수 있는 액정표시장치를 제공하는 것이다.The present invention provides a liquid crystal display device that can minimize signal distortion caused by a line on glass signal line.

이를 위하여, 본 발명은 게이트라인과 데이터라인의 교차로 정의되는 영역마다 박막트랜지스터와 액정셀들이 형성된 화상표시부와: 그 화상표시부의 외곽영역에 라인 온 글래스 방식으로 형성되어 게이트 타이밍 제어신호들과 게이트 전원전압들을 전송하는 라인 온 글래스형 신호라인군을 구비하는 액정표시패널과; 게이트 타이밍 제어신호들을 발생하는 타이밍 제어부와; 게이트 전원전압 신호들을 발생하는 전원부와: 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 각각을 전송하는 라인 온 글래스형 신호라인군으로 공급하는 게이트 전송라인들과; 게이트 전송라인들 중 적어도 하나에 접속되어 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 중 적어도 한 신호의 전압을 분압하는 적어도 하나의 분압기와; 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 게이트라인들을 구동하고, 신호들 중 분압되어 입력되는 적어도 한 신호는 정상 전압으로 승압하여 이용하는 게이트 구동 집적회로를 구비하는 것을 특징으로 한다.To this end, the present invention is an image display unit in which the thin film transistor and the liquid crystal cells are formed in each region defined by the intersection of the gate line and the data line; A liquid crystal display panel having a line on glass signal line group for transmitting voltages; A timing controller for generating gate timing control signals; A power supply unit for generating gate power supply voltage signals: gate transmission lines for supplying gate timing control signals and gate power supply voltage signals to a line on glass type signal line group; At least one voltage divider connected to at least one of the gate transmission lines to divide a voltage of at least one of the gate timing control signals and the gate power voltage signals; And a gate driving integrated circuit driving the gate lines by using the gate timing control signals and the gate power voltage signals, and at least one of the divided signals inputted by increasing the voltage to a normal voltage.

Description

라인 온 글래스형 액정표시장치의 게이트 구동 장치 및 방법{GATE DRIVING APPARATUS AND METHOD FOR LIQUID CRYSTAL DISPLAY OF LINE ON GLASS TYPE} GATE DRIVING APPARATUS AND METHOD FOR LIQUID CRYSTAL DISPLAY OF LINE ON GLASS TYPE}             

도 1은 라인 온 글래스형 액정표시장치를 도시한 평면도.1 is a plan view showing a line-on-glass type liquid crystal display device.

도 2는 도 1에 도시된 타이밍 제어부와 게이트 구동 집적회로 간의 신호라인을 상세히 도시한 도면.FIG. 2 is a detailed view of a signal line between a timing controller and a gate driving integrated circuit shown in FIG.

도 3은 도 1에 도시된 데이터 구동 집적회로에 공급되는 데이터 제어 신호와 게이트 구동 집적회로에 공급되는 게이트 제어 신호를 비교하여 도시한 도면.FIG. 3 is a diagram illustrating a comparison of a data control signal supplied to a data driver integrated circuit and a gate control signal supplied to a gate driver integrated circuit shown in FIG. 1.

도 4는 본 발명의 실시 예에 따른 라인 온 글래스형 액정표시장치를 도시한 도면.4 is a diagram illustrating a line on glass type liquid crystal display device according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 게이트 구동 장치를 도시한 도면.FIG. 5 is a view showing the gate driving device shown in FIG. 4; FIG.

도 6은 도 5은 레벨 쉬프터 어레이의 입출력 파형을 예를 들어 도시한 도면.FIG. 6 is a diagram illustrating input and output waveforms of the level shifter array. FIG.

도 7은 도 5에 도시된 레벨 쉬프터 어레이의 상세 구성을 도시한 도면.FIG. 7 shows a detailed configuration of the level shifter array shown in FIG. 5; FIG.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

2, 42 : 타이밍 제어부 4, 44 : 데이터 PCB2, 42: timing controller 4, 44: data PCB

6, 46 : 데이터 TCP 8, 48 : 데이터 구동 IC6, 46: data TCP 8, 48: data drive IC

10, 50 : 게이트 TCP 12, 52 : 게이트 구동 IC 10, 50: gate TCP 12, 52: gate drive IC                 

14, 54 : 박막트랜지스터 어레이 기판 16, 56 : 칼라필터 어레이 기판14, 54: thin film transistor array substrate 16, 56: color filter array substrate

18, 58 : 전원부 20, 60 : 액정표시패널18, 58: power supply unit 20, 60: liquid crystal display panel

22, 62 : FPC 30, 70 : LOG형 신호라인군22, 62: FPC 30, 70: LOG signal line group

64 : 분압기 72 : 레벨 쉬프터 어레이64: voltage divider 72: level shifter array

74 : 게이트 구동부 76 : 전압증폭기
74: gate driver 76: voltage amplifier

본 발명은 액정표시장치에 관한 것으로, 특히 라인 온 글래스형 신호라인에 의한 신호왜곡을 최소화할 수 있는 액정표시장치의 게이트 구동 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a gate driving device and a method of a liquid crystal display device capable of minimizing signal distortion caused by a line on glass signal line.

액정표시장치는 전계를 이용하여 유전이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스형으로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동회로를 구비한다. A liquid crystal display device displays an image by adjusting a light transmittance of a liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

액정표시패널은 액정셀들이 화소신호에 따라 광투과율을 조절함으로써 화상을 표시하게 된다. In the liquid crystal display panel, the liquid crystal cells display an image by adjusting the light transmittance according to the pixel signal.

구동회로는 액정표시패널의 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버에 타이밍 제어신호와 화소 데이터를 공급하는 타이밍 제어부와, 전원전압을 공급하는 전원부를 구비한다. The driving circuit includes a gate driver for driving the gate lines of the liquid crystal display panel, a data driver for driving the data lines, a timing controller for supplying timing control signals and pixel data to the gate driver and the data driver, and a power supply voltage. A power supply unit is provided.

데이터 드라이버와 게이트 드라이버는 다수개의 집적회로(Integrated Circuit;이하, IC라 함)들로 분리되어 집적화되어 칩 형태로 제작된다. 집적화된 드라이브 IC 각각은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 방식으로 액정표시패널과 전기적으로 접속된다. 또한 드라이브 IC는 COG(Chip On Glass) 방식으로 액정표시패널 상에 직접 실장되기도 한다. 타이밍 제어부와 전원부는 칩 형태로 제작되어 메인 PCB(Printed Circuit Board) 상에 실장된다. The data driver and the gate driver are separated into a plurality of integrated circuits (hereinafter referred to as ICs), integrated, and manufactured in a chip form. Each of the integrated drive ICs is mounted on a tape carrier package (TCP) and electrically connected to a liquid crystal display panel by a tape automated bonding (TAB) method. In addition, the drive IC may be directly mounted on the liquid crystal panel using a chip on glass (COG) method. The timing control unit and the power supply unit are manufactured in a chip form and mounted on a main printed circuit board (PCB).

여기서 TCP에 의해 액정표시패널에 접속되는 드라이브 IC들은 FPC(Flexable Printed Circuit)와 서브 PCB를 통해 메인 PCB의 타이밍 제어부 및 전원부와 접속된다. 구체적으로, 데이터 드라이브 IC들은 데이터 FPC와 데이터 PCB에 실장되는 신호라인들을 통해 타이밍 제어부로부터의 타이밍 제어신호들 및 화소 데이터와 전원부로부터의 전원전압을 공급받게 된다. 게이트 드라이브 IC들은 게이트 FPC와 게이트 PCB에 실장되는 신호라인들을 통해 타이밍 제어부로부터의 타이밍 제어신호들과 전원부로부터의 전원전압을 공급받게 된다.Here, the drive ICs connected to the liquid crystal display panel by TCP are connected to the timing controller and power supply of the main PCB through a flexible printed circuit (FPC) and a sub-PCB. Specifically, the data drive ICs receive timing control signals from the timing controller, pixel data, and a power supply voltage from the power supply unit through signal lines mounted on the data FPC and the data PCB. The gate drive ICs receive timing control signals from the timing controller and a power supply voltage from the power supply unit through signal lines mounted on the gate FPC and the gate PCB.

COG 방식으로 액정표시패널에 실장되는 드라이브 IC들은 FPC와 액정표시패널에 실장되는 라인 온 글래스(Line On Glass; 이하 LOG라 함)형 신호라인들을 통해 타이밍 제어부로부터의 타이밍 제어신호들 및 화소데이터와 전원부로부터의 전원전압을 공급받게 된다.The drive ICs mounted on the liquid crystal display panel in the COG method are connected to the timing control signals and the pixel data from the timing controller through line on glass (LOG) signal lines mounted on the FPC and the liquid crystal display panel. The power supply voltage is supplied from the power supply unit.

최근에는 드라이브 IC들이 TCP를 통해 액정표시패널과 접속되는 경우에도 LOG형 신호라인들을 채택하여 PCB를 제거함으로써 액정표시장치가 더욱 박형화되게 하고 있다. 특히 상대적으로 적은 신호를 전달하는 게이트 PCB를 제거하고 게이트 드라이브 IC들에 타이밍 제어신호들 및 전원전압을 공급하는 신호라인들을 LOG형으로 액정표시패널 상에 형성하고 있다. 이에 따라, TCP에 실장된 게이트 드라이브 IC들은 메인 PCB->FPC->데이터 PCB->데이터 TCP->LOG 신호라인->게이트 TCP를 경유하여 타이밍 제어부로부터의 타이밍 제어신호와 전원부로부터의 전원전압을 공급받게 된다. 이 경우, 게이트 드라이브 IC에 공급되는 타이밍 제어신호와 전원전압은 LOG 신호라인들의 라인저항과 LOG 신호라인들 간의 기생 캐패시터 영향으로 감소하여 액정표시패널에 표시되는 화상의 품질이 저하되게 한다.Recently, even when the drive ICs are connected to the liquid crystal display panel via TCP, the LOG type signal lines are adopted to remove the PCB, thereby making the liquid crystal display device even thinner. In particular, signal lines for removing the gate PCB that transmits a relatively small signal and supplying timing control signals and power supply voltages to the gate drive ICs are formed on the liquid crystal display panel. Accordingly, the gate drive ICs mounted on TCP receive the timing control signal from the timing controller and the power supply voltage from the power supply via the main PCB-> FPC-> data PCB-> data TCP-> LOG signal line-> gate TCP. Will be supplied. In this case, the timing control signal and the power supply voltage supplied to the gate drive IC are reduced by the effect of the line resistance of the LOG signal lines and the parasitic capacitor between the LOG signal lines, thereby degrading the quality of the image displayed on the liquid crystal display panel.

게이트 PCB가 제거된 LOG형 액정표시장치는 도 1에 도시된 바와 같이 타이밍 제어부(2)와 전원부(18)를 포함하는 메인 PCB(28)와, FPC(Flexable Printed Circuit; 22)를 통해 메인 PCB(28)와 접속된 데이터 PCB(4)와, 액정표시패널(20)과, 데이터 구동 IC(8)를 실장하여 데이터 PCB(4)와 액정표시패널(20) 사이에 접속된 데이터 TCP(6)와, 게이트 구동 IC(12)를 실장하여 액정표시패널(20)에 접속된 게이트 TCP(10)를 구비한다.As shown in FIG. 1, the LOG type liquid crystal display without the gate PCB includes a main PCB 28 including a timing controller 2 and a power supply 18, and a main printed circuit board (FPC) through a flexible printed circuit 22. A data PCB 4 connected to the data PCB 4, a liquid crystal display panel 20, and a data driver IC 8 mounted thereon and connected between the data PCB 4 and the liquid crystal display panel 20; ) And a gate TCP 10 mounted on the gate driver IC 12 and connected to the liquid crystal display panel 20.

액정표시패널(20)은 박막트랜지스터 어레이 기판(14)과, 칼러필터 어레이 기판(16)이 액정을 사이에 두고 접합되어 형성된다. 이러한 액정표시패널(20)은 게이트라인들과 데이터라인들의 교차로 정의되는 영역마다 박막트랜지스터에 의해 독립적으로 구동되는 액정셀들이 마련된다. 박막트랜지스터는 게이트라인으로부터의 스캔신호에 응답하여 데이터라인으로부터의 화소신호를 액정셀에 공급한다.The liquid crystal display panel 20 is formed by bonding the thin film transistor array substrate 14 and the color filter array substrate 16 with the liquid crystal interposed therebetween. The liquid crystal display panel 20 includes liquid crystal cells independently driven by thin film transistors in regions defined by intersections of gate lines and data lines. The thin film transistor supplies the pixel signal from the data line to the liquid crystal cell in response to the scan signal from the gate line.

데이터 드라이브 IC들(8)은 데이터 TCP(6) 및 액정표시패널(20)의 데이터 패드부를 경유하여 데이터라인들과 접속된다. 이러한 데이터 드라이브 IC들(8)은 화소데이터를 아날로그 화소신호로 변환하여 데이터라인들에 공급한다. 이를 위하여, 데이터 드라이브 IC들(8)은 데이터 PCB(4)와 FPC(22)를 통해 메인 PCB(28)의 타이밍 제어부(2) 및 전원부(18)로부터 타이밍 제어신호, 화소 데이터, 그리고 전원전압을 공급받게 된다.The data drive ICs 8 are connected to the data lines via the data TCP 6 and the data pad portion of the liquid crystal display panel 20. These data drive ICs 8 convert the pixel data into analog pixel signals and supply them to the data lines. To this end, the data drive ICs 8 receive timing control signals, pixel data, and power supply voltages from the timing control unit 2 and the power supply unit 18 of the main PCB 28 via the data PCB 4 and the FPC 22. Will be supplied.

게이트 드라이브 IC들(12)은 게이트 TCP(10) 및 액정표시패널(20)의 게이트 패드부를 경유하여 게이트라인들과 접속된다. 이러한 게이트 드라이브 IC들(12)은 스캔 신호, 즉 게이트 하이전압(VGH)를 게이트라인들에 순차적으로 공급한다. 또한 게이트 드라이브 IC들(12)은 게이트 하이전압(VGH)이 공급되는 기간을 제외한 나머지 기간에는 게이트 로우전압(VGL)을 게이트라인들에 공급한다. 이를 위하여, 메인 PCB(28)의 타이밍 제어부(2) 및 전원부(18)로부터의 게이트 타이밍 제어신호와 게이트 전원전압은 FPC(22), 데이터 PCB(4), 데이터 TCP(6)에 공급된다. 그리고, 데이터 TCP(6)를 통해 공급되는 게이트 타이밍 제어신호와 게이트 전원전압을 게이트 TCP(10)에 실장된 게이트 드라이브 IC들(12)에 공급하기 위하여 LOG형 신호라인군(30)이 액정표시패널(20)의 가장자리에 형성된다.The gate drive ICs 12 are connected to the gate lines via the gate TCP 10 and the gate pad portion of the liquid crystal display panel 20. The gate drive ICs 12 sequentially supply a scan signal, that is, a gate high voltage VGH, to the gate lines. In addition, the gate drive ICs 12 supply the gate low voltage VGL to the gate lines in a period other than the period in which the gate high voltage VGH is supplied. For this purpose, the gate timing control signal and the gate power supply voltage from the timing control unit 2 and the power supply unit 18 of the main PCB 28 are supplied to the FPC 22, the data PCB 4, and the data TCP 6. In order to supply the gate timing control signal and the gate power supply voltage supplied through the data TCP 6 to the gate drive ICs 12 mounted on the gate TCP 10, the LOG signal line group 30 is a liquid crystal display. It is formed at the edge of the panel 20.

LOG형 신호라인군(30)은 통상 게이트 로우전압(VGL), 게이트 하이전압 (VGH), 공통전압(VCOM), 그라운드 전압(GND), 제1 전원 전압(VCC)와 같이 전원부(18)로부터 공급되는 전원전압들과; 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭신호(GSC), 게이트 이네이블 신호(GOE)와 같이 타이밍 제어부(2)로부터 공급되는 게이트 타이밍 제어신호들 각각을 공급하는 신호라인들로 구성된다. 이러한 LOG형 신호라인군(30)은 한정된 패드영역에 미세패턴으로 나란하게 형성된다. 그리고 LOG형 신호라인군(30)은 통상 게이트라인들과 동일하게 게이트 금속층으로 형성된다. The LOG signal line group 30 is normally supplied from the power supply unit 18 such as the gate low voltage VGL, the gate high voltage VGH, the common voltage VCOM, the ground voltage GND, and the first power supply voltage VCC. Supplied power voltages; It is composed of signal lines for supplying each of the gate timing control signals supplied from the timing controller 2, such as the gate start pulse GSP, the gate shift clock signal GSC, and the gate enable signal GOE. The LOG signal line group 30 is formed side by side in a fine pattern in a limited pad area. The LOG signal line group 30 is formed of a gate metal layer in the same manner as the gate lines.

이에 따라, LOG형 신호라인군(30)은 PCB에 형성되는 신호라인들 보다 큰 라인저항을 가지게 된다. 또한, LOG형 신호라인군(30)은 좁은 영역에 형성됨에 따라 라인들 간의 간격이 상대적으로 협소하여 PCB에 형성되는 신호라인들 간의 기생 캐패시터 보다 큰 용량의 기생 캐패시터를 형성하게 된다. 이렇게 LOG형 신호라인군(30)이 가지는 상대적으로 큰 라인저항과 기생 캐패시터에 의해 LOG형 신호라인군(30)을 통해 전송되는 게이트 타이밍 제어신호와 전원전압이 왜곡된다.Accordingly, the LOG type signal line group 30 has a larger line resistance than the signal lines formed on the PCB. In addition, as the LOG signal line group 30 is formed in a narrow area, the spacing between lines is relatively narrow to form a parasitic capacitor having a larger capacity than parasitic capacitors between the signal lines formed on the PCB. As such, the gate timing control signal and the power supply voltage transmitted through the LOG signal line group 30 are distorted by the relatively large line resistance and parasitic capacitor of the LOG signal line group 30.

다시 말하여, 도 2에 도시된 바와 같이 타이밍 제어부(2) 및 전원부(18)와 게이트 구동 IC(12) 사이에 접속되는 게이트 타이밍 제어신호(GSP, GSC, GOE등)와 전원전압(VGH, VGL, VCOM등) 전송라인들은 LOG형 신호라인들의 라인저항(LR)과 기생 캐패시터(C)를 포함하게 된다. 이에 따라, 도 3에 도시된 바와 같이 데이터 드라이브 IC에 공급되는 데이터 타이밍 제어신호(DCS)와 대비하여 게이트 드라이브 IC(12)에 공급되는 게이트 타이밍 제어신호(GCS)는 LOG 신호라인들의 라인저항(LR)과 기생 캐패시터(C)의 영향으로 심하게 왜곡된다. 이 결과, 게이트 드라이브 IC(12)에서 게이트라인들에 공급되는 게이트 하이전압 및 게이트 로우전압과, 상부기판으로 공급되는 공통전압 등이 왜곡되어 그 영향으로 화질이 저하되게 된다.
In other words, as shown in FIG. 2, the gate timing control signals GSP, GSC, GOE, and the like connected between the timing controller 2 and the power supply 18 and the gate driving IC 12 and the power supply voltage VGH, VGL, VCOM, etc.) transmission lines include line resistance (LR) and parasitic capacitor (C) of LOG signal lines. Accordingly, as shown in FIG. 3, the gate timing control signal GCS supplied to the gate drive IC 12 is compared with the line resistance of the LOG signal lines in comparison with the data timing control signal DCS supplied to the data drive IC. LR) and parasitic capacitor C are severely distorted. As a result, the gate high voltage and the gate low voltage supplied to the gate lines in the gate drive IC 12, the common voltage supplied to the upper substrate, and the like are distorted, thereby degrading the image quality.

따라서, 본 발명의 목적은 LOG형 신호라인들에 의한 신호왜곡을 최소화할 수 있는 LOG형 액정표시장치의 게이트 구동 장치 및 방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide a gate driving apparatus and method for a LOG type liquid crystal display device capable of minimizing signal distortion caused by LOG type signal lines.

상기 목적을 달성하기 위하여, 본 발명에 따른 LOG형 액정표시장치의 게이트 구동 장치는 게이트라인과 데이터라인의 교차로 정의되는 영역마다 박막트랜지스터와 액정셀들이 형성된 화상표시부와: 그 화상표시부의 외곽영역에 라인 온 글래스 방식으로 형성되어 게이트 타이밍 제어신호들과 게이트 전원전압들을 전송하는 라인 온 글래스형 신호라인군을 구비하는 액정표시패널과; 게이트 타이밍 제어신호들을 발생하는 타이밍 제어부와; 게이트 전원전압 신호들을 발생하는 전원부와: 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 각각을 전송하는 라인 온 글래스형 신호라인군으로 공급하는 게이트 전송라인들과; 게이트 전송라인들 중 적어도 하나에 접속되어 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 중 적어도 한 신호의 전압을 분압하는 적어도 하나의 분압기와; 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 게이트라인들을 구동하고, 신호들 중 분압되어 입력되는 적어도 한 신호는 정상 전압으로 승압하여 이용하는 게이트 구동 집적회로를 구비하는 것을 특징으로 한다.In order to achieve the above object, a gate driving device of a LOG type liquid crystal display according to the present invention includes an image display unit in which a thin film transistor and a liquid crystal cell are formed at each region defined by an intersection of a gate line and a data line; A liquid crystal display panel formed in a line on glass method and having a line on glass type signal line group configured to transmit gate timing control signals and gate power supply voltages; A timing controller for generating gate timing control signals; A power supply unit for generating gate power supply voltage signals: gate transmission lines for supplying gate timing control signals and gate power supply voltage signals to a line on glass type signal line group; At least one voltage divider connected to at least one of the gate transmission lines to divide a voltage of at least one of the gate timing control signals and the gate power voltage signals; And a gate driving integrated circuit driving the gate lines by using the gate timing control signals and the gate power voltage signals, and at least one of the divided signals inputted by increasing the voltage to a normal voltage.

여기서, 분압기는 적어도 하나의 게이트 전송라인에 직렬로 접속되며 상대적 으로 큰 저항값을 갖는 적어도 하나의 제1 저항과, 적어도 하나의 게이트 전송라인에 병렬로 접속되며 상대적으로 작은 저항값을 갖는 적어도 하나의 제2 저항을 구비하는 것을 특징으로 한다.Here, the voltage divider is connected to at least one gate transmission line in series and at least one first resistor having a relatively large resistance value, and at least one having a relatively small resistance value connected in parallel to at least one gate transmission line. It characterized by having a second resistor of.

이 경우, 적어도 하나의 제1 및 제2 저항은 상기 타이밍 제어부 및 전원부의 출력단에 설치된 것을 특징으로 한다.In this case, at least one of the first and second resistors may be installed at an output terminal of the timing controller and the power supply unit.

여기서, 적어도 하나의 제1 및 제2 저항은 상기 타이밍 제어부 및 전원부 각각과 집적화된 것을 특징으로 한다.Here, at least one of the first and second resistors may be integrated with each of the timing controller and the power unit.

이와 달리, 적어도 하나의 제1 저항은 타이밍 제어부 및 전원부의 출력단에 설치되고, 적어도 하나의 제2 저항은 게이트 구동 집적회로의 입력단에 설치된 것을 특징으로 한다.Alternatively, the at least one first resistor may be installed at the output terminal of the timing controller and the power supply unit, and the at least one second resistor may be installed at the input terminal of the gate driving integrated circuit.

여기서, 적어도 하나의 제1 저항은 상기 타이밍 제어부 및 전원부 각각과 집적화되고, 상기 제2 저항은 상기 게이트 구동 집적회로와 함께 집적화 된 것을 특징으로 한다.The at least one first resistor may be integrated with each of the timing controller and the power supply, and the second resistor may be integrated with the gate driving integrated circuit.

상기 게이트 전송라인은 타이밍 제어부 및 전원부가 실장되는 메인 인쇄회로기판과, 그 메인 인쇄회로기판에 접속되는 가요성 인쇄회로와, 그 가요성 인쇄회로와 접속되고 데이터라인들을 구동하는 데이터 구동 집적회로들에 필요한 구동신호들을 전송하는 데이터 인쇄회로기판과, 데이터 구동 집적회로들이 실장되는 테이프 캐리어 패키지를 경유하여 라인 온 글래스형 신호라인군과 접속되는 것을 특징으로 한다.The gate transmission line includes a main printed circuit board on which a timing controller and a power supply unit are mounted, a flexible printed circuit connected to the main printed circuit board, and data driving integrated circuits connected to the flexible printed circuit and driving data lines. And a data printed circuit board for transmitting the driving signals required for the transmission, and a line on glass type signal line group through a tape carrier package in which the data driving integrated circuits are mounted.

상기 게이트 집적회로는 게이트 타이밍 제어신호들 및 게이트 전원전압 신호 들을 이용하여 게이트라인들을 순차적으로 구동하는 게이트 구동부와; 분압된 적어도 하나의 입력신호를 정상 전압으로 승압하여 게이트 구동부로 공급하는 적어도 하나의 레벨 쉬프터를 구비하는 것을 특징으로 한다.The gate integrated circuit may include a gate driver configured to sequentially drive gate lines using gate timing control signals and gate power voltage signals; And at least one level shifter for boosting the divided at least one input signal to a normal voltage and supplying the divided voltage to the gate driver.

본 발명에 따른 LOG형 액정표시장치의 게이트 구동 방법은 게이트 타이밍 제어신호들과 게이트 전원전압 신호들을 공급하는 단계와; 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들 중 적어도 한 신호를 분압하여 라인 온 글래스형 신호라인들로 공급하는 단계와; 라인 온 글래스형 신호라인들을 통해 입력된 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 게이트라인들을 구동하는 단계를 포함하고, 라인 온 글래스형 신호라인들을 통해 입력되는 신호들 중 분압되어 입력된 적어도 한 신호는 정상 전압으로 승압하여 게이트라인들의 구동에 이용되게 하는 단계를 추가로 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a gate driving method of a LOG type liquid crystal display device comprising: supplying gate timing control signals and gate power voltage signals; Dividing at least one of the gate timing control signals and the gate power supply voltage signals to supply the line-on-glass signal lines; Driving the gate lines by using the gate timing control signals and the gate power voltage signals input through the line on glass signal lines, wherein the gate lines are divided and inputted among the signals input through the line on glass signal lines. The at least one signal further comprises stepping up to a normal voltage to be used for driving the gate lines.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 4 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 7.

도 4는 본 발명의 실시 예에 따른 게이트 PCB가 제거된 LOG형 액정표시장치를 도시한 것이다.4 illustrates a LOG type liquid crystal display device with a gate PCB removed according to an exemplary embodiment of the present invention.

도 4에 도시된 액정표시장치는 타이밍 제어부(42)와 전원부(58)를 포함하는 메인 PCB(68)와, FPC(Flexable Printed Circuit; 62)를 통해 메인 PCB(68)와 접속된 데이터 PCB(44)와, 액정표시패널(60)과, 데이터 구동 IC(48)를 실장하여 데이터 PCB(44)와 액정표시패널(60) 사이에 접속된 데이터 TCP(66)와, 게이트 구동 IC(52)를 실장하여 액정표시패널(60)에 접속된 게이트 TCP(50)를 구비한다.4 shows a main PCB 68 including a timing controller 42 and a power supply 58, and a data PCB connected to the main PCB 68 through a flexible printed circuit 62 (FPC). 44, the liquid crystal display panel 60, the data driver IC 48 mounted thereon, the data TCP 66 and the gate driver IC 52 connected between the data PCB 44 and the liquid crystal display panel 60; And a gate TCP 50 connected to the liquid crystal display panel 60.

액정표시패널(60)은 박막트랜지스터 어레이 기판(54)과, 칼러필터 어레이 기판(56)이 액정을 사이에 두고 접합되어 형성된다. 이러한 액정표시패널(60)은 게이트라인들과 데이터라인들의 교차로 정의되는 영역마다 박막트랜지스터에 의해 독립적으로 구동되는 액정셀들이 마련된다. 박막트랜지스터는 게이트라인으로부터의 스캔신호에 응답하여 데이터라인으로부터의 화소신호를 액정셀에 공급한다.The liquid crystal display panel 60 is formed by bonding the thin film transistor array substrate 54 and the color filter array substrate 56 with the liquid crystal interposed therebetween. The liquid crystal display panel 60 includes liquid crystal cells independently driven by thin film transistors in regions defined by intersections of gate lines and data lines. The thin film transistor supplies the pixel signal from the data line to the liquid crystal cell in response to the scan signal from the gate line.

데이터 드라이브 IC들(48)은 데이터 TCP(46) 및 액정표시패널(60)의 데이터 패드부를 경유하여 데이터라인들과 접속된다. 이러한 데이터 드라이브 IC들(48)은 화소데이터를 아날로그 화소신호로 변환하여 데이터라인들에 공급한다. 이를 위하여, 데이터 드라이브 IC들(48)은 데이터 PCB(44)와 FPC(62)를 통해 메인 PCB(68)의 타이밍 제어부(42) 및 전원부(58)로부터 타이밍 제어신호, 화소 데이터, 그리고 전원전압을 공급받게 된다.The data drive ICs 48 are connected to the data lines via the data TCP 46 and the data pad portion of the liquid crystal display panel 60. These data drive ICs 48 convert the pixel data into analog pixel signals and supply them to the data lines. To this end, the data drive ICs 48 are connected to the timing control signal, the pixel data, and the power supply voltage from the timing controller 42 and the power supply 58 of the main PCB 68 via the data PCB 44 and the FPC 62. Will be supplied.

게이트 드라이브 IC들(52)은 게이트 TCP(50) 및 액정표시패널(60)의 게이트 패드부를 경유하여 게이트라인들과 접속된다. 이러한 게이트 드라이브 IC들(52)은 스캔 신호, 즉 게이트 하이전압(VGH)를 게이트라인들에 순차적으로 공급한다. 또한 게이트 드라이브 IC들(52)은 게이트 하이전압(VGH)이 공급되는 기간을 제외한 나머지 기간에는 게이트 로우전압(VGL)을 게이트라인들에 공급한다. 이를 위하여, 메인 PCB(68)의 타이밍 제어부(42) 및 전원부(58)로부터의 게이트 타이밍 제어신호와 게이트 전원전압은 FPC(62), 데이터 PCB(44), 데이터 TCP(46)에 공급된다. 그 리고, 데이터 TCP(46)를 통해 공급되는 게이트 타이밍 제어신호와 게이트 전원전압을 게이트 TCP(50)에 실장된 게이트 드라이브 IC들(52)에 공급하기 위하여 LOG형 신호라인군(70)이 액정표시패널(60)의 가장자리에 형성된다.The gate drive ICs 52 are connected to the gate lines via the gate TCP 50 and the gate pad portion of the liquid crystal display panel 60. The gate drive ICs 52 sequentially supply a scan signal, that is, a gate high voltage VGH, to the gate lines. In addition, the gate drive ICs 52 supply the gate low voltage VGL to the gate lines in a period other than the period in which the gate high voltage VGH is supplied. To this end, the gate timing control signal and the gate power supply voltage from the timing controller 42 and the power supply unit 58 of the main PCB 68 are supplied to the FPC 62, the data PCB 44, and the data TCP 46. In addition, the LOG signal line group 70 supplies liquid crystals to supply the gate timing control signal and the gate power supply voltage supplied through the data TCP 46 to the gate drive ICs 52 mounted on the gate TCP 50. The edge of the display panel 60 is formed.

LOG형 신호라인군(70)은 전원부(58)로부터 공급되는 게이트 로우전압(VGL), 게이트 하이전압(VGH), 공통전압(VCOM), 그라운드 전압(GND), 제1 전원 전압(VCC)과 같은 게이트 전원전압들과; 타이밍 제어부(42)로부터 공급되는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭신호(GSC), 게이트 이네이블 신호(GOE)와 같은 게이트 타이밍 제어신호들 각각을 공급하는 신호라인들로 구성된다. 여기서, 공통전압(VCOM)은 은(Ag) 도트를 통해 칼라필터 어레이 기판에 형성되는 공통전극에 공급된다. 이러한 LOG형 신호라인군(70)은 한정된 외곽영역에서 협소한 라인간격을 가지는 미세패턴으로 형성된다. 그리고 LOG형 신호라인군(70)은 통상 게이트라인들과 동일하게 게이트 금속층으로 형성된다. 이에 따라, LOG형 신호라인군(70)은 상대적으로 큰 라인저항과 기생 캐패시터를 가지게 된다.The LOG signal line group 70 includes the gate low voltage VGL, the gate high voltage VGH, the common voltage VCOM, the ground voltage GND, and the first power voltage VCC supplied from the power supply unit 58. Same gate power supply voltages; The signal line is configured to supply the gate timing control signals such as the gate start pulse GSP, the gate shift clock signal GSC, and the gate enable signal GOE supplied from the timing controller 42. The common voltage VCOM is supplied to the common electrode formed on the color filter array substrate through silver (Ag) dots. The LOG signal line group 70 is formed in a fine pattern having a narrow line interval in a limited outer area. The LOG signal line group 70 is formed of a gate metal layer in the same manner as the gate lines. Accordingly, the LOG signal line group 70 has a relatively large line resistance and parasitic capacitors.

이러한 LOG 신호라인군(70)의 라인저항과 기생 캐패시터의 영향을 최소화하기 위하여 타이밍 제어부(42) 및 전원부(18)의 출력단에 접속된 분압기들(64)을 추가로 구비한다. 분압기(64)는 타이밍 제어부(42)에서 게이트 타이밍 제어신호들을 공급하는 출력단자들과, 전원부(18)에서 게이트 전원전압을 공급하는 출력단자들 각각에 접속되어 그 출력단자들을 통해 출력되는 신호들의 전압이 감소되게 한다. 이러한 분압기(64)는 도 5에 도시된 바와 같이 타이밍 제어부(42)의 게이트 타이밍 제어신호들(GSP, GSC, GOE)과 전원부(58)로부터의 게이트 전원전압(VGH, VGL 등)을 전송하는 전송라인들 각각에 설치된 분압저항들(R1, R2)로 구성된다. 이와 달리, 분압기(64)는 게이트 타이밍 제어신호 전송라인들 및 게이트 전원전압 전송라인들에 선택적으로 선택될 수 있다.In order to minimize the influence of the line resistance of the LOG signal line group 70 and the parasitic capacitor, the voltage divider 64 connected to the output terminal of the timing controller 42 and the power supply unit 18 is further provided. The voltage divider 64 is connected to each of the output terminals for supplying the gate timing control signals from the timing controller 42 and the output terminals for supplying the gate power voltage from the power supply unit 18, and outputs signals output through the output terminals. Causes voltage to be reduced. The voltage divider 64 transmits gate timing control signals GSP, GSC, and GOE of the timing controller 42 and gate power voltages VGH and VGL from the power source 58, as shown in FIG. It is composed of voltage divider R1 and R2 provided in each of the transmission lines. Alternatively, the voltage divider 64 may be selectively selected for gate timing control signal transmission lines and gate power supply voltage transmission lines.

도 5를 참조하면, 타이밍 제어부(42)의 게이트 타이밍 제어신호들(GSP, GSC, GOE)과 전원부(58)로부터의 게이트 전원전압(VGH, VGL 등)을 출력하는 출력단자들 각각에 상대적으로 큰 저항값을 갖는 제1 저항(R1)을 직렬로 설치하고, 제1 저항(R1) 보다 작은 저항값을 갖는 제2 저항(R2)을 병렬로 설치한다. 이에 따라, 분압저항들(R1, R2)의 저항비에 따른 분압으로 전압강하된 게이트 타이밍 제어신호와 게이트 전원전압들이 LOG 신호라인군(70)을 경유하여 게이트 드라이브 IC(52)에 공급된다.Referring to FIG. 5, the gate timing control signals GSP, GSC, and GOE of the timing controller 42 and the output terminals for outputting the gate power voltages VGH and VGL from the power source 58 are respectively. A first resistor R1 having a large resistance value is provided in series, and a second resistor R2 having a smaller resistance value than the first resistor R1 is provided in parallel. As a result, the gate timing control signal and the gate power supply voltage, which are dropped in voltage according to the resistance ratio of the divided resistors R1 and R2, are supplied to the gate drive IC 52 via the LOG signal line group 70.

예를 들면, 타이밍 제어부(42)에서 출력되는 게이트 타이밍 제어신호들(GSP, GSC, GOE)은 도 6에 도시된 게이트 쉬프트 클럭신호(GSC)와 같이 3.3V 정도의 스윙전압을 갖는다. 이러한 게이트 타이밍 제어신호들(GSP, GSC, GOE)은 분압저항(R1, R2)에 의해 약 300mV의 스윙전압을 가지고 LOG 신호라인군(70)을 경유하여 게이트 드라이브 IC(52)에 전송된다.For example, the gate timing control signals GSP, GSC, and GOE output from the timing controller 42 have a swing voltage of about 3.3V, like the gate shift clock signal GSC shown in FIG. 6. The gate timing control signals GSP, GSC, and GOE are transmitted to the gate drive IC 52 via the LOG signal line group 70 with a swing voltage of about 300 mV by the voltage divider R1 and R2.

이렇게 분압저항(R1, R2)에 의해 게이트 타이밍 제어신호들 및 게이트 전원전압의 전압이 종래와 대비하여 현저하게 낮아지게 됨에 따라 LOG 신호라인군(70)의 라인저항과 기생 캐패시터의 영향을 최소화할 수 있게 된다.As the voltages of the gate timing control signals and the gate power supply voltage are significantly lowered by the voltage dividing resistors R1 and R2, the effects of the line resistance and the parasitic capacitor of the LOG signal line group 70 can be minimized. It becomes possible.

이러한 분압저항들(R1, R2)는 도 4에 도시된 바와 같이 타이밍 제어부(42) 및 전원부(58)의 출력단에 설치되어 타이밍 제어부(42) 및 전원부(58) 각각과 함께 집적화된다. 이와 달리, 제1 저항(R1)은 타이밍 제어부(42) 및 전원부(58)의 출력단에 설치되어 집적화되고, 제2 저항(R2)은 게이트 드라이브 IC(52)의 입력단에 설치되어 그와 함께 집적회될 수 있다. 또한, 분압저항들(R1, R2)은 메인 PCB(68), FPC(62), 데이터 PCB(44), 데이터 TCP(46)를 경유하는 게이트 타이밍 제어신호 및 게이트 전원전압 전송라인들의 어디에도 설치 가능하다.These divided resistors R1 and R2 are installed at the output terminals of the timing controller 42 and the power supply unit 58 as shown in FIG. 4 and integrated with each of the timing control unit 42 and the power supply unit 58. Alternatively, the first resistor R1 is installed and integrated at the output terminals of the timing controller 42 and the power supply unit 58, and the second resistor R2 is installed at the input terminal of the gate drive IC 52 and integrated therewith. Can be recalled. In addition, the voltage dividing resistors R1 and R2 may be installed anywhere in the gate timing control signal and the gate power supply voltage transmission lines via the main PCB 68, the FPC 62, the data PCB 44, and the data TCP 46. Do.

게이트 구동 IC(52)는 전압강하되어 입력된 게이트 타이밍 제어신호들과 게이트 전원전압을 정상적인 구동전압으로 전압레벨을 변환하기 위한 레벨쉬프터 어레이(72)와, 게이트 타이밍 제어신호들과 게이트 전원전압을 이용하여 스캔신호를 게이트라인들에 공급하기 위한 게이트 구동부(74)를 구비한다.The gate driving IC 52 is provided with a level shifter array 72 for converting the voltage level of the gate timing control signals and the gate power supply voltage inputted to the normal driving voltage into a normal driving voltage, and the gate timing control signals and the gate power supply voltage. And a gate driver 74 for supplying scan signals to the gate lines.

레벨 쉬프터 어레이(72)는 도 7에 도시된 바와 같이 상기 분압저항(R1, R2)에 의해 전압강하되어 입력된 게이트 타이밍 제어신호들(LGSP, LGSC, LGOE)과 게이트 전원전압(LVGH, LVGL 등)을 정상 구동전압(GSP, GSC, GOE, VGH, VGL등)으로 승압하여 출력한다. 이를 위하여 레벨 쉬프터 어레이(72)는 게이트 타이밍 제어신호(LGSP, LGSC, LGOE) 입력라인들과 게이트 전원전압(LVGH, LVGL 등) 입력라인들 각각에 설치된 전압증폭기들(76)을 구비한다. As illustrated in FIG. 7, the level shifter array 72 is voltage-dropped by the voltage divider resistors R1 and R2 and input to the gate timing control signals LGSP, LGSC, and LGOE and the gate power voltages LVGH and LVGL. ) Is boosted to normal driving voltage (GSP, GSC, GOE, VGH, VGL, etc.) and output. To this end, the level shifter array 72 includes voltage amplifiers 76 provided at the gate timing control signal LGSP, LGSC, and LGOE input lines and the gate power supply voltages LVGH, LVGL, and the like.

게이트 구동부(74)는 레벨쉬프터 어레이(72)에 의해 정상적인 구동전압으로 승압된 게이트 타이밍 제어신호들(GSP, GSC, GOE)과 게이트 전원전압(VGH, VGL 등)을 이용하여 게이트라인들을 구동하게 된다. 구체적으로 게이트 구동부(74)는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭신호(GSC)에 응답하여 쉬프트시킴으로써 쉬프트 신호를 발생한다. 그리고, 그 쉬프트 신호에 응답하여 게이트 하이전압(VGH)을 게이트라인들에 순차적으로 공급한다. 그리고, 게이트 구동부(74)는 게이트 하이전압(VGH)이 공급되지 않는 기간에는 게이트 로우전압(VGL)을 게이트라인들에 공급한다. The gate driver 74 drives the gate lines by using the gate timing control signals GSP, GSC, and GOE boosted to the normal driving voltage by the level shifter array 72 and the gate power voltages VGH and VGL. do. In detail, the gate driver 74 generates the shift signal by shifting the gate start pulse GSP in response to the gate shift clock signal GSC. The gate high voltage VGH is sequentially supplied to the gate lines in response to the shift signal. The gate driver 74 supplies the gate low voltage VGL to the gate lines when the gate high voltage VGH is not supplied.

이와 같이, 본 발명의 실시 예에 따른 액정표시장치는 타이밍 제어부와 전원부에서 게이트 타이밍 제어신호들과 게이트 전원전압의 레벨을 현저하게 낮추어 게이트 드라이브 IC에 공급한 다음 정상 레벨로 승압하게 된다. 이에 따라, 전압강하된 게이트 타이밍 제어신호들 및 게이트 전원전압들에 대한 LOG형 신호라인들의 라인저항 및 기생 캐패시터의 영향을 최소화할 수 있게 된다.
As described above, the liquid crystal display according to the exemplary embodiment of the present invention significantly lowers the levels of the gate timing control signals and the gate power voltage in the timing controller and the power supply unit, supplies the gate drive IC to the gate drive IC, and then boosts the voltage to the normal level. Accordingly, it is possible to minimize the influence of the line resistance and the parasitic capacitor of the LOG signal lines on the voltage drop gate timing control signals and the gate power supply voltages.

상술한 바와 같이, 본 발명에 따른 LOG형 액정표시장치의 게이트 구동 장치 및 방법은 게이트 타이밍 제어신호들과 게이트 전원전압의 레벨을 현저하게 낮춘 다음 LOG 신호라인들을 통해 게이트 드라이브 IC에 공급하여 정상 레벨로 승압하게 된다. 이에 따라, LOG형 신호라인들을 통해 전송되는 전압강하된 게이트 타이밍 제어신호들 및 게이트 전원전압들이 LOG형 신호라인들의 라인저항 및 기생 캐패시터의 영향을 최대한 적게 받게 된다. 이 결과, LOG형 신호라인들의 라인저항 및 기생 캐패시터에 의한 게이트 타이밍 제어신호들 및 게이트 전원전압의 신호왜곡을 방지함으로써 화질을 향상시킬 수 있게 된다.As described above, the gate driving apparatus and method of the LOG type liquid crystal display according to the present invention significantly lower the level of the gate timing control signals and the gate power supply voltage and then supply the gate drive IC through the LOG signal lines to the normal level. Will be boosted. Accordingly, the voltage drop gate timing control signals and the gate power supply voltages transmitted through the LOG signal lines are less affected by the line resistance and parasitic capacitors of the LOG signal lines. As a result, the image quality can be improved by preventing signal distortion of gate timing control signals and gate power supply voltages by the line resistance and parasitic capacitor of the LOG signal lines.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (10)

게이트라인과 데이터라인의 교차로 정의되는 영역마다 박막트랜지스터와 액정셀들이 형성된 화상표시부와: 그 화상표시부의 외곽영역에 라인 온 글래스 방식으로 형성되어 게이트 타이밍 제어신호들과 게이트 전원전압들을 전송하는 라인 온 글래스형 신호라인군을 구비하는 액정표시패널과;An image display unit in which thin film transistors and liquid crystal cells are formed in each region defined by the intersection of the gate line and the data line: a line on glass is formed in an outer region of the image display unit to transmit gate timing control signals and gate power voltages A liquid crystal display panel having a glass signal line group; 상기 게이트 타이밍 제어신호들을 발생하는 타이밍 제어부와;A timing controller which generates the gate timing control signals; 상기 게이트 전원전압 신호들을 발생하는 전원부와:A power supply unit generating the gate power supply voltage signals; 상기 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 각각을 전송하는 상기 라인 온 글래스형 신호라인군으로 공급하는 게이트 전송라인들과;Gate transmission lines for supplying the gate timing control signals and the gate power voltage signals to the line on glass signal line group; 상기 게이트 전송라인들 중 적어도 하나에 접속되어 상기 게이트 타이밍 제어신호들과 게이트 전원전압 신호들 중 적어도 한 신호의 전압을 분압하는 적어도 하나의 분압기와;At least one voltage divider connected to at least one of the gate transmission lines to divide a voltage of at least one of the gate timing control signals and the gate power voltage signals; 상기 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 상기 게이트라인들을 구동하고, 상기 신호들 중 분압되어 입력되는 적어도 한 신호는 정상 전압으로 승압하여 이용하는 게이트 구동 집적회로를 구비하는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And a gate driving integrated circuit configured to drive the gate lines using the gate timing control signals and gate power voltage signals, and at least one of the divided signals input by stepping up to a normal voltage. Gate driving device of line on glass type liquid crystal display device. 제 1 항에 있어서,The method of claim 1, 상기 분압기는The voltage divider 상기 적어도 하나의 게이트 전송라인에 직렬로 접속되며 상대적으로 큰 저항값을 갖는 적어도 하나의 제1 저항과, At least one first resistor connected in series with the at least one gate transmission line and having a relatively large resistance value; 상기 적어도 하나의 게이트 전송라인에 병렬로 접속되며 상대적으로 작은 저항값을 갖는 적어도 하나의 제2 저항을 구비하는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And at least one second resistor connected in parallel to the at least one gate transmission line and having a relatively small resistance value. 제 2 항에 있어서,The method of claim 2, 상기 적어도 하나의 제1 및 제2 저항은 상기 타이밍 제어부 및 전원부의 출력단에 설치된 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And the at least one first and second resistors are disposed at output ends of the timing controller and the power supply unit. 제 3 항에 있어서,The method of claim 3, wherein 상기 적어도 하나의 제1 및 제2 저항은 상기 타이밍 제어부 및 전원부 각각과 집적화된 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And the at least one first and second resistors are integrated with the timing controller and the power supply, respectively. 제 2 항에 있어서,The method of claim 2, 상기 적어도 하나의 제1 저항은 상기 타이밍 제어부 및 전원부의 출력단에 설치되고, 상기 적어도 하나의 제2 저항은 상기 게이트 구동 집적회로의 입력단에 설치된 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.The at least one first resistor is provided at an output terminal of the timing controller and the power supply unit, and the at least one second resistor is installed at an input terminal of the gate driving integrated circuit. Device. 제 5 항에 있어서,The method of claim 5, wherein 상기 적어도 하나의 제1 저항은 상기 타이밍 제어부 및 전원부 각각과 집적화되고, 상기 제2 저항은 상기 게이트 구동 집적회로와 함께 집적화 된 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And the at least one first resistor is integrated with each of the timing controller and the power supply, and the second resistor is integrated with the gate driving integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전송라인은The gate transmission line 상기 타이밍 제어부 및 전원부가 실장되는 메인 인쇄회로기판과, 그 메인 인쇄회로기판에 접속되는 가요성 인쇄회로와, 그 가요성 인쇄회로와 접속되고 상기 데이터라인들을 구동하는 데이터 구동 집적회로들에 필요한 구동신호들을 전송하는 데이터 인쇄회로기판과, 상기 데이터 구동 집적회로들이 실장되는 테이프 캐리어 패키지를 경유하여 상기 라인 온 글래스형 신호라인군과 접속되는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.A driving required for a main printed circuit board on which the timing control unit and a power supply unit are mounted, a flexible printed circuit connected to the main printed circuit board, and data driving integrated circuits connected to the flexible printed circuit and driving the data lines A gate driving apparatus of a line on glass type liquid crystal display device, wherein the data printed circuit board transmits signals and is connected to the line on glass type signal line group via a tape carrier package in which the data driving integrated circuits are mounted. . 제 1 항에 있어서,The method of claim 1, 상기 게이트 집적회로는The gate integrated circuit 상기 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 상기 게이트라인들을 순차적으로 구동하는 게이트 구동부와;A gate driver sequentially driving the gate lines using the gate timing control signals and gate power voltage signals; 상기 분압된 적어도 하나의 입력신호를 정상 전압으로 승압하여 상기 게이트 구동부로 공급하는 적어도 하나의 레벨 쉬프터를 구비하는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 장치.And at least one level shifter for boosting the divided at least one input signal to a normal voltage to supply the gate driver to the gate driver. 게이트 타이밍 제어신호들과 게이트 전원전압 신호들을 공급하는 단계와;Supplying gate timing control signals and gate power supply voltage signals; 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들 중 적어도 한 신호를 분압하여 라인 온 글래스형 신호라인들로 공급하는 단계와;Dividing at least one of the gate timing control signals and the gate power supply voltage signals to supply the line-on-glass signal lines; 라인 온 글래스형 신호라인들을 통해 입력된 게이트 타이밍 제어신호들 및 게이트 전원전압 신호들을 이용하여 게이트라인들을 구동하는 단계를 포함하는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 방법.And driving the gate lines using the gate timing control signals and the gate power voltage signals inputted through the line-on-glass signal lines. 제 9 항에 있어서,The method of claim 9, 상기 라인 온 글래스형 신호라인들을 통해 분압되어 입력되는 상기 타이밍 제어신호들 및 게이트 전원전압 신호들 중 적어도 한 신호는 정상 전압으로 승압하여 상기 게이트라인들의 구동에 이용되게 하는 단계를 더 포함하는 것을 특징으로 하는 라인 온 글래스형 액정표시장치의 게이트 구동 방법.At least one of the timing control signals and the gate power voltage signals divided and input through the line-on-glass signal lines may be stepped up to a normal voltage to be used for driving the gate lines. A gate driving method of a line-on glass liquid crystal display device.
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