KR100838395B1 - Method for fabricating semiconductor device using hardmask - Google Patents

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Abstract

본 발명은 식각 마진은 증가시키고, 안정적인 트랜지스터 특성을 구현하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체소자의 제조 방법은 랜딩플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 두께에 따라 실리콘-수소 결합(Si-H bond)의 함량 차이가 있는 하드마스크층패턴을 형성하는 단계, 및 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계를 포함하며, 이에 따라 본 발명은 본 발명은 하드마스크층 형성시 증착 두께별 물성 변화와 이의 식각 차이를 통해 필요없는 일부 하드마스크 박막 만을 제거하므로써, 자기정렬콘택 식각 마진은 증가시키면서 안정적인 트랜지스터 특성을 얻는 효과가 있다.The present invention is to provide a method for forming a contact hole of a semiconductor device to increase the etching margin, and to implement a stable transistor characteristics, the manufacturing method of the semiconductor device of the present invention for this purpose is an interlayer insulating film on the semiconductor substrate on which the landing plug is formed Forming a hard mask layer pattern having a difference in content of silicon-hydrogen bond (Si-H bond) on the interlayer insulating layer, and selectively etching the interlayer insulating layer to form a storage node contact hole In accordance with the present invention, the present invention removes only some of the hard mask thin films which are not required through the change in physical properties and the etching difference thereof during the formation of the hard mask layer, thereby increasing the self-aligned contact etching margin. There is an effect of obtaining stable transistor characteristics.

스토리지노드콘택홀, 식각 마진, 하드마스크, 폴리실리콘막, 자기 정렬 식각 Storage node contact hole, etching margin, hard mask, polysilicon film, self-aligned etching

Description

하드마스크층을 이용한 반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING HARDMASK}Method for manufacturing a semiconductor device using a hard mask layer {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING HARDMASK}

도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택홀 형성 방법을 도시한 단면도. 1A to 1C are cross-sectional views illustrating a method of forming a storage node contact hole in a semiconductor device according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 하드마스크층의 두께별 실리콘-수소 결합의 차이를 도시한 도면.2 is a view showing a difference in silicon-hydrogen bonds according to thicknesses of the hard mask layer according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 반도체 기판 12 : 제1층간절연막11 semiconductor substrate 12 first interlayer insulating film

13 : 랜딩 플러그 14 : 제2층간절연막13 landing plug 14 second interlayer insulating film

15 : 비트라인 텅스텐 16 : 비트라인 하드마스크15: bit line tungsten 16: bit line hard mask

17 : 비트라인 스페이서 18 : 제3층간절연막17 bit line spacer 18 third interlayer insulating film

19 : 제1하드마스크층 20 : 제2하드마스크층19: first hard mask layer 20: second hard mask layer

21 : 포토레지스트 패턴 22 : 스토리지노드콘택홀21: photoresist pattern 22: storage node contact hole

본 발명은 반도체 제조 기술에 관한 것으로, 특히 하드마스크층을 이용한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device using a hard mask layer.

90㎚ 기술의 DRAM 제조시 스토리지노드콘택홀(Storage Node Contact Hole)을 정의(Define)할 때, 포토레지스트 마진(Photoresist Margin) 부족으로 폴리실리콘막을 하드마스크(Hardmask)로 사용하고 있다.When defining a storage node contact hole in DRAM manufacturing of 90 nm technology, a polysilicon film is used as a hard mask due to a lack of photoresist margin.

그러나, 폴리실리콘막은 이후 스토리지노드콘택 마스크 정렬(Align) 문제를 유발하여 스토리지노드콘택 키 정렬 박스를 오픈하는 추가 공정 및 스토리지노드콘택홀 디파인 후 폴리실리콘 하드마스크를 제거하기 위한 공정이 증가하게 된다. 또한, 웨이퍼 전면에 노출된 폴리실리콘막은 이후 반복 진행되는 세정 공정에서 파티클 소스로 작용하게 된다. However, since the polysilicon film causes storage node contact mask alignment problems, an additional process of opening the storage node contact key alignment box and an additional process of removing the polysilicon hard mask after storage node contact hole definition are increased. In addition, the polysilicon film exposed on the entire surface of the wafer serves as a particle source in a subsequent cleaning process.

이를 해결하고자 질화막 계열의 박막으로 하드마스크를 대신하는 실험을 진행중이다. 그러나 하드마스크용 질화막 또는 층간절연막 내에 존재하는 수소(Hydrogen) 성분이 이후 스토리지노드콘택 폴리실리콘막 공정 진행시 외부 확산(Out Diffusion) 되지 않고 반대로 실리콘 기판으로 확산되어 주변회로영역의 트랜지스터 특성을 변화시키는 것으로 추정된다.In order to solve this problem, an experiment is being conducted to replace a hard mask with a nitride film-based thin film. However, the hydrogen component present in the nitride film or interlayer insulating film for hard mask is diffused to the silicon substrate instead of out diffusion during the storage node contact polysilicon film process, thereby changing the transistor characteristics of the peripheral circuit region. It is estimated.

수소 성분이 적은 박막을 스토리지노드콘택 하드마스크로 사용하여 수분 침투를 방지하고 또한 존재하는 수분의 외부 확산을 활성화시키고자 하였으나 스토리지노드콘택 자기 정렬 식각(Self Align Contact Etch) 특성의 열화로 하드마스크 탑 어택(Top Attack)과 같은 문제가 발생하였다.A thin hydrogen-containing thin film was used as a storage node contact hard mask to prevent moisture intrusion and to activate external diffusion of existing moisture. However, the hard mask top was deteriorated due to deterioration of the self-aligned contact etching characteristics of the storage node contact. Problems such as Top Attack have occurred.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드콘택홀과 같은 패턴 식각시 식각 마진은 증가시키고, 안정적인 트랜지스터 특성을 구현하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device suitable for realizing stable transistor characteristics while increasing an etching margin when etching a pattern such as a storage node contact hole. have.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 피식각층을 형성하는 단계, 상기 피식각층 상에 두께에 따라 실리콘-수소 결합(Si-H bond)의 함량 차이가 있는 하드마스크층패턴을 형성하는 단계, 및 상기 피식각층을 선택적으로 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하드마스크층패턴은 제1하드마스크층과 제2하드마스크층의 순서로 적층하여 형성하되 상기 제2하드마스크층은 실리콘-수소 결합의 함량이 상기 제1하드마스크층보다 더 큰 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises forming a layer to be etched, a hard mask layer pattern having a difference in content of silicon-hydrogen bond (Si-H bond) according to the thickness on the layer to be etched. And forming a pattern by selectively etching the etched layer, wherein the hard mask layer pattern is formed by stacking in the order of the first hard mask layer and the second hard mask layer. The second hard mask layer is characterized in that the content of the silicon-hydrogen bond is larger than the first hard mask layer.

또한, 본 발명의 반도체소자의 제조 방법은 랜딩플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 두께에 따라 실리콘-수소 결합(Si-H bond)의 함량 차이가 있는 하드마스크층패턴을 형성하는 단계, 및 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하드마스크층패턴은 제1하드마스크층과 제2하드마스크층의 순서로 형성하되, 상기 제2하드마스크층은 상기 제1하드마스크층보다 실리콘-수소 결합의 함량이 더 큰 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention comprises the steps of forming an interlayer insulating film on the semiconductor substrate on which the landing plug is formed, and having a difference in content of silicon-hydrogen bond (Si-H bond) depending on the thickness on the interlayer insulating film. And forming a storage node contact hole by selectively etching the interlayer insulating layer, wherein the hard mask layer pattern includes a first hard mask layer and a second hard mask layer. Formed in the order of, wherein the second hard mask layer is characterized in that the content of the silicon-hydrogen bond is larger than the first hard mask layer.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택홀 형성 방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a storage node contact hole in a semiconductor device according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 제1층간절연막(12)을 형성한 후 제1층간절연막(12)을 관통하는 콘택홀을 형성하고 이 콘택홀에 매립되는 랜딩 플러그(Landing plug, 13)를 형성한다. 이 때, 랜딩 플러그(13)는 폴리실리콘플러그로서, 워드라인 사이에 형성되는 플러그이다.As shown in FIG. 1A, after forming the first interlayer insulating film 12 on the semiconductor substrate 11, a contact hole penetrating the first interlayer insulating film 12 is formed and a landing plug embedded in the contact hole ( Form a landing plug (13). In this case, the landing plug 13 is a polysilicon plug, which is a plug formed between word lines.

이어서, 랜딩 플러그(13) 및 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14)의 소정 영역 상에 비트라인 텅스텐(15)과 비트라인 하드마스크(16)가 차례로 적층된 비트라인(BL)을 형성한다. 이 때, 비트라인 텅스텐(15) 하부에는 베리어 메탈(Barrier Metal)이 형성될 수 있으며, Ti/TiN의 적구조를 적용할 수 있다. 그리고 비트라인 하드마스크(16)는 질화막으로 형성한다.Subsequently, after the second interlayer insulating film 14 is formed on the landing plug 13 and the first interlayer insulating film 12, the bit line tungsten 15 and the bit line are formed on a predetermined region of the second interlayer insulating film 14. The hard mask 16 sequentially forms the bit lines BL stacked. In this case, a barrier metal may be formed under the bit line tungsten 15, and a red structure of Ti / TiN may be applied. The bit line hard mask 16 is formed of a nitride film.

계속해서, 비트라인(BL) 상부에 스페이서용 절연막을 증착한 후, 전면 식각 공정을 진행하여 비트라인(BL)의 양측에 비트라인 스페이서(17)를 형성한다. Subsequently, after the insulating film for the spacer is deposited on the bit line BL, the entire surface etching process is performed to form the bit line spacer 17 on both sides of the bit line BL.

그리고 나서, 비트라인(BL)을 포함한 전면에 제3층간절연막(18)을 증착한 후 평탄화한다. 여기서, 제1 내지 제3층간절연막(12, 14, 18), 특히 제3층간절연 막(18)은 통상적으로 알려진 BPSG와 같은 산화막이며, 이러한 산화막에는 수소성분이 함유되어 있다.Then, the third interlayer insulating film 18 is deposited on the entire surface including the bit line BL, and then planarized. Here, the first to third interlayer insulating films 12, 14 and 18, particularly the third interlayer insulating film 18, are commonly known oxide films such as BPSG, and the oxide film contains a hydrogen component.

이어서, 평탄화된 제3층간절연막(18) 상에 하드마스크층을 형성한다.Next, a hard mask layer is formed on the planarized third interlayer insulating film 18.

이때, 하드마스크층은 두께에 따른 막내 실리콘-수소 결합(Si-H bond)의 함량이 차이가 나는 구조로서, 증착 초기부터 일정 두께까지는 실리콘-수소 결합의 함량이 최소화되고, 나머지 두께는 실리콘-수소 결합의 함량이 증가된 구조이다.At this time, the hard mask layer is a structure in which the content of the silicon-hydrogen bond (Si-H bond) in the film according to the thickness is different, the content of the silicon-hydrogen bond is minimized from the initial deposition to a certain thickness, the remaining thickness is silicon- It is an increased structure of hydrogen bonds.

편의상, 실리콘-수소결합의 함량이 최소화된 일정 두께를 제1하드마스크층(19)이라 하고, 실리콘-수소 결합의 함량이 증가된 두께를 제2하드마스크층(20)이라 한다.For convenience, a predetermined thickness in which the content of silicon-hydrogen bond is minimized is called the first hard mask layer 19 and a thickness in which the content of silicon-hydrogen bond is increased is referred to as a second hard mask layer 20.

제1하드마스크층(19)은 막내 수소(Hydrogen) 성분이 최소화되고 하부의 층간절연막 및 하부 구조 내에 존재하는 수소가 보다 원활하게 외부 확산(Out Diffusion) 되는 두께이다. 그리고, 제2하드마스크층(20)은 후속 스토리지노드콘택홀 식각시 자기 정렬 콘택 식각 특성이 강화된 두께이다.The first hard mask layer 19 is a thickness in which the hydrogen component in the film is minimized and hydrogen present in the lower interlayer insulating film and the lower structure is more smoothly out-diffused. In addition, the second hard mask layer 20 has a thickness in which self-aligned contact etching characteristics are enhanced during subsequent storage node contact hole etching.

하드마스크층 형성시, 제1 및 제2하드마스크층(19, 20) 모두 실레인(SiH4) 가스, N2O 가스 및 He 가스를 이용하여 증착하며, 제2하드마스크층(20) 증착시에는 NH3 가스를 추가하여 증착한다.When the hard mask layer is formed, both the first and second hard mask layers 19 and 20 are deposited using a silane (SiH 4 ) gas, an N 2 O gas, and a He gas, and the second hard mask layer 20 is deposited. During the deposition, NH 3 gas is added.

먼저, 제1하드마스크층(19)은 실레인(SiH4) 가스에 N2O 가스와 He 가스를 첨가하여 400℃ 의 온도에서 500∼1000Å 두께로 형성한다. 이 때, 실레인(SiH4) 가스 는 50∼200 sccm, N2O 가스는 50∼300 sccm, He 가스는 1000∼3000 sccm의 유량으로 플로우한다.First, the first hard mask layer 19 is formed by adding N 2 O gas and He gas to a silane (SiH 4 ) gas to a thickness of 500 to 1000 Pa at a temperature of 400 ° C. At this time, the silane (SiH 4 ) gas flows at a flow rate of 50 to 200 sccm, N 2 O gas to 50 to 300 sccm, and He gas to 1000 to 3000 sccm.

일정 두께의 제1하드마스크층(19)을 증착한 후에, 제2하드마스크층(20)을 증착하는데, 제1하드마스크층(19)을 증착한 후에 추가로 NH3 가스를 첨가하여 제2하드마스크층(20)을 증착한다. 제2하드마스크층(20)은 실레인(SiH4) 가스에 N2O 가스, He 가스 및 NH3 가스를 첨가하여 500∼1000Å 두께로 형성한다. 이 때, 실레인(SiH4) 가스는 50∼200 sccm, N2O 가스는 50∼300 sccm, He 가스는 1000∼3000 sccm, NH3 가스는 100∼200 sccm의 유량으로 플로우한다. After depositing the first hard mask layer 19 having a predetermined thickness, the second hard mask layer 20 is deposited. After depositing the first hard mask layer 19, an additional NH 3 gas is added to the second hard mask layer 19. The hard mask layer 20 is deposited. The second hard mask layer 20 is formed by adding N 2 O gas, He gas, and NH 3 gas to the silane (SiH 4 ) gas to have a thickness of 500 to 1000 Pa. At this time, 50 to 200 sccm of silane (SiH 4 ) gas, 50 to 300 sccm of N 2 O gas, 1000 to 3000 sccm of He gas, and 100 to 200 sccm of NH 3 gas flow.

상술한 바에 따르면, 제1하드마스크층(19)과 제2하드마스크층(20) 형성시, 실레인(SiH4) 가스, N2O 가스 및 He 가스를 공통으로 사용하고 있음을 알 수 있으며, 제2하드마스크층(20) 형성시에는 NH3 가스를 추가로 사용하고 있음을 알 수 있다.As described above, when the first hard mask layer 19 and the second hard mask layer 20 are formed, it can be seen that silane (SiH 4 ) gas, N 2 O gas, and He gas are commonly used. In the formation of the second hard mask layer 20, it can be seen that NH 3 gas is additionally used.

따라서, 제1하드마스크층(19)과 제2하드마스크층(20)은 막내 결합(Bond)에 있어서, 실리콘-수소 결합(Si-H Bond)의 함량(atomic %) 차이가 발생한다. 예컨대, 제2하드마스크층(20)은 NH3 가스를 추가로 더 사용하므로 막내 실리콘-수소 결합의 함량(atomic %)이 제1하드마스크층(19)보다 더 증가된다. 즉, NH3 가스를 첨가하므로서 제2하드마스크층(20)의 구조가 실리콘-수소 결합의 증가로 실리콘 부화(Si- Rich) 특성을 갖게 되고, 이는 식각선택비가 증가하는 효과를 얻는다. 한편, 제1하드마스크층(19)의 경우는, 막내 실리콘-수소 결합이 제2하드마스크층(20)보다 감소하므로 막내 수소성분이 감소하게 되고, 이로써 수소의 침투 정도가 감소하게 된다.Therefore, the first hard mask layer 19 and the second hard mask layer 20 differ in content (atomic%) of silicon-hydrogen bond (Si-H Bond) in the intra-bond. For example, since the second hard mask layer 20 further uses NH 3 gas, the content (atomic%) of the silicon-hydrogen bond in the film is further increased than the first hard mask layer 19. That is, by adding NH 3 gas, the structure of the second hard mask layer 20 has a silicon-rich feature due to an increase in silicon-hydrogen bonds, which increases the etching selectivity. On the other hand, in the case of the first hard mask layer 19, since the silicon-hydrogen bond in the film is reduced than the second hard mask layer 20, the hydrogen component in the film is reduced, thereby reducing the penetration of hydrogen.

다음으로, 하드마스크층 상에 포토레지스트 패턴(21)을 형성한다.Next, the photoresist pattern 21 is formed on the hard mask layer.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(21)을 사용하여 제2하드마스크층(20)과 제1하드마스크층(19)을 차례로 식각하여 제2하드마스크층패턴(20a)과 제1하드마스크층패턴(19a)을 형성한다. 이로써, 제1하드마스크층패턴(19a)과 제2하드마스크층패턴(20a)의 적층으로 이루어진 하드마스크층패턴이 형성된다.As shown in FIG. 1B, the second hard mask layer 20 and the first hard mask layer 19 are sequentially etched using the photoresist pattern 21 to sequentially etch the second hard mask layer pattern 20a and the first mask. The hard mask layer pattern 19a is formed. As a result, a hard mask layer pattern formed by stacking the first hard mask layer pattern 19a and the second hard mask layer pattern 20a is formed.

이어서, 동일 챔버에서 산소 가스를 이용하여 포토레지스트 패턴(21) 및 잔류하는 폴리머를 제거한다.Subsequently, the photoresist pattern 21 and the remaining polymer are removed using oxygen gas in the same chamber.

도 1c에 도시된 바와 같이, 하드마스크층패턴을 식각배리어로 하여 제3층간절연막(18)을 식각하여 랜딩 플러그(13) 표면을 오픈시키는 스토리지노드콘택홀(22)을 형성한다. As illustrated in FIG. 1C, the third interlayer insulating layer 18 is etched using the hard mask layer pattern as an etch barrier to form a storage node contact hole 22 for opening the surface of the landing plug 13.

여기서, 스토리지노드콘택홀(22) 형성을 위한 식각공정은 하드마스크층패턴을 식각배리어로 이용한 자기 정렬 콘택 식각을 적용하는데, 제2하드마스크층 패턴(20a)의 자기 정렬 콘택 특성 강화로 스토리지노드콘택홀(22)의 탑부에 손실이 최소화 되면서 식각이 이루어져 웨이퍼 전면으로 제2하드마스크층 패턴(20a)의 균일한 손실이 발생한다.Here, the etching process for forming the storage node contact hole 22 applies a self-aligned contact etching using a hard mask layer pattern as an etching barrier, and the storage node is enhanced by enhancing the self-aligning contact characteristics of the second hard mask layer pattern 20a. While the loss is minimized at the top of the contact hole 22, etching is performed to uniformly lose the second hard mask layer pattern 20a to the entire surface of the wafer.

그리고, 스토리지노드콘택홀(22) 형성시, 제2하드마스크층 패턴(20a)은 모두 자기 정렬 콘택 식각 동안 식각되어 잔류하지 않으며, 제1하드마스크층 패턴(19a) 만이 잔류하여 자기 정렬 콘택 식각의 식각배리어 역할을 한다. 잔류하는 제1하드마스크층 패턴(19a)은 최초 증착시 실리콘-수소결합이 최소화되었으므로, 후속 스토리지노드콘택플러그용 폴리실리콘막 증착시 고온 열공정에 의한 수소의 외부 확산을 용이하게 한다. 또한, 제1하드마스크층 패턴(19a)은 수소 함유가 낮은 막이므로, 문턱 전압 특성 변화를 최소화할 수 있다.When the storage node contact hole 22 is formed, all of the second hard mask layer patterns 20a are not etched and remain during the self-aligned contact etching, and only the first hard mask layer pattern 19a remains to self-align the contact etching. It acts as an etch barrier. Since the remaining first hard mask layer pattern 19a minimizes silicon-hydrogen bond at the time of initial deposition, it facilitates the external diffusion of hydrogen by the high temperature thermal process during the deposition of the polysilicon film for subsequent storage node contact plugs. In addition, since the first hard mask layer pattern 19a has a low hydrogen content, it is possible to minimize a change in threshold voltage characteristics.

도 2는 본 발명의 실시예에 따른 하드마스크층의 두께별 실리콘-수소 결합의 차이를 도시한 도면이다. 도 2에서, 'HM1'은 제1하드마스크층이고, 'HM2'는 제2하드마스크층을 나타낸다.FIG. 2 is a diagram illustrating a difference of silicon-hydrogen bonds according to thicknesses of a hard mask layer according to an exemplary embodiment of the present invention. In FIG. 2, 'HM1' is a first hard mask layer, and 'HM2' is a second hard mask layer.

도 2를 참조하면, 제1하드마스크층(HM1)과 제2하드마스크층(HM2)의 막내 결합의 함량 비교를 한 표로서, 제1하드마스크층(HM1)과 비교하여 제2하드마스크층(HM2)이 질소-수소결합(N-H bond) 및 실리콘-수소결합(Si-H bond)이 더 많이 존재함을 알 수 있다. 예컨대, 제2하드마스크층(HM2)은 막내 실리콘-수소결합의 함량(atomic %)이 18.84인데 반해, 제1하드마스크층(HM1)은 막내 실리콘-수소결합의 함량이 11.59로서, 제2하드마스크층(HM2)에 비해 실리콘-수소 결합의 함량이 작다. 더불어 제2하드마스크층(HM2)은 질소-수소결합의 함량이 3.55로서 제1하드마스크층(HM1)보다 더 많다.Referring to FIG. 2, a table comparing the contents of intra-layer bonds between the first hard mask layer HM1 and the second hard mask layer HM2 is shown. The second hard mask layer is compared with the first hard mask layer HM1. It can be seen that (HM2) has more nitrogen-hydrogen bond (NH bond) and silicon-hydrogen bond (Si-H bond). For example, the second hard mask layer (HM2) has a content of silicon-hydrogen bond in the film (atomic%) of 18.84, whereas the first hard mask layer (HM1) has a content of silicon-hydrogen bond in the film of 11.59, the second hard mask. The content of silicon-hydrogen bond is smaller than that of the mask layer HM2. In addition, the second hard mask layer (HM2) has a nitrogen-hydrogen bond content of 3.55, more than the first hard mask layer (HM1).

위와 같이, 제2하드마스크층(HM2)에 실리콘-수소 결합이 더 많이 함유되었으므로, 제2하드마스크층(HM2)은 실리콘부화막(Si-Rich film)이 되어, 선택비가 증가하고, 수소의 침투 정도가 감소하는 특성이 있다.As described above, since more silicon-hydrogen bonds are contained in the second hard mask layer HM2, the second hard mask layer HM2 becomes a silicon-rich film (Si-Rich film), thereby increasing the selectivity and The degree of penetration is reduced.

상술한 바와 같이, 스토리지노드콘택홀 형성을 위한 하드마스크 형성시 증착 두께별 물성 변화를 이용하여, 자기 정렬 콘택 식각 특성은 향상되므로, 스토리지노드콘택홀의 탑부의 어택을 방지할 수 있고, 동시에 문턱 전압 변화를 최소화하여 안정적인 공정 진행이 가능하다.As described above, the self-aligned contact etch characteristics are improved by using physical property change for each deposition thickness when forming the hard mask for forming the storage node contact hole, thereby preventing the attack of the top portion of the storage node contact hole, and at the same time, the threshold voltage Stable process progress is possible by minimizing the change.

상술한 실시예에서는, 스토리지노드콘택홀 형성에 대해 설명하였으나, 본 발명은 콘택홀, 게이트 및 비트라인 등의 패턴 형성시 사용되는 하드마스크에도 적용이 가능하다. 즉, 두께별로 실리콘-수소 결합의 함량을 다르게 하여 하드마스크를 형성하므로써 자기정렬콘택식각특성을 향상시키고 패턴의 어택을 방지한다.In the above-described embodiment, the formation of the storage node contact hole has been described, but the present invention can be applied to a hard mask used when forming a pattern of a contact hole, a gate and a bit line. That is, by forming the hard mask by varying the content of the silicon-hydrogen bond for each thickness, the self-aligned contact etching characteristics are improved and the pattern attack is prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 하드마스크층 증착시 증착 두께별 물성 변화와 이의 식각 차이를 통해 필요없는 일부 하드마스크층만을 제거하므로써, 자기정렬콘택 식각 마진은 증가시키면서 안정적인 트랜지스터 특성을 얻는 효과가 있다.The present invention described above has the effect of obtaining stable transistor characteristics while increasing the self-aligned contact etch margin by removing only some of the hard mask layers that are not necessary through the change of physical properties for each deposition thickness and the etching difference thereof when the hard mask layer is deposited.

Claims (18)

피식각층을 형성하는 단계;Forming an etched layer; 상기 피식각층 상에 두께에 따라 실리콘-수소 결합(Si-H bond)의 함량 차이가 있는 하드마스크층패턴을 형성하는 단계; 및Forming a hard mask layer pattern having a difference in content of silicon-hydrogen bond (Si-H bond) according to a thickness on the etched layer; And 상기 피식각층을 선택적으로 식각하여 패턴을 형성하는 단계Selectively etching the etched layer to form a pattern 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크층패턴은,The hard mask layer pattern, 제1하드마스크층과 제2하드마스크층의 순서로 적층하여 형성하되, 상기 제2하드마스크층은 실리콘-수소 결합의 함량이 상기 제1하드마스크층보다 더 큰 반도체소자의 제조 방법.The second hard mask layer is formed by laminating in the order of the first hard mask layer and the second hard mask layer, wherein the second hard mask layer has a content of silicon-hydrogen bond larger than the first hard mask layer. 제2항에 있어서,The method of claim 2, 상기 제1하드마스크층과 제2하드마스크층을 형성하는 단계는,Forming the first hard mask layer and the second hard mask layer, 실레인(SiH4) 가스, N2O 가스 및 He 가스를 이용하여 형성하되, 상기 제2하드마스크층 형성시는 NH3 가스를 추가하여 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device by using a silane (SiH 4 ) gas, N 2 O gas and He gas, and adding NH 3 gas when the second hard mask layer is formed. 제3항에 있어서,The method of claim 3, 상기 제1 및 제2하드마스크층 형성시,When forming the first and second hard mask layer, 상기 실레인(SiH4) 가스는 50∼200 sccm, N2O 가스는 50∼300 sccm, He 가스는 1000∼3000 sccm의 유량으로 플로우하는 반도체소자의 제조 방법.The silane (SiH 4 ) gas is 50 to 200 sccm, N 2 O gas is 50 to 300 sccm, He gas is flow method at a flow rate of 1000 to 3000 sccm. 제4항에 있어서,The method of claim 4, wherein 상기 제2하드마스크층 형성시,When forming the second hard mask layer, 상기 NH3 가스를 100∼200 sccm의 유량으로 플로우하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device for flowing the NH 3 gas at a flow rate of 100 to 200 sccm. 제2항에 있어서,The method of claim 2, 상기 제1하드마스크층과 제2하드마스크층은, 동일 두께인 반도체소자의 제조 방법.The first hard mask layer and the second hard mask layer are a semiconductor device manufacturing method of the same thickness. 제6항에 있어서,The method of claim 6, 상기 제1 및 제2하드마스크층은, 각각 The first and second hard mask layers, respectively 500∼1000Å 두께로 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, which is formed to a thickness of 500 to 1000 GPa. 제1항에 있어서,The method of claim 1, 상기 피식각층은, 적어도 수소 성분이 함유된 산화막인 반도체소자의 제조 방법.The etched layer is a method for manufacturing a semiconductor device, at least an oxide film containing a hydrogen component. 랜딩플러그가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate on which the landing plug is formed; 상기 층간절연막 상에 두께에 따라 실리콘-수소 결합(Si-H bond)의 함량 차이가 있는 하드마스크층패턴을 형성하는 단계; 및Forming a hard mask layer pattern having a difference in content of silicon-hydrogen bond (Si-H bond) according to a thickness on the interlayer insulating film; And 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계Selectively etching the interlayer insulating layer to form a storage node contact hole 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제9항에 있어서,The method of claim 9, 상기 하드마스크층패턴은,The hard mask layer pattern, 제1하드마스크층과 제2하드마스크층의 순서로 형성하되, 상기 제2하드마스크층은 상기 제1하드마스크층보다 실리콘-수소 결합의 함량이 더 큰 반도체소자의 제조 방법.The first hard mask layer and the second hard mask layer is formed in the order of, wherein the second hard mask layer has a greater content of silicon-hydrogen bond than the first hard mask layer. 제10항에 있어서,The method of claim 10, 상기 제1하드마스크층과 제2하드마스크층을 형성하는 단계는,Forming the first hard mask layer and the second hard mask layer, 실레인(SiH4) 가스, N2O 가스 및 He 가스를 이용하여 형성하되, 상기 제2하드마스크층 형성시는 NH3 가스를 추가하여 형성하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device by using a silane (SiH 4 ) gas, N 2 O gas and He gas, and adding NH 3 gas when the second hard mask layer is formed. 제11항에 있어서,The method of claim 11, 상기 제1 및 제2하드마스크층 형성시,When forming the first and second hard mask layer, 상기 실레인(SiH4) 가스는 50∼200 sccm, N2O 가스는 50∼300 sccm, He 가스는 1000∼3000 sccm의 유량으로 플로우하는 반도체소자의 제조 방법.The silane (SiH 4 ) gas is 50 to 200 sccm, N 2 O gas is 50 to 300 sccm, He gas is flow method at a flow rate of 1000 to 3000 sccm. 제12항에 있어서,The method of claim 12, 상기 제2하드마스크층 형성시,When forming the second hard mask layer, 상기 NH3 가스를 100∼200 sccm의 유량으로 플로우하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device for flowing the NH 3 gas at a flow rate of 100 to 200 sccm. 제10항에 있어서,The method of claim 10, 상기 제1하드마스크층과 제2하드마스크층은, 동일 두께로 형성하는 반도체소자의 제조 방법.The first hard mask layer and the second hard mask layer is a semiconductor device manufacturing method of the same thickness. 제14항에 있어서,The method of claim 14, 상기 제1하드마스크층과 제2하드마스크층은 각각, The first hard mask layer and the second hard mask layer are each, 500∼1000Å 두께로 형성하는 반도체소자의 제조 방법Method for manufacturing a semiconductor device formed to a thickness of 500 ~ 1000Å 제10항에 있어서,The method of claim 10, 상기 하드마스크층패턴을 형성하는 단계는,Forming the hard mask layer pattern, 실리콘-수소 결합의 함량이 작은 제1하드마스크층과 실리콘-수소결함의 함량이 큰 제2하드마스크층을 차례로 형성하는 단계;Sequentially forming a first hard mask layer having a small content of silicon-hydrogen bond and a second hard mask layer having a large content of silicon-hydrogen defect; 상기 제2하드마스크층 상에 포토레지스트패턴을 형성하는 단계;Forming a photoresist pattern on the second hard mask layer; 상기 제2하드마스크층과 제1하드마스크층을 식각하는 단계; 및Etching the second hard mask layer and the first hard mask layer; And 상기 포토레지스트패턴을 제거하는 단계Removing the photoresist pattern 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제16항에 있어서,The method of claim 16, 상기 포토레지스트패턴을 제거하는 단계는,Removing the photoresist pattern, 산소가스를 이용하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device using oxygen gas. 제9항에 있어서,The method of claim 9, 상기 층간절연막은, 적어도 수소 성분이 함유된 산화막인 반도체소자의 제조 방법.And said interlayer insulating film is an oxide film containing at least a hydrogen component.
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