KR100835401B1

KR100835401B1 - 이더넷 네트워크에서 순방향 오류 정정 코딩

Info

Publication number: KR100835401B1
Application number: KR1020047017202A
Authority: KR
Inventors: 리오르 커모쉬; 아리엘 매슬로스; 온 하란
Original assignee: 피엠씨-시에라 이스라엘 엘티디.
Priority date: 2002-04-25
Filing date: 2002-04-25
Publication date: 2008-06-04
Also published as: AU2002304362A1; CN1625859A; CN100576785C; JP2005524281A; US7343540B2; US20050005189A1; WO2003092207A1; KR20050016369A

Abstract

순방향 에러 정정(FEC) 코딩을 전송된 패킷에 적용하는 이더넷 패킷의 비트 에러율을 개선하는 방법이다. 상기 FEC 코딩은 규칙적인 블록 코딩이며, 코딩된 패킷이 FEC 디코딩을 할 수 없는 레가시 네트워크 장치에 의해 해석될 수 있도록 적용된다. FEC 가능한 이더넷 노드의 전송 및 수신 상태 머신은 상기 노드가 상기 FEC 코드를 갖는 패킷을 인코딩 및/또는 디코딩할 수 있도록, 그리고 상기 노드의 개별적인 매체 접근 계층(MAC) 및 물리 계층(PHY) 데이터 비율을 적응할 수 있도록 수정된다.

FEC, 이더넷 네트워크, 계층, 패킷, 순방향 오류 정정

Description

이더넷 네트워크에서 순방향 오류 정정 코딩{FORWARD ERROR CORRECTION CODING IN ETHERNET NETWORKS}

본 발명은 2001. 4. 24일에 출원된 이더넷 네트워크에 FEC를 결합하는 장치 및 방법(EPON)에 관한 임시 미국 특허 출원 번호 60/286,429의 우선권 이익을 주장한다. 상기 출원은 이하 모든 목적을 위해 참조로써 병합된다.

본 발명은 일반적으로 매체 공유형 데이터 전송 네트워크에 관한 것이다. 특히, 본 발명은 이더넷 네트워크에서 순방향 오류 정정 코딩(forward error correction coding)의 사용에 관한 것이다.

이더넷(Ethernet)은 가장 일반적인 디지털 네트워킹 기술 중의 하나이다. IEEE(Institute of Electrical and Electronics Engineers) 표준 802.3에서 규정된, 상기 기술은 호환성 네트워크 장치의 큰 설치 기반을 갖는다. (상기 IEEE 802. 3 표준의 2000 에디션은 이하 충분히 설명되듯이 참조로써 병합된다.) 이더넷 기술은 초 당 1기가비트의 네트워크 속도를 제공하는 기가비트 이더넷(Gigabit Ethernet) 처럼 더 새롭고 더 빠르게 변형하며 계속 발전해 왔다.

수십년 동안 이더넷은 근거리 네트워크에서 사용되어 왔다. 또한 최근에, 이더넷은 메트로 및 수동 광네트워크(PONs)를 포함하는 다른 광역 광네트워크 애플리 케이션에서 주파수를 증가하며 사용되어 왔다. 광역 네트워크 애플리케이션에서, 신호 감쇠 및 링크 버짓 제한(link budget constraints)은 포함되는 거리 및 송신기 및 수신기 사이에서 링크를 따라 사용될 수도 있는 광 전력 스플리터 때문에 중요성이 증가하고 있다.

링크를 따라 일부 위치에서, 상당한 정도로 신호가 감쇠되고 왜곡되며, 운반하는 정보가 수신기의 제한된 감도, 전파 매체에서의 잡음, 신호간 간섭 및 모드 분배 잡음과 같은 신호 소스-관련 잡음, 및 다른 소스의 잡음, 감쇠, 왜곡 때문에 추출될 수 없다. 그러나, 이 위치에 도달하기 훨씬 전, 신호의 신호 대 잡음 비(Signal-to-Noise ratio: SNR)가 나빠지고 신호의 비트 에러율(Bit Error Rate: BER)이 전형적인 애플리케이션에서 허용될 수 있는 것 이상으로 증가한다.

순방향 오류 정정(Forward Error Correction: FEC)은 낮은 SNR로 수신된 신호의 BER을 개선시키는 하나의 방법이다. FEC는 추가적인 기호, 즉, 덧붙임 또는 패리티 검사를 물리적인 채널을 통해 디지털 신호 시퀀스의 전송의 일부로서 사용하는 코딩 기술이다. 그러나, 충분한 덧붙임(redundancy)의 존재 때문에, 수신된 신호에 에러가 발생할 때, 상기 수신기는 상기 에러를 인식할 뿐만 아니라, 재전송을 요구하지 않고 에러를 정정한다.

실제로, BER에서의 개선은 코딩 이득으로 알려진 FEC의 사용을 통해 성취된다.

레가시 이더넷 네트워크(legacy Ethernet network)에 FEC 능력의 부가는 FEC 능력 없는(즉, 레가시) 네트워크 구성요소의 매체 접근 제어(Media Access Control: MAC) 계층에서 에러를 야기할 수도 있다. 게다가, 패킷의 페이로드로만의 FEC 적용은 패킷 헤더로 인해 링크 버짓 제한에 영향을 주지 않고, 패킷의 수신지 정보 및 프레임 경계 필드의 운반은 페이로드의 개선된 BER로부터 이익이 없다. 한편, 헤더로의 개별적인 FEC의 적용 및 페이로드로의 개별적인 FEC의 적용은 헤더가 비-FEC 네트워크 구성요소를 인식하지 못하도록 할 수 있다.

그러므로, 이더넷 표준과 호환되는 FEC 능력 없는 레가시 네트워크 구성요소를 갖는 네트워크 상에서 주어진 링크 버짓에 대한 BER을 개선하는 방법, 역으로, 주어진 BER에 대한 링크 버짓을 증가하는 방법이 요구된다.

명확하게 하기 위해, 본 특허 출원서의 문장에서 사용되도록 특별히 규정된 몇몇 용어에 대한 정의는 다음과 같다. 용어 "제로 패딩(zero padding)"은 데이터에 0 바이트를 추가하여 FEC 프레임 사이즈에 근접하도록 하는 것을 말하기 위해 본 출원서에 규정되는데, 송신기는 패딩된 제로를 라인안으로 발신하지 못하도록 결정할 수 있다. 용어 "프레이머"는 본 출원서에서 패킷을 FEC 프레임으로 분할하는 유닛을 말한다.
용어 "복잡도 제한(complexity limit)"은 상기 인코더의 복잡도의 제한인 초기 복잡도를 규정하는, 인코더에 대해 규정된 제1 미리 정의된 t'를 말한다. 이것은 복잡도 제한이 설계에 의해 (N, N-2t', t') 코드에 대한 인코더를 선택하고 t'와 관련된 복잡도를 갖는다는 것을 의미한다. 이러한 복잡도는 인코더의 복잡도 제한이다. 이 인코더는 (N, N-2t', t') 코드의 유연한 인코딩을 구현할 수 있는데, 이 코드는 (N, N-2t', t') 코드의 인코더에 의해 규정된 복잡도 제한보다 적은 복잡도를 갖는다.
용어 "COL"은 이더넷 PHY가 IEEE802.3 표준의 4.2.3.2.에 언급된 바와 같은 충돌(즉, 프레임이 너무 작은) 상태 및 IEEE802.3 표준의 22장 및 35장에 기재된 바와 같은 MII(미디어 독립 인터페이스, media independent interface), GMII(기가비트 미디어 독립 인터페이스, gigabit media independent interface)를 나타내는 MAC COL(충돌 검출, CollisionDetect) 신호를 참고하도록 하기 위해 정의되었다. 용어 "CRS"는 IEEE802.3 표준의 4.2.3.2.에 언급된 바와 같은 캐리어 감지 상태 및 IEEE802.3 표준 22장 및 35장에 기재된 바와 같은 MII, GMII를 나타내는 이더넷 MAC CRS 신호(캐리어 감지 신호, CarrierSense Signal)를 참고하기 위해 정의된다.
본 발명의 원리에 따른, 매체 공유형 디지털 전송 네트워크를 통해 송신기로부터 수신기로 데이터 패킷을 발신하는 방법이 제공된다. 각 패킷은 패킷의 끝을 구분하는 종료 기호 필드에서 끝나며, 이어 인터패킷 갭 간격이 뒤따른다. 본 방법에 따르면, 각 패킷의 적어도 한 부분이 하나 이상의 프레임으로 분할되고, 규칙적인 FEC 블록 코드가 패킷의 각 프레임에 적용된다. 상기 규칙적인 FEC 블록 코드는 데이터 바이트를 계속 시각적으로 표시하고 패리티-검사 바이트를 프레임에 추가한다. 패킷 프레임의 패리티-검사 바이트는 패킷의 끝을 구분하는 종료 기호 필드 뒤에 추가된 패리티-검사 필드에서 조합된다. 상기 각 패킷의 패리티-검사 필드의 구분 기호가 패리티-검사 필드 뒤에 추가되고, 상기 패킷은 이더넷 네트워크를 통해 송신기로부터 수신기로 전송된다.

본 발명은 다음의 명세서, 첨부된 청구항, 수반하는 도면을 참조하여 실시예로서만 설명될 것이다.

도 1은 이더넷 패킷의 포맷을 도시한다.

도 2는 본 발명에 따른 FEC 인코딩된 이더넷 패킷의 포맷을 도시한다.

도 3은 리드-솔로몬(Reed-Solomon) (255, 239, 8) 코드로 인코딩된 패킷에 대한 패킷 길이 대 부호율 손실의 그래프이다.

도 4a는 이더넷 네트워크 구성요소의 계층도를 도시한다.

도 4b는 본 발명에 따른 이더넷 네트워크 구성요소의 계층도를 도시한다.

도 5는 FEC PCS 부계층(sublayer)의 전송 경로에서 데이터 흐름도를 도시한다.

도 6은 FEC PCS 부계층의 수신 경로에서 데이터 흐름도를 도시한다.

도 7은 본 발명에 따른 이더넷 네트워크 구성요소의 물리적 코딩 부계층의 전송 명령셋(transmit ordered_set) 상태 머신(set machine)의 수행을 도시한다.

도 8a, 8b, 및 8c는 본 발명에 따른 이더넷 네트워크 구성요소의 PCS 수신 상태 머신에 통합된 FEC 수신 상태 머신을 도시한다.

도 9는 변수 t≤t_max(t_max는 특정의 인코더에 대한 최대 t)를 갖는 (N, N-2t, t) 리드-솔로몬 코드를 인코딩할 수 있는 유연한 인코더를 도시한다.

본 발명의 대표적인 비-제한적인 실시예는 FEC의 장점을 패킷 헤더로 확장하 고, 레가시 이더넷 네트워크 구성요소에서 에러를 야기하지 않는 유연한 방법으로 이더넷 패킷에 FEC 코딩을 적용함으로써 전술된 필요성을 해결한다.

도 1에 이더넷 패킷(10)의 포맷이 도시되어 있다. 여기서:

·필드(105)는 패킷의 출발을 나타내는, 패킷의 시작 기호를 포함한다.

·필드(110)은 물리적인 신호를 보내는 부계층이 수신된 프레임(즉, 이더넷 패킷)에 자체로 동기되도록 하는 동기 시퀀스로서 역할을 하는 프리앰블(preamble)을 포함한다.

·필드(115)는 패킷의 정보 운반부의 시작을 나타내는, 10101011의 특정 시퀀스인, 시작 프레임 구분 기호(Start Frame Delimiter: SFD)를 포함한다.

·필드(120)은 수신기의 수신지 주소, 송신기의 소스 주소, 및 패킷의 데이터 필드의 길이 지시기호를 결합하는 헤더를 포함한다.

·필드(125)는 46과 1500 바이트 사이의 가변 길이 데이터 필드이다(필요하면, 데이터 필드(125)는 모두 0으로 채워져, 이 필드의 길이가 적어도 46 바이트가 된다.).

·필드(130)은 수신된 패킷의 무결성을 검증하는데 사용되는 주기적 덧붙임 검사 값(cyclic redundancy check value)을 포함하는, 패킷의 4-바이트 프레임 검사 시퀀스(frame check sequence: FCS)이다.

·필드(135)는 패킷의 끝을 나타내는 종료 기호를 포함한다.

·필드(140)은 인터패킷 갭 간격(inter-packet gap interval: IGP)이다.

엄밀히 말하면, 상기 IGP(140)는 패킷의 일부가 아니다. 더 엄밀히 말하면, 상기 IGP(140)는 네트워크 상에서 연속적인 패킷 사이의 시간 갭 또는 버퍼존이다. 그럼에도 불구하고, 이더넷 표준이 이 필드의 처리를 규정하고 있기 때문에, 도 1에서 도시한다.

도 2는 본 발명에 따른 대표 실시예에 의해 인코딩된 이더넷 패킷(20)을 도시한다. 실제 사용되는 FEC 코딩은 규칙적인 블록 코딩 일종이다. 블록 코딩은 k 정보 소스 기호 블록을 n 기호의 코드워드 또는 코드 기호 블록으로 코딩함을 의미한다. (기호는 비트(bit), 바이트(byte), 16-비트 단어, 또는 임의의 다른 이진이나 비-이진 문자 또는 문자열일 수 있다.) 덧붙임이 수반되기 때문에, n > k이다. 그러한 코드비는 R = k/n로 정의된다.

규칙적인 블록 코드는 코딩될 블록의 정보 기호가 대응하는 코드워드로 운반되어, 패리티-검사 기호가 코드워드에 추가되는 코드이다. 따라서, 정보 기호는 블록이 코딩된 후에 시각적으로 표시된다. (D₀, D₁, ... D_k-1) 정보 기호가 (C₀, C₁, ... C_n-1) 기호를 포함하는 코드워드로 인코딩되는 것을 생각해 보자. 만일 규칙적인 코드가 사용된다면, 코드워드의 k 구성요소는 (D₀, D₁, ... D_k-1) 정보 기호와 동일할 것이다. 예를 들어, 0 ≤ j ≤ k-1에 대해, C_j가 D_j와 동일하고; k ≤ j ≤ n-1에 대해, C_j는 코드워드의 패리티-검사 기호와 동일할 것이다. 임의의 선형 코드가 선형 변환을 통해 규칙적인 코드로 변환될 수 있음을 유념하자. 상기 코드의 특징은 변환 후에 유지된다.

도 2에서 패킷(20)의 필드(105, 110, 115, 120, 125, 130, 135, 및 140)은 도 1에서의 패킷(10)에 명시된 필드와 유사하다. 또한, 두개의 새로운 필드가 존재한다. 패리티-검사 필드(145)는 패킷(20)에서 정보 블록의 인코딩으로부터 기인한 패리티-검사 바이트를 포함한다. 상기 정보 블록은, 예를 들어, 프리앰블 필드(110), SFD 필드(115), 헤더 필드(120), 데이터 필드(125), 및 FCS 필드(130)을 포함한다. 대표 실시예에서, 이 다섯개의 필드 모두는 인코딩된 블록이다. 필드(150)는 종료 기호 필드(135)와 유사한 제2 종료 기호 필드이고; 패리티-검사 필드(145)를 구분한다.

패킷(20)의 FEC 인코딩의 과정에서, 인코딩될 필드는 k-바이트 프레임으로 분할되고, 각각은 n-바이트 프레임/코드워드로 FEC 인코딩된다. 그결과 프레임 당 (n-k) 패리티-검사 바이트가 패리티-검사 필드(145)에서 조합된다. 이후 더 상세히 논의될 리드-솔로몬 코드에 대해, (n-k) = 2t(t는 코드의 정정 길이, 즉, 수신된 프레임 당 보장되는 정정가능한 에러의 최대 수.)임을 유념하자. (코드의 해밍 거리(Hamming distance)는 2t + 1과 같다.)

마지막 프레임(또는 전체 단일-프레임 패킷도 가능)은 k 바이트보다 더 짧을 수 있다. 이 경우, 짧은 프레임은 k 바이트로 제로 패딩되고, 2t 패리티-검사 바이트는 통상의 방법으로 이 짧은 프레임에 대해 만들어진 것이다. 바람직하게, 패딩 (제로) 바이트는 전송되지 않는다. 따라서, 상기 패딩은 가상의 제로 패딩이 된다. 짧은 프레임은 서로 다른 FEC 코드로 코딩될 수 있고, 그 길이에 따라, 불변이거나 가변이다. 모든 프레임이 같은 길이일 때, L-바이트 길이의 패킷에 대한 패리티-검 사 바이트의 추가 수는

이다. 이후에 본 명세서에서 리드-솔로몬 (255, 255-2t, t) 코드에 대한 짧은 프레임으로 회선율(line rate) 코딩 및 디코딩을 유지할 수 있는 코더 및 디코더 구현을 기술할 것이다. 또한, 짧은 프레임으로부터 야기된 비율 손실 변동을 균형화하는 방법을 기술할 것이다.

바람직하게, 필드(145)의 패리티-검사 바이트는 다섯개의 필드(110, 115, 120, 125, 및 130)를 인코딩하는 FEC 블록을 나타내나, 이것이 본 발명에서 요구하는 것은 아니다. 바꾸어 말하면, 임의의 하나 이상의 필드(110, 115, 120, 125, 및 130)는 FEC 인코딩 방식의 애플리케이션을 위한 블록으로서 다루어질 수 있다.

비록 특정 타입의 규칙적인 블록 인코딩이 본 발명의 동작에 결정적인 것은 아니나, 대표 실시예에서 인코딩 방식은 리드-솔로몬 코드를 사용한다. 리드-솔로몬 코드는 갈로아장(Galois field) 수학에 바탕을 둔 것으로, 그들을 위한 효율적인 디코딩 알고리즘이 존재하고 공지이기 때문에 중요하다. 이 코드의 설명은, 예를 들어, 미국 특허 4,142,174(Chen 등); 미국 특허 4,567,594(Deodhar); 및 Polynomial Codes Over Certain Finite Fields(I.S. Reed 및 G. Solomon, 8J. SOC'Y INDUS. APPLICATION MATHEMATICS 300, 300-04, 1960)를 참조하라. (상기 Chen 특허, Deodhar 특허, 및 인용된 논문은 이 서류에 함께 철해지며 여기서 완전히 설명되듯이 참조로써 병합된다.) 코딩 및 디코딩 방식의 추가 설명은 SHU LIN & DANIEL J. COSTELLO, JR.의 ERROR CONTROL CODING: FUNDAMENTALS AND APPLICATIONS(Prentice-Hall, Inc. 1983)로부터 얻어질 수 있다. 바람직한 실시예 에서, 사용되는 리드-솔로몬 코드는 GF(2⁸) - (255, 255-2t, t) 코드이다. 이 표시에서, n = 255, k = (255-2t)이고, t는 전술된 바와 같이 인코딩된 블록에서 정정가능한 에러의 최대 수이다.

조합한 패리티-검사 바이트를 갖는 규칙적인 블록 코드의 사용은 FEC-인코딩된 패킷(20)(필드(105, 110, 115, 120, 125, 130 및 135)를 포함하는)의 첫번째 부분이 실질적으로 도 1의 비-인코딩된 패킷(10)에서의 유사한 필드와 구별할 수 없게 한다. 따라서, 이더넷 네트워크 상에서 패킷(20)을 주시하는 레가시 네트워크 구성요소는, 패킷의 프리앰블에서 수신지 주소에 기초하여, 투명하게 패킷을 수신하거나 버린다. 만일 레가시 네트워크 구성요소가 패킷(20)을 수신하면, 패킷의 패리티-검사 바이트를 간단히 무시할 수 있다. 만일 패킷의 송신기가, 수신기가 수신된 패킷을 디코딩하지 않는 레가시 네트워크 구성요소임을 안다면, 바람직하게 패킷은 인코딩과 관련된 비율 손실을 회피하기 위해 인코딩되지 않는다. 유사하게, 수신 네트워크 구성요소가 FEC 디코딩을 할 수 있으나 개선된 BER이 필요하지 않더라도, 송신기로의 수신 구성요소의 접근과 같은 네트워크의 구성적인 파라미터 때문에, 송신기로부터 수신 구성요소로 발신되는 패킷은 인코딩되지 않는 것이 바람직하다. 사실, 패킷을 인코딩하고자 하는 결정은, 예를 들어, 한 쌍의 네트워크 구성요소를 양방향에서 비트 에러율을 계산하기 위해 충분한 다수의 패킷으로 교환한 후와 같이, 동적으로 이뤄질 수 있다.

본 발명의 일실시예에서, 몇가지 FEC 코드는 같은 이더넷 네트워크 상에서, 또는 네트워크의 같은 네트워크 구성요소에 의해서도 사용된다. 예를 들어, 송신기는 인코딩된 패킷의 길이에 기초하여 미리 프로그램된 스케쥴에 따라, 또는 송신기와 수신기 사이에서 동적 정보 교환을 통해 결정함으로써 다중 FEC 코드 사이에서 스위칭할 수 있다. 마지막의 경우, 예를 들어, 특정 FEC 코드는 등록 과정 동안 수신기와 송신기 사이에서 결정될 수 있다.

프레이밍 및 패리티-검사 바이트 조합은 디코더가 FEC 코드를 디코딩할 수 있기 전에 디코더가 전체 패킷을 수신할 필요가 있기 때문에 수신기 측에서의 지연을 추가할 수 있다. 따라서, 추가 지연은 적어도 하나의 패킷 길이이다. 기가비트 이더넷 네트워크에서, 긴 패킷과 관련된 지연은 대략 1500(바이트/패킷)*8(비트/바이트)*1(n초/비트) = 12μ초 이다.

물론, 수신기는 패킷을 디코딩하지 않는 것으로 결정할 수 있다. 예를 들어, 디코딩하지 않는 결정은 패킷의 FCS가 패킷에 오류가 발생하지 않았음을 나타낸 후에 이루어질 수 있다.

전술된 바와 같이, FEC 인코딩으로부터 기인한 비율 손실은 인코딩된 패킷에서만 초래된다. BER 개선이 요구되지 않거나 FEC 인코딩 또는 디코딩이 불가능한 네트워크 구성요소는 관련된 부호율 손실을 입을 필요는 없다. 여기서 기술된 FEC 프레이밍은 FEC-가능 및 FEC-불가능 네트워크 구성요소가 같은 네트워크를 공유할 수 있도록 한다.

실제 부호율 손실은 패킷 길이 및 FEC 코드의 덧붙임에 좌우된다. 도 3은 리드-솔로몬 (255, 239, 8) 코드로 인코딩된 패킷에 대한 부호율 손실 대 패킷 길이 의 플롯(plot)을 도시한다. 이하 설명되듯이, 실제 부호율 손실은 인터패킷 갭 간격 동안 패리티-검사 바이트를 전송함으로써 개선될 수 있다.

도 4a는 이더넷 네트워크 구성요소의 계층도이다. (도면에서 나타나는 다수의 약어들은 또한 IEEE 802.3 명세서에서 규정된다.) 도 4b는 본 발명에 따른 이더넷 네트워크 구성요소의 계층도이다. (도 4a 및 도 4b에서의 동일 숫자는 동일하거나 유사한 구성요소를 나타낸다.) 도 4a에 도시된 물리적 코딩 부계층(physical coding sublayer: PCS)(420) 및 다른 기본 계층에 FEC 컴포넌트(422)가 추가되었다. FEC 컴포넌트(422)는 FEC-코딩된 패킷을 전송하거나 수신할 때만 네트워크 구성요소가 그것을 채용할 필요가 있다는 점에서 선택적이다; 컴포넌트(422)는 FEC-코딩되지 않은 패킷에 투명하다.

대표 실시예에서, FEC 코딩은 물리적 코딩 부계층(PCS)(420) 위에서 수행된다. 이는 PCS 회선 코드 (1000BaseX에서 8B/10B)는 물리층 매체 의존부(physical medium dependent: PMD) 변조 코딩 기능성 및 FEC 가능하지 않은 네트워크 구성요소와 전송된 패킷의 호환성을 유지하기 위해 사용되기 때문이다. 그러므로, 전송 동안 FEC 인코더는 회선 코드 인코더(예를 들어, 8B/10B 인코더) 앞에 오고; 수신 동안 FEC 디코더는 디코더(예를 들어, 8B/10B 디코더) 뒤에 온다.

FEC 인코딩이 인코딩된 패킷의 페이로드율을 감소시키므로, 모든 수신기 및 송신기는 대응하는 매체 접근 제어(medium access control: MAC) 및 물리 계층(physical layer: PHY) 비율과 매칭시키는 비율 적응 메카니즘(rate adaptation mechanism)을 구비해야 한다. 전송 동안 사용될 수 있는 비율 적응 방법은, 예를 들어, MAC 계층에서 IPG 스트레칭을 포함한다. 이러한 개방 루프 방법에서, MAC 은 패킷의 길이에 선형으로 비례하는 패킷의 끝에서 IPG를 확장한다. 삽입된 아이들(Idle) 바이트의 수는 FEC 부호율 및 패킷의 길이에 따라 패킷 당 결정된다.

또다른 송신기측 비율 적응 방법은 PHY로부터 MAC로의 제어 신호를 사용하여 새로운 데이터 바이트를 전송하는 PHY의 능력에 따라 데이터 전송을 가능하게 하고 불가능하게 한다. 제어 신호는, 예를 들어, CRS 또는 COL 신호일 수 있다. PHY는 제어 신호를 인정(assert)하거나 부정(negate)하여 PHY가 데이터를 받아들일 수 있을 때만 MAC이 데이터를 PHY에 전송하도록 한다. PHY 전송 버퍼가 풀(full)인 경우, 예를 들어, PHY는 일부 데이터가 PHY에서 물리 채널로 릴리즈될 때까지 MAC이 새로운 바이트를 전송하지 않도록 지시한다. 그때만이, MAC 전송이 가능하다. 따라서, 이러한 방법은 피드백 제어에 좌우되며 폐쇄 루프 방법이다.

수신기에서, 비율 적응은, FEC 잔류 데이터 대신, 아이들 바이트를 PHY에서 MAC로 삽입함으로써 수행된다. FEC 잔류 데이터는, 예를 들어, 패리티-검사 바이트, 아래 논의될 확장된 시작 및 종료 시퀀스를 포함한다.

FEC 패킷을 수신하는 비-FEC 네트워크 구성요소는 패킷을 정확하게 검출한다. 이러한 네트워크 구성요소를 위해, 패리티-검사 바이트는 추가 데이터를 구성하고, 오류_캐리어_검출 모드(RX_ER은 인정되고, RX_DV는 인정되지 않는다)일 때, 규정된 물리적 코딩 부계층(PCS)에서 검출된다. PCS 계층의 오류_캐리어_검출 모드는 조정 계층에 의해 무시되며, MAC은 패리티-검사 바이트를 수신하지 않는다. 아래 표 1은, 전술된 대표 실시예의 프레이밍에 따른 FEC-인코딩된 이더넷 패킷의 입력에 의해 유도된 PCS의 상태표이다. 상기 표는 그런 데이터의 스트림을 수신하는 FEC 불가능한 이더넷 네트워크 구성요소의 PCS의 출력을 보여준다. 여기서 그리고 본 명세서의 다른 유사한 표에서 사용된 표기는 IEEE 명세서, 예를 들어, 물리적 코딩 부계층을 설명하는 명세서 36장에서 규정된다. 상기 표기는 본 발명의 기술 분야 전문가에게는 공지이다.

코멘트	10B 스트림	캐리어 검출	수신하기	RX_DV	RX_ER	RXD<7:0>
아이들(IDLEs)	/IDLE/		FALSE	FALSE	FALSE	RUDI(/I/)
특정 패킷 시작	/R/R/	TRUE	TRUE		TRUE	00001110
특정 패킷 시작	/K28.5/D5.6	FALSE	FALSE		FALSE	RUDI(/I/)
패킷 시작	/S/	TRUE	TRUE	TRUE	FALSE	01010101
데이터	/D/D/	(전처럼 모든 에러를 나타낸다)			FALSE	DECODE[/X/]
패킷 종료	/T/R/K28.5/		FALSE	FALSE	FALSE
특정 패킷 종료	/D21.2/	FALSE	FALSE		FALSE	RUDI(/I/)
특정 패킷 종료	/T/R/	TRUE	TRUE		TRUE	00001110
FEC 패리티	/D/D/	TRUE	TRUE		TRUE	00001110
특정 패리티 종료	/T/R/	TRUE	TRUE		TRUE	00001110
	/K28.5/D21.2/	FALSE	FALSE		FALSE	RUDI(/I/)
	/T/R/	TRUE	TRUE		TRUE	00001110
아이들(IDLEs)	/IDLE/		FALSE	FALSE	FALSE	RUDI(/I/)

비-FEC PCS 수신 상태 머신을 마친 FEC 코딩된 패킷

이더넷 표준은 특정한 의미를 갖는 몇가지 기호를 사용한다. 예를 들어, 특정한 기호는 패킷 시작 및 종료 경계를 구분하기 위해 존재한다. 특정한 의미를 갖는 또다른 기호는 콤마 기호로, 옥텟 동기를 위해 사용된다. 대표 실시예에서, 이러한 기호들은 FEC-인코딩된 것이 아니다. 따라서, FEC 디코딩 전에 필요할 수 있는 그들의 기능성을 유지한다. FEC 인코딩의 결여 또한 이러한 특정한 신호들이 FEC 인코딩에서 기인한 BER 개선으로부터 이익이 없음을 의미한다. FEC 인코딩보다 는 다른 수단에 의해 이러한 기호들의 검출 동안 에러의 확률을 감소시키는 것이 바람직하다.

특정 기호의 에러율에서 감소를 야기하는 하나의 방법은 시작 및 종료 기호를 10B의 일부 짧은 시퀀스로 확장하는 것이다. 이러한 시퀀스들은 검출 동안 서로 관련될 수 있고, 그럼으로써 특정 기호의 에러율을 낮출 수 있다. 비-FEC 네트워크 구성요소와 계속 호환되기 위해, 확장된 시퀀스는 PCS 계층에서 오류_캐리어_검출 모드를 유지하여야 하며, 오류_캐리어_검출 모드는 조정 계층에 의해 무시되어야 한다.

그러한 강화된 "패킷의 시작" 시퀀스의 예는 다음과 같을 수 있다:

- /S_FEC/ - /R/R/K28.5/D5.6/S/.

강화된 "패킷의 종료" 및 "패리티-검사 바이트의 종료" 시퀀스의 예는 다음과 같을 수 있다:

- /T_FEC/ - /T/R/K28.5/D21.2/T/R/.

옥텟 동기를 위한 콤마 기호는 여러번 반복되기 때문에, 그것의 오류 검출 또는 비-검출(non-detection)의 확률을 낮게 하는 것으로서 사용될 수 있다.

도 5 및 도 6은 FEC PCS 컴포넌트(422)의 전송 및 수신 경로 각각에서 데이터 흐름도를 도시한다. 전송 경로에서, 비율 적응 메카니즘이 단계(510)에서 조정 계층으로부터 수신된 데이터에 적용된다. 이후, 상기 데이터는 단계(520)에서 FEC (n, k, t) 인코더에 의해 인코딩되고, 패리티-검사 바이트는 단계(530)에서 데이터에 추가된다. 단계(540)에서, 데이터 래퍼(wrapper)는 패리티-검사 바이트를 패킷 의 끝으로 이동시켜 시작 및 종료 기호를 추가한다. 다음, 단계(550)에서, 회선 코드 인코더(예를 들어, 8B/10B 인코더)는 전송을 위해 패킷을 인코딩하여 상기 패킷을 물리적 매체 접속부(physical medium attachment: PMA) 인터페이스에 전송한다.

수신 경로에서, PMA 인터페이스로부터 수신된 데이터는 단계(610)에서 회선 코드 디코딩(예를 들어, 8B/10B 디코딩)을 겪는다. 다음, 데이터 중계자는 단계(620)에서 패킷 경계를 검출한다. 단계(630)에서, 상기 데이터는 각 FEC 프레임에 대해 패리티-검사 바이트 및 데이터 바이트로 분리된다. 단계(640)에서 아이들 바이트가 패딩되고(pad), 추가 FEC 바이트를 대체하고, 프레임은 전체 패킷이 수신될 때까지 패킷 지연 버퍼에서 버퍼링된다. FEC 디코더는 단계(650)에서 버퍼링된 패킷에 적용된다. 마지막으로, FEC 디코딩된 패킷은 단계(660)에서 조정 계층 인터페이스에 넘겨진다.

도 7은 FEC 가능한 이더넷 PCS의 전송 명령셋 상태 머신의 수행을 도시한다. IEEE 802.3 표준에서 규정된 명령셋들은 일반적으로 링크의 대향하는 끝에서 송신기 및 수신기 회로 사이의 동기 및 패킷의 경계 식별을 위해 제공한다. 그것들은 단일 특정 코드-그룹 또는 특정 조합 및 데이터 코드-그룹을 포함한다. /K28.5/ 코드-그룹을 포함하는 명령셋들은 비트 및 코드-그룹 동기를 획득하고 명령셋 정렬을 확립하는 능력을 제공한다.

도 8a, 도 8b, 도 8c는 본 발명에 따른 네트워크 구성요소의 PCS 수신 상태 머신에 병합된 FEC 수신 상태 머신의 수행을 도시한다. 도 8a 내지 도 8c의 상태 머신은 네트워크 구성요소가 FEC-인코딩된 이더넷 패킷과 FEC-인코딩되지 않은 이 더넷 패킷 모두를 수신하도록 한다. FEC-인코딩된 이더넷 패킷 포맷과 종래의 이더넷 패킷 포맷 간의 차이 때문에, FEC-가능한 네트워크 구성요소는 FEC-인코딩되지 않은 패킷을 검출하고 기계 번역할 수 있다. PCS 동기 상태 머신이 적용되어 수신된 (선행-FEC) 패킷의 높은 BER에서 에러를 반영하지 않게 해야 한다.

아래 표 2는 전술된 바람직한 실시예의 프레임에 따른 FEC-인코딩된 이더넷 패킷의 입력에 의해 야기된 FEC-가능한 PCS의 상태표이다. 상기 표는 매 단어에 대해 스트림을 수신하는 FEC PCS 계층에 대한 출력을 보여준다.

코멘트	10B 스트림	캐리어 검출	수신하기	RX_DV	RX_ER	RXD<7:0>
아이들(IDLEs)	/IDLE/		FALSE	FALSE	FALSE	RUDI(/I/)
특정 패킷 시작	/R/R/K28.5/D5.6/S/	TRUE	TRUE	TRUE	FALSE	01010101
데이터	/D/D/	(전처럼 모든 에러를 나타낸다)			FALSE	DECODE[/X/]
특정 패킷 종료	/T/R/K28.5/D21.2/T/R/ /R/2/T/R/		FALSE	FALSE	FALSE	RUDI(/I/)
FEC 패리티	/D/D/	TRUE	TRUE		FALSE	DECODE[/X/]
특정 패리티 종료	/T/R/K28.5/D21.2/T/R/		FALSE	FALSE	FALSE	RUDI(/I/)
아이들(IDLEs)	/IDLE/		FALSE	FALSE	FALSE

FEC PCS 수신 상태 머신을 마친 FEC 코딩된 패킷

BER을 개선하기 위해 또는 링크 버짓을 증가하기 위해 FEC 코딩을 사용하는 것은 새로운 이더넷 장치에 제한되지 않는다. 사실, 레가시 네트워크 구성요소는 종래의 이더넷 인터페이스를 구비한 외부 FEC-가능한 적응 장치로 갱신함으로써 강화될 수 있다. 외부의 적응 장치는 본질적으로 레가시 네트워크 구성요소와 이더넷 네트워크 사이에 개입된 FEC 코더/디코더이다. 네트워크로부터 FEC-인코딩된 패킷 의 수신시, 외부 적응 장치는 패킷의 경계를 검출하고, FEC 코드를 디코딩하고, 잔류 FEC 데이터(즉, 패리티-검사 바이트, 시작 및 종료 기호 시퀀스) 대신 아이들 바이트를 삽입한다. 레가시 네트워크 구성요소가 패킷을 전송할 때, 외부의 적응 장치는 패킷의 경계(즉, 패킷의 시작 및 종료 기호 시퀀스)를 검출하고, 패리티-검사 바이트를 계산하여 패킷의 끝에 추가하고, 패킷 기호 시퀀스의 새로운 시작과 끝을 생성한다.

외부의 장치는 또한 데이터 전송 동안 이더넷 네트워크와 비-FEC 레가시 장치 간의 비율 적응을 처리한다. 비율 적응은 버퍼, 예를 들어, 선입선출(first-in first-out: FIFO) 장치로 수행될 수 있다. 긴 기간 비율 적응 메카니즘으로서, 외부 장치는, PAUSE 신호와 같은 종래의 이더넷 인터페이스의 이더넷 흐름 제어 신호를 사용하여, 레가시 네트워크로부터 데이터 흐름을 가능하게 하기도 하고 불가능하게 하기도 한다. 따라서, 외부 장치는 레가시 네트워크 구성요소로부터 데이터 흐름을 중지시켜 버퍼가 오버러닝되는 것을 방지한다.

이후, 리드-솔로몬 (n,k,t) 코드로 전체 길이 및 짧은 프레임의 회선율 인코딩과 디코딩의 유연한 방법을 설명한다. 상기 방법은 특정 하드웨어 수행에 좌우되지 않는, 일반적인 케이스의 인코더 및 디코더를 위해 설명된다.

인코더에서, 단축된 코드는 인코딩될 프레임이 r 유효 데이터 바이트(여기서, r < k)를 포함할 때 생성된다. 잔류한 k-r 바이트는 0 바이트로 처리되어 전송되지 않는다. 따라서, 짧은 프레임의 첫번째 k-r 바이트는 0 바이트이고 마지막 r 바이트는 데이터 바이트이다.

코딩 방식은 g(x)·m(x)=X^n-k·D(x)+P(x) (여기서, P(x)는 추가 패리티-검사 바이트)의 규칙적인 형태이다. 패리티-검사 바이트는 프레임의 데이터를 g(x)(여기서, g(x)는 리드-솔로몬 코드에 대한 생성 다항식:

)로 나눔으로써 유도된다.

코딩된 데이터, 즉, 프레임의 코드워드는 일반적으로 전체 길이 프레임에 대해 다음과 같이 나타난다:

. 짧은 프레임에 대해, 코딩된 데이터는 다음과 같다:

. D(x)는 r-1의 차수이므로, 다음, X^n-k·D(x)의 차수는 n-k+r-1이다. 인코더는 일반적으로 다항식의 차수 당 한 사이클을 사용하기 때문에, 짧은 프레임에 대한 인코더는, r 단계들(즉, 여러 사이클)후에, "가상적으로" 뒤따르는 제로 데이터를 갖는 k-r 단계들 후에 인코딩 머신을 종료시킬 수도 있다.

디코더에서, 수신된 데이터는

에 의해 나타내지고, 대응하는 신드롬은 다음 공식으로 유도된다:

짧은 프레임에 대해, 디코더에서 수신된 데이터는

이고, 신드롬은 다음과 같이 계산된다:

그러므로, 짧은 프레임에 대한 디코더는 r+2t 단계들 후에 신드롬 계산을 종료할 수도 있고; n 단계들을 수행할 필요가 없다. 이러한 방법으로 계산된 에러 위치 루트들은 마지막 r+4t 바이트에 대해서만 유효하고, 에러 값 정정은 r 바이트에 대해서만 수행된다.

따라서, 만일 인코더 또는 디코더가 단계 당 i 클록 사이클을 사용하면, 다음에 255 바이트(예를 들어, 239 정보 바이트 및 16 패리티-검사 바이트를 구비하는)의 전체 프레임에 대해 i*255 클록 사이클을 사용할 것이다. 64 정보 바이트의 짧은 프레임의 회선율 코딩/디코딩에 대해, 약 i*(64 + 16) 사이클 내에 코딩 또는 디코딩을 행하는 것을 끝낼 필요가 있다. 만일 종래의 인코더 또는 디코더가 짧은 프레임에 대해 사용된다면, 더 빠른 클록이 요구된다.

반대로, 전술된 인코더 및 디코더는 더 짧은 시간 주기 내에 짧은 데이터 프레임을 코딩 및 디코딩할 수 있다. 따라서, 인코더는 FEC 프레임의 (r + 2t) 바이트에 비례하는 처리 시간이 필요할 것이다. 디코더는 (r + 2t) 사이클 내에 신드롬 계산을, (r + 4t) 사이클 내에 에러 위치 루트 계산을, r 사이클 내에 에러 값 정정 계산을 수행할 수 있다.

따라서, 짧은 프레임에 대한 처리 시간은 본질적으로 프레임 길이에 비례한다. 그러므로, 인코더 및 디코더는 실질적으로 회선율 인코딩 및 디코딩을 수행할 수 있고, 짧은 프레임에 대한 클록 가속이 회피될 수 있다.

다음으로, 변수의 t ≤ t_max(t_max는 특정 인코더 또는 디코더에 대한 최대 t) 를 갖는 모든 (N, N-2t, t) 리드-솔로몬 코드를 각각 인코딩 또는 디코딩할 수 있는 유연한 인코더 및 디코더를 설명한다. 본 발명에 따른 전송 노드의 제한되지않는 실시예에서, N은 255와 같다. 유연한 인코더 및 디코더는 t_max와 관련된 복잡도를 갖는다.

다항식 표현에서, 코딩 방식은 g(x)·m(x)=X^n-k·D(x)+P(x)의 규칙적인 형태이다. 이 방정식에서, P(x)는 추가 패리티-검사 기호(옥텟-기반 코드에서의 바이트)이고, g(x)는 생성기 다항식을 나타낸다. 패리티-검사 바이트는 데이터를 g(x)로 나눔으로써 얻어진다. 리드-솔로몬 코드에 대해서, 생성기 다항식은 다음 공식에 의해 결정된다:

도 9에 도시된 인코더(100)는 데이터 바이트

를 인코딩하여

형태로 코드워드를 얻는데 사용된다. 상기 인코더(100)는 각 구성요소(110)를 (x-α)ⁱ로 나누는 생성기 다항식 g(x)로 데이터 다항식을 나눈다.

P(x)의 차수는 (2t-1)이다. P(x)는 다음 공식에 의해 설명될 수 있다:

인코딩 동안, 첫번째 k 데이터 바이트는 입력 포트(102)를 통해 인코더(100)의 레지스터(106)로 입력된다. 다음으로, 2t 제로들이 레지스터(106)로 입력된다. 이러한 k+2t 단계들은 생성기 다항식 g(x)의 구성요소로 전체 데이터의 나누기를 완성한다. 레지스터(106)에서 데이터 잔류는

이다. P(x)의 계수, 즉, 패리티-검사 바이트는 아래의 프로세스 및 공식을 사용하여

데이터로부터 유도된다:

스테이지 0에서:

따라서, r_2t-1=P_2t-1이 얻어진다.

스테이지 1에서:

따라서, r_2t-2 - αr_2t-1=P_2t-2이 얻어진다. 상기 프로세스는 스테이지 (2t-1)까지 계속되어 수행된다.

이러한 단계에서 본 발명의 유연한 인코더는 상기 방식에서 데이터를 뒤로 이동시키는 추가 2t 스테이지에 의해 수행되고, 그럼으로써 (x-α)ⁱ로 곱하는 기능을 수행한다. 인코더의 좌측(즉, 인코더(100)의 오리지날 입력(102))에서 수신된 데이터는 P(x) 계수이다.

구성요소(110)들은 서로 독립적이다. 그러므로, t'<t_max 인 인코더(100)을 사용하여, 구성요소들은 직렬로 연결된다. 따라서, 동일한 인코더(100)가 임의의 리드-솔로몬 (255, 255-2t', t') 코드를 인코딩하는데 사용될 수 있다.

이하, t'≤t_max 인 유연한 디코더를 설명하겠다. 대부분의 디코더처럼, 유연한 디코더는 세개의 스테이지: (1) 신드롬 계산 스테이지; (2) 에러 위치 발견 스테이지; 및 (3) 에러 웨이트(weight) 계산 스테이지를 갖는다.

만일, 디코더에 의해 수신된 데이터가

로 나타난다면, 그때는 신드롬이 이 공식에 의해 유도될 수 있다:

. 이 공식으로부터 t'≤t_max 인 디코더에 대한 신드롬 방정식이 정확하게 t_max 디코더의 첫번째 2t' 신드롬 방정식과 정확히 동일함을 쉽게 관찰할 수 있다.

에러 위치 루트 계산시, 신드롬이 루트 다항식을 생성하는데 사용된다. 신드롬 방정식은 t' 및 t_max 디코더에 대해 동일하기 때문에, 다항식은 잔류하는 신드롬들에 대해 첫번째 2t' 신드롬들과 제로들을 사용할 때 두개의 디코더들에 대해 또한 동일하다. 그러므로, 루트 위치는 동일하다.

에러 웨이트 계산은 신드롬 및 루트 다항식 계수의 함수이다. 그러므로, t' 디코더에 대한 에러 웨이트는 잔류하는 신드롬들에 대해 첫번째 2t' 신드롬들과 제로들을 사용할 때 t_max 디코더에 대해 동일하다. 그 결과 웨이트 계산은 두개의 디코더에 대해 동일한 값을 갖는다.

따라서, 리드-솔로몬 (255, 255-2t_max, t_max) 디코더는 t'≤t인 임의의 리드-솔로몬 (255, 255-2t', t') 코드를 디코딩하는데 사용될 수 있다.

본 명세서와 동시에 또는 먼저 제출되고, 본 명세서와 공중 심사를 위해 공개된 모든 문서와 서류의 내용은 여기에 참조로써 병합되었다.

본 발명과 그 특징 중 일추가 상당히 상세하게 예시의 목적만으로 설명되었다. 전체로써 본 발명과 그 특징의 구체적인 실시예는 본 발명의 기초를 이루는 일반적인 원리를 제한하지 않는다. 특히, 본 발명의 범위는 광네트워크, 특정의 이더넷 표준, 설명된 구체적인 상태 머신 수행에, 또는 구체적인 회선 코드에 제한되지 않는다. 앞서 공개한 내용에 많은 추가적인 변형이 예상될 수 있고, 일부 예에서 본 발명의 몇가지 특징들이 다른 특징의 대응하는 사용 없이 채용될것임이 본 발명의 기술 분야에 통상의 지식을 가진 자에게 이해될 것이다. 그러므로, 설명된 예들은 본 발명의 경계를 한정하는 것이 아니며, 그 기능이 본 명세서의 나머지와 함께 고려될 때 다음의 청구항 및 그와 동일한 것에 대해 보전된다.

Claims

송신기로부터 수신기로 매체 공유형 디지털 전송 네트워크를 통해 데이터 패킷을 발신하는 방법으로서, 각 패킷이 상기 각 패킷의 끝을 구분하는 종료 기호 필드에서 종료하는, 상기 데이터 패킷을 발신하는 방법에 있어서:

상기 각 패킷의 적어도 한 부분의 데이터를 하나 이상의 프레임으로 분할하는 단계;

프레임의 데이터 기호를 계속 시각적으로 표시하고 패리티-검사 기호를 추가하는 규칙적인 FEC 블록 코드를 상기 각 패킷의 각 프레임에 적용하는 단계;

상기 각 패킷의 프레임의 패리티-검사 기호를 상기 각 패킷의 패리티-검사 필드에서 조합하는 단계;

상기 각 패킷의 끝을 구분하는 종료 기호 필드 뒤에 상기 각 패킷의 패리티-검사 필드를 추가하고, 상기 각 패킷의 패리티-검사 필드 뒤에 상기 각 패킷의 패리티-검사 필드의 구분 기호를 추가하여 상기 각 패킷을 수정함으로써 복수의 수정된 패킷을 생성하는 단계; 및

상기 수정된 패킷을 송신기로부터 수신기로 이더넷 네트워크를 통해 전송하는 단계를 포함하는

데이터 패킷 발신 방법.
제 1항에 있어서, 상기 매체 공유형 디지털 전송 네트워크는 이더넷 네트워크인

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 데이터 패킷은 제1 데이터 패킷 및 제2 데이터 패킷을 포함하며, 상기 적용하는 단계가 제1 FEC 블록 코드를 상기 제1 패킷의 각 프레임에 적용하는 단계 및 제2 FEC 블록 코드를 상기 제2 패킷의 각 프레임에 적용하는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 규칙적인 FEC 블록 코드를 적용하는 단계는 리드-솔로몬 코드를 상기 각 패킷의 각 프레임에 적용하는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 규칙적인 FEC 블록 코드를 적용하는 단계는 리드-솔로몬 GF(2⁸) - (255, 255-2t, t) 코드를 상기 각 패킷의 각 프레임에 적용하는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 각 패킷의 적어도 한 부분의 데이터는 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 각 패킷의 적어도 한 부분의 데이터는 프리앰블 필드, 시작 프레임 구분 기호 필드, 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서,

상기 프레임은 제1 미리결정된 길이의 프레임 및 짧은 프레임을 포함하고, 각 짧은 프레임의 길이는 상기 제1 미리결정된 길이보다 짧으며,

상기 규칙적인 FEC 블록 코드를 상기 각 패킷의 각 프레임에 적용하는 단계는 상기 짧은 프레임을 가상적으로 제로 패딩하는 단계를 포함하는

데이터 패킷 발신 방법.
제 8항에 있어서, 상기 규칙적인 FEC 블록 코드를 적용하는 단계는 각 짧은 프레임을 회선율 인코딩하기 위한 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 송신기는 MAC 계층 및 PHY 계층을 포함하며, 상기 각 패킷은 인터패킷 갭 간격에 뒤따르며, 상기 방법은 상기 MAC 계층의 전송율을 상기 PHY 계층의 전송율에 적용하는 단계를 더 포함하는

데이터 패킷 발신 방법.
제 10항에 있어서, 상기 전송율을 적용하는 단계는 송신기의 MAC 계층에서 인터패킷 갭 간격을 스트레칭하는 단계를 포함하는

데이터 패킷 발신 방법.
제 11항에 있어서, 상기 인터패킷 갭 간격을 스트레칭하는 단계는 상기 각 패킷의 길이에 선형 비례하는 상기 각 패킷의 끝에 인터패킷 갭 간격을 확장하는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 수신기는 MAC 계층 및 PHY 계층을 포함하며,

상기 방법은

전송된 패킷을 상기 수신기에서 수신하는 단계; 및

상기 MAC 계층의 수신율을 상기 PHY 계층의 수신율에 적용하는 단계를 더 포함하는

데이터 패킷 발신 방법.
제 13항에 있어서, 상기 수신율을 적용하는 단계는 아이들 기호를 PHY 계층으로부터 MAC 계층으로 수신된 상기 패킷의 패리티-검사 기호 대신 삽입하는 단계를 포함하는

데이터 패킷 발신 방법.
제 14항에 있어서, 상기 수신율을 적용하는 단계는 PHY 계층이 데이터를 받아들일 수 있을 때만 상기 MAC 계층이 상기 PHY 계층에 데이터를 전송할 수 있도록 제어 신호를 인정하거나 부정하는 단계를 더 포함하는

데이터 패킷 발신 방법.
제 15항에 있어서, 상기 제어 신호는 CRS 신호인

데이터 패킷 발신 방법.
제 15항에 있어서, 상기 제어 신호는 COL 신호인

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 전송하는 단계 전에 상기 수정된 패킷을 8b/10b 회선 코딩하는 단계를 더 포함하며,

상기 각 패킷은 상기 각 패킷의 출발을 구분하는 시작 기호 필드를 포함하고, 상기 송신기는 MAC 계층 및 PHY 계층을 포함하며,

상기 각 패킷을 수정하는 단계는 오류_캐리어_검출 모드 상태를 유지하는 10B의 짧은 시퀀스에 상기 각 패킷의 시작 기호 필드 및 종료 기호 필드를 확장하는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서,

상기 전송하는 단계 전에 상기 수정된 패킷을 8b/10b 회선 코딩하는 단계를 더 포함하며,

상기 각 패킷은 상기 각 패킷의 출발을 구분하는 시작 기호 필드를 포함하고, 상기 송신기는 MAC 계층 및 PHY 계층을 포함하며,

상기 각 패킷을 수정하는 단계는 상기 각 패킷의 시작 기호 및 종료 기호 필드에서 문자의 에러율을 감소시키는 단계를 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 수신기를 송신기와 등록하고 규칙적인 FEC 블록 코드를 결정하기 위해 상기 송신기와 수신기 사이에서 패킷을 통신하는 단계를 더 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 적용하는 단계는 적어도 하나의 규칙적인 FEC 블록 코드를 상기 패킷의 각 프레임에 적용하는 단계를 포함하며,

상기 방법은 상기 각 패킷의 길이에 기초하여 상기 각 패킷의 프레임에 적용하기 위해 규칙적인 FEC 블록 코드를 선택하는 단계를 더 포함하는

데이터 패킷 발신 방법.
제 2항에 있어서, 상기 각 패킷의 적어도 한 부분의 데이터는 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하며, 상기 각 패킷의 상기 프레임 검사 시퀀스 필드는 상기 각 패킷의 주기적 덧붙임 검사 값을 포함하며,

상기 방법은

수신기에서 상기 수정된 패킷을 수신하는 단계;

상기 수신기에서 수신된 각 수정된 패킷의 프레임 검사 시퀀스 필드를 판독하는 단계;

상기 수신기에서 수신된 상기 각 수정된 패킷의 무결성을 검증하기 위해 수신기에서 수신된 상기 각 수정된 패킷의 상기 프레임 검사 시퀀스 필드에서 상기 주기적 덧붙임 검사를 사용하는 단계;

수신기에서 수신한 상기 각 수정된 패킷의 상기 프레임 검사 시퀀스 필드에서 상기 주기적 덧붙임 검사가 상기 수신기에서 수신된 상기 각 수정된 패킷의 무결성이 손상되었음을 나타내는 경우, 상기 수신기에서 수신된 상기 각 수정된 패킷 상에서 FEC 디코딩을 수행하는 단계를 더 포함하는

데이터 패킷 발신 방법.
송신기로부터 수신기로 이더넷 네트워크를 통해 발신된 데이터 패킷을 수신하는 방법으로서, 상기 수신기가 MAC 계층 및 PHY 계층을 포함하고, 각 패킷이 상기 각 패킷의 끝을 구분하는 제2 종료 기호 필드에서 종료되고, 상기 각 패킷에 뒤따라 인터패킷 갭 간격이 오고, 상기 각 패킷이 상기 제2 종료 기호 필드 앞 그리고 상기 각 패킷의 끝에 패리티-검사 필드를 포함하고, 상기 각 패킷이 상기 패리티-검사 필드 앞에 제1 종료 기호 필드를 포함하고, 상기 각 패킷이 상기 제1 종료 기호 필드에 앞서는 데이터 필드에 데이터를 포함하고, 상기 각 패킷의 패리티-검사 필드가 규칙적인 FEC 블록 코드로 상기 각 패킷의 데이터의 적어도 한 부분의 프레임을 인코딩하는 것에 기인한 패리티-검사 기호를 포함하는, 상기 데이터 패킷 수신 방법에 있어서:

상기 수신기에서 상기 패킷을 수신하는 단계;

각 수신된 패킷을 FEC 디코딩하는 단계; 및

상기 MAC 계층의 수신율을 PHY 계층의 수신율에 적용하는 단계를 포함하는

데이터 패킷 수신 방법.
제 23항에 있어서, 상기 적용하는 단계는 아이들 기호를 상기 수신된 패킷의 패리티-검사 기호 대신 상기 PHY 계층으로부터 상기 MAC 계층으로 삽입하는 단계를 포함하는

데이터 패킷 수신 방법.
제 24항에 있어서, 상기 패킷은 리드-솔로몬 코드로 인코딩되는

데이터 패킷 수신 방법.
이더넷 네트워크에 의해 서로 연결된 송신기 및 수신기 사이의 데이터 패킷 전송의 비트 에러율을 개선하는 방법에 있어서,

(a) 상기 송신기로부터 수신기로의 FEC 인코딩되지 않은 패킷 전송에 대해 비트 에러율을 획득하는 단계;

(b) 획득한 상기 비트 에러율을 미리 정의된 비트 에러율 제한에 비교하는 단계;

(c) 획득한 상기 비트 에러율이 미리 정의된 비트 에러율 제한을 초과하는 경우, 다음의 (d) 내지 (h)의 단계를 수행하는 단계;

(d) 네트워크를 통해 상기 송신기로부터 수신기로 전송 예정된 각 패킷의 적어도 한 부분의 데이터를 하나 이상의 프레임으로 분할하는 단계;

(e) 상기 프레임의 데이터 기호를 계속 시각적으로 표시하고 패리티-검사 기호를 추가하는 규칙적인 FEC 블록 코드를 상기 각 패킷의 각 프레임에 적용하는 단계;

(f) 상기 각 패킷의 프레임의 상기 패리티-검사 기호를 상기 각 패킷의 패리티-검사 필드에서 조합하는 단계;

(g) 상기 각 패킷의 끝을 구분하는 종료 기호 필드 뒤에 상기 각 패킷의 패리티-검사 필드를 추가하고, 상기 각 패킷의 패리티-검사 필드 뒤에 상기 각 패킷의 패리티-검사 필드의 구분 기호를 추가하여 상기 각 패킷을 수정하고, 그럼으로써 복수의 수정된 패킷을 생성하는 단계; 및

(h) 상기 수정된 패킷을 송신기로부터 수신기로 상기 이더넷 네트워크를 통해 전송하는 단계를 포함하는

비트 에러율 개선 방법.
제 26항에 있어서, 상기 규칙적인 FEC 블록 코드를 적용하는 단계는 리드-솔로몬 코드를 상기 각 패킷의 각 프레임에 적용하는 단계를 포함하는

비트 에러율 개선 방법.
제 27항에 있어서, 상기 획득하는 단계는 상기 이더넷 네트워크의 구조적 파라미터에 기초하여 상기 송신기로부터 수신기로 FEC 인코딩 되지 않은 패킷 전송에 대한 상기 비트 에러율을 예측하는 단계를 포함하는

비트 에러율 개선 방법.
제 27항에 있어서, 상기 획득하는 단계는 상기 송신기로부터 수신기로 상기 이더넷 네트워크를 통해 발신된 적어도 하나의 FEC 인코딩되지 않은 패킷의 상기 비트 에러율을 측정하는 단계를 포함하는

비트 에러율 개선 방법.
제1 네트워크 구성요소와 FEC 디코딩할 수 없는 제2 네트워크 구성요소 사이에 데이터 패킷 전송의 비트 에러율을 개선하는 방법으로서, 상기 제1 및 제2 네트워크 구성요소가 이더넷 네트워크에 의해 연결되고, 상기 방법은 상기 이더넷 네트워크와 상기 제2 네트워크 구성요소 사이에 적응 장치를 제공하는 단계를 포함하는, 상기 비트 에러율 개선 방법에 있어서,

상기 적응 장치는

상기 제1 네트워크 구성요소로부터 제2 네트워크 구성요소로 발신된 FEC 인코딩된 패킷을 상기 이더넷 네트워크로부터 수신하는 단계로서, 상기 이더넷 네트워크로부터 수신된 패킷이 FEC 인코딩되어 FEC 디코딩할 수 없는 이더넷-컴플라이언트 네트워크 구성요소에서 수신될 때 MAC 계층 에러를 야기하지 않도록 FEC 인코딩된 패킷을 수신하는 단계;

상기 이더넷 네트워크로부터 수신된 상기 패킷의 경계를 검출하는 단계;

상기 이더넷 네트워크로부터 수신된 상기 패킷을 FEC 디코딩하고, 그럼으로써 복수의 FEC 디코딩된 패킷을 생성하는 단계;

상기 FEC 디코딩된 패킷의 FEC 패리티-검사 기호 대신 아이들 기호를 삽입하여 상기 FEC 디코딩된 패킷을 적응하고, 그럼으로써 복수의 적응된 패킷을 생성하는 단계;

상기 적응된 패킷을 상기 제2 네트워크 구성요소에 전송하는 단계;

상기 제2 네트워크 구성요소로부터 제1 네트워크 구성요소로 발신된 패킷을 상기 제2 네트워크 구성요소로부터 수신하는 단계;

상기 제2 네트워크 구성요소로부터 수신된 각 패킷의 경계를 검출하는 단계;

상기 제2 네트워크 구성요소로부터 수신된 상기 각 패킷의 적어도 한 부분의 데이터를 하나 이상의 프레임으로 분할하는 단계;

상기 프레임의 데이터 기호를 계속 시각적으로 표시하고 패리티-검사 기호를 추가하는 규칙적인 FEC 블록 코드를 상기 각 패킷의 각 프레임에 적용하는 단계;

상기 각 패킷의 프레임의 패리티-검사 기호를 상기 각 패킷의 패리티-검사 필드에서 조합하는 단계;

상기 각 패킷의 끝을 구분하는 종료 기호 필드 뒤에 상기 각 패킷의 패리티-검사 필드를 추가하고, 상기 각 패킷의 패리티-검사 필드 뒤에 상기 각 패킷의 패리티-검사 필드의 구분 기호를 추가하여 상기 각 패킷을 수정하고, 그럼으로써 복수의 수정된 패킷을 생성하는 단계;

상기 수정된 패킷을 송신기로부터 수신기로 상기 이더넷 네트워크를 통해 전송하는 단계; 및

상기 제2 네트워크 구성요소의 전송율을 상기 이더넷 네트워크에 적응하는 단계를 수행할 수 있는

비트 에러율 개선 방법.
제 30항에 있어서,

상기 이더넷 네트워크로부터 수신된 패킷은 리드-솔로몬 코드를 사용하여 FEC 인코딩되며;

상기 규칙적인 FEC 블록 코드를 적용하는 단계는 리드-솔로몬 코드를 상기 각 패킷의 각 프레임에 적용하는 단계를 포함하는

비트 에러율 개선 방법.
데이터 패킷을 송신기로부터 수신기로 이더넷 네트워크를 통해 발신하는 방법에 있어서,

적어도 하나의 규칙적인 FEC 블록 코드를, 상기 데이터 패킷을 인코딩하여 상기 인코딩된 데이터 패킷이 FEC 불가능한 이더넷-컴플라이언트 네트워크 구성요소에서 수신될 때 MAC 계층 에러를 야기하지 않도록, 상기 데이터 패킷의 데이터에 적용하고, 그럼으로써 복수의 인코딩된 패킷을 생성하는 단계; 및

상기 인코딩된 패킷을 상기 송신기로부터 수신기로 상기 이더넷 네트워크를 통해 발신하는 단계를 포함하는

데이터 패킷 발신 방법.
제 32항에 있어서,

상기 인코딩된 패킷을 수신하는 단계; 및

상기 인코딩된 패킷을 디코딩하는 단계를 더 포함하는

데이터 패킷 발신 방법.
데이터 패킷을 수신기로 이더넷 네트워크를 통해 발신하기 위한 네트워크 구성요소로서, 각 패킷은 상기 각 패킷의 끝을 구분하는 종료 기호 필드에서 종료하고 인터패킷 갭 간격이 뒤따르는, 상기 네트워크 구성요소에 있어서,

상기 각 패킷의 적어도 한 부분을 하나 이상의 프레임으로 분할하는 프레이머;

상기 프레임의 데이터 기호를 계속 시각적으로 표시하고 패리티-검사 기호를 계산하는 적어도 하나의 규칙적인 FEC 블록 코드를 상기 프레임에 적용하는 FEC 인코더;

상기 각 패킷의 끝을 구분하는 종료 기호 필드 뒤에 상기 각 패킷의 프레임의 계산된 패리티-검사 기호를 추가하고, 상기 각 패킷의 프레임의 계산된 패리티-검사 기호 뒤에 상기 각 패킷의 패리티-검사 필드의 구분 기호를 추가하여 상기 각 패킷을 수정하고, 그럼으로써 복수의 수정된 패킷을 생성하는 패킷 수정자; 및

상기 수정된 패킷을 상기 수신기로 전송하는 송신기를 포함하는 네트워크 구성요소.
제 34항에 있어서, 상기 적어도 하나의 규칙적인 FEC 블록 코드는 제1 규칙 적인 FEC 블록 코드 및 제2 규칙적인 FEC 블록 코드를 포함하며, 상기 FEC 인코더는 상기 제1 규칙적인 FEC 블록 코드를 상기 데이터 패킷의 제1 패킷의 프레임에 적용하고 상기 제2 규칙적인 FEC 블록 코드를 상기 데이터 패킷의 제2 패킷의 프레임에 적용하는 네트워크 구성요소.
제 34항에 있어서, 상기 적어도 하나의 규칙적인 FEC 블록 코드는 리드-솔로몬 코드를 포함하는 네트워크 구성요소.
제 34항에 있어서, 상기 적어도 하나의 규칙적인 FEC 블록 코드는 리드-솔로몬 GF(2⁸) - (255, 255-2t, t) 코드를 포함하는 네트워크 구성요소.
제 34항에 있어서, 상기 프레이머에 의해 분할된 상기 각 패킷의 부분은 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는 네트워크 구성요소.
제 34항에 있어서, 상기 프레이머에 의해 분할된 상기 각 패킷의 부분은 프리앰블 필드, 시작 프레임 구분 기호 필드, 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는 네트워크 구성요소.
제 34항에 있어서,

상기 프레이머는 상기 각 패킷의 적어도 한 부분을 제1 미리결정된 길이의 프레임 및 짧은 프레임으로 분할하는 것으로, 각 짧은 프레임의 길이는 상기 제1 미리결정된 길이보다 짧으며;

상기 FEC 인코더는 상기 짧은 프레임을 가상적으로 제로 패딩하는 네트워크 구성요소.
제 34항에 있어서,

MAC 계층;

PHY 계층;

상기 MAC 계층의 전송율이 상기 PHY 계층의 전송율에 적응하는 비율 적응 메카니즘을 더 포함하는 네트워크 구성요소.
제 34항에 있어서,

MAC 계층;

PHY 계층;

상기 MAC 계층의 전송율이 인터패킷 갭 간격 스트레칭에 의해 상기 PHY 계층의 전송율에 적응하는 비율 적응 메카니즘을 더 포함하는 네트워크 구성요소.
제 34항에 있어서,

MAC 계층;

PHY 계층;

상기 MAC 계층의 전송율이, 상기 각 패킷의 길이에 비례하여 상기 각 패킷에 뒤따르는 인터패킷 갭 간격을 선형적으로 스트레칭하여 상기 PHY 계층의 전송율에 적응하는 비율 적응 메카니즘을 더 포함하는 네트워크 구성요소.
제 34항에 있어서,

MAC 계층;

PHY 계층;

8b/10b 회선 인코더를 포함하며,

상기 각 패킷은 상기 각 패킷의 출발을 구분하는 시작 기호 필드를 포함하며,

상기 패킷 수정자는 상기 각 패킷의 상기 시작 기호 필드 및 상기 종료 기호 필드를 오류_캐리어_검출 모드를 유지하는 10B의 짧은 시퀀스에 확장하는 10B 확장자를 포함하는 네트워크 구성요소.
제 44항에 있어서, 물리적 코딩 부계층의 전송 명령셋 상태 머신의 수행 수단을 더 포함하는 네트워크 구성요소.
데이터 패킷을 이더넷 네트워크를 통해 수신기로 발신하는 이더넷 송신기의 물리적 코딩 부계층의 컴포넌트로서, 각 패킷이 상기 각 패킷의 끝을 구분하는 종료 기호 필드에서 종료되는, 상기 이더넷 송신기의 물리적 코딩 부계층 컴포넌트에 있어서,

상기 각 패킷의 적어도 한 부분을 하나 이상의 프레임으로 분할하고 적어도 하나의 규칙적인 FEC 블록 코드를 상기 프레임에 적용하는 FEC 인코더로서, 상기 적어도 하나의 규칙적인 FEC 블록 코드가 상기 프레임의 데이터 기호를 계속 시각적으로 표시하고 패리티-검사 기호를 계산하는, 상기 FEC 인코더;

상기 각 패킷의 끝을 구분하는 종료 기호 필드 뒤에 상기 각 패킷의 프레임의 패리티-검사 기호를 추가하고, 상기 각 패킷의 프레임의 패리티-검사 기호 뒤에 상기 각 패킷의 패리티-검사 필드의 구분 기호를 추가하여 상기 각 패킷을 수정하고, 그럼으로써 복수의 수정된 패킷을 생성하는 패킷 수정자; 및

패킷 경계 기호를 상기 수정된 패킷에 추가하는 데이터 레퍼를 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 46항에 있어서, 상기 이더넷 송신기의 조정 부계층으로부터 상기 패킷을 수신하고 상기 이더넷 송신기의 MAC 계층의 전송율을 상기 이더넷 송신기의 PHY 계층의 전송율에 적응시키는 비율 어댑터를 더 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 47항에 있어서, 상기 적어도 하나의 규칙적인 FEC 블록 코드는 리드-솔로몬 코드를 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 47항에 있어서, 회선 코드를 상기 패킷 경계 기호를 갖는 상기 수정된 패킷에 적용하는 회선 코드 인코더를 더 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 49항에 있어서,

상기 FEC 인코더는 상기 각 패킷의 적어도 한 부분을 제1 미리결정된 길이의 프레임 및 짧은 프레임으로 분할하고, 각각의 상기 짧은 프레임의 길이가 상기 제1 미리결정된 길이보다 짧으며,

상기 FEC 인코더는 상기 적어도 하나의 규칙적인 FEC 블록 코드가 상기 프레임에 적용되기 전에 상기 짧은 프레임을 가상적으로 제로 패딩하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 46항에 있어서, 하나 이상의 프레임으로 분할된 상기 각 패킷의 부분은 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 50항에 있어서, 상기 FEC 인코더는 변수 t(t는 제1 미리정의된 복잡도 제한보다 적거나 동일)를 갖는 (N, N-2t, t) 리드-솔로몬 코드의 유연한 인코딩 수단을 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 46항에 있어서, 하나 이상의 프레임으로 분할된 상기 각 패킷의 부분은 프리앰블 필드, 시작 프레임 구분 기호 필드, 헤더 필드, 페이로드 데이터 필드, 및 프레임 검사 시퀀스 필드를 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
제 46항에 있어서, 상기 각 패킷은 시작 기호 필드를 포함하며, 상기 콤포넌트는 상기 각 패킷의 상기 시작 기호 필드 및 상기 종료 기호 필드를 오류_캐리어_검출 모드를 유지하는 10B의 짧은 시퀀스에 확장하는 10B 확장자를 더 포함하는

이더넷 송신기의 물리적 코딩 부계층 콤포넌트.
송신기로부터 이더넷 네트워크를 통해 데이터 패킷을 수신하는 이더넷 수신기의 물리적 코딩 부계층의 콤포넌트로서, 각 패킷은 적어도 하나의 규칙적인 FEC 블록 코드로 인코딩되는, 상기 이더넷 수신기의 물리적 코딩 부계층의 콤포넌트에 있어서,

상기 네트워크 구성요소는,

회선 코드 디코딩을 상기 데이터 패킷에 적용하고, 그럼으로써 회선 코드 디코딩된 패킷을 생성하는 회선 코드 디코더;

상기 회선 코드 디코딩된 패킷의 경계들을 결정하는 경계 검출기;

상기 회선 코드 디코딩된 패킷의 FEC 패리티-검사 기호를 분리하는 선택기;

상기 FEC 패리티-검사 기호를 각 회선 코드 디코딩된 패킷에서 아이들 기호로 대체하고, 각각의 상기 회선 코드 디코딩된 패킷을 버퍼링하고, 그럼으로써 버퍼링된 패킷을 생성하는 버퍼; 및

상기 버퍼링된 패킷 및 상기 FEC 패리티-검사 기호를 수신하고 각 버퍼링된 패킷을 FEC 디코딩하는 FEC 디코더를 포함하는

이더넷 수신기의 물리적 코딩 부계층 콤포넌트.
제 55항에 있어서, 상기 FEC 디코더는 변수 t(t는 제1 미리정의된 복잡도 제한보다 적거나 동일)를 갖는 (N, N-2t, t) 리드-솔로몬 코드의 디코딩을 위한 방법의 단계들을 수행할 수 있는

이더넷 수신기의 물리적 코딩 부계층 콤포넌트.